JPH11110368A

JPH11110368A - 集積回路装置

Info

Publication number: JPH11110368A
Application number: JP9269788A
Authority: JP
Inventors: Mitsukiyo Matsui; 光清松井
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1997-10-02
Filing date: 1997-10-02
Publication date: 1999-04-23

Abstract

(57)【要約】【課題】昇圧回路と発振回路を備え、外部電源を内部
で昇圧して動作する集積回路において、低電圧化、高速
化、低消費電力化を図る。【解決手段】電源電圧を昇圧する昇圧回路２と発振回
路１と定電流回路４とを備え、負荷回路３に駆動電力を
供給する集積回路装置であり、発振回路１が発生したク
ロックｃが負荷回路３と昇圧回路２に供給され、昇圧回
路１が電源電圧を昇圧した電圧ＶＳＳ２を電圧制御信号
ｂとして定電流回路４に与え、定電流回路４が、電圧制
御信号ｂに応じた電圧ＶＳＳ４を発振回路１と負荷回路
３に与えるとともに、所定の一定電流ｄを発振回路１と
負荷回路３に与えることにより、昇圧回路の低消費電力
化と、発振回路１、負荷回路３の高速化、低消費電力化
を実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、低電圧動作・低消
費電力を要求される携帯端末に使用する半導体集積回路
（昇圧回路や定電流回路を内蔵した集積回路）に関する
ものである。

【０００２】

【従来の技術】近年、機器の小型化、電池駆動時間の長
寿命化、電池使用本数の削減の必要性から、機器に使用
される半導体集積回路やマイクロコンピュータにおいて
低電圧化、高速化、低消費電力化が要求されている。半
導体集積回路、特にマイクロコンピュータにおいては、
電源電圧の低電圧化に伴い昇圧回路や定電圧回路を内蔵
することにより、低電圧化、高速化、低消費電力化を実
現しようとしている。

【０００３】低電圧動作、低消費電力を要求される携帯
端末等に使用する従来の半導体集積回路については、特
開平８−１８５２４０号公報に開示されている。図３
は、従来の昇圧回路、定電圧回路を用いて低電圧化、高
速化、低消費電力化を実現させた集積回路の一例を示す
図である。図３において、２は外部の電源を昇圧する昇
圧回路、７は昇圧回路により昇圧された電圧を電源とし
て一定電圧を出力する定電圧回路、１は定電圧回路の出
力を電源とする発振回路、３は定電圧回路の出力を電源
とする中央演算装置（以下、「ＣＰＵ」と略記する）等
の負荷回路、６は定電圧回路の出力に接続したスタート
アップ回路である。ここで、発振回路１、昇圧回路２、
負荷回路３、定電圧回路７は電源電圧ＶＤＤ基準の回路
構成となっている。

【０００４】以上のように構成された携帯端末の動作を
説明する。まずスタートアップ回路６が、負荷回路３か
ら供給されるリセット信号ａあるいは外部から供給され
るリセット信号を受けて動作し、発振回路１に一定電圧
ＶＳＳ(ＧＮＤ)を供給する。一定電圧ＶＳＳ(ＧＮＤ)供
給により発振回路１が動作し、所定のクロック信号ｃを
出力する。クロック信号ｃは負荷回路３を介して昇圧回
路２に供給され、昇圧回路２が動作する。昇圧回路２は
ＶＳＳ(ＧＮＤ)より高い電圧ＶＳＳ２を発生させ、定電
圧回路７に供給される。定電圧回路７はこの昇圧された
電圧ＶＳＳ２を電源電圧として一定の電圧ＶＳＳ３を出
力し、この定電圧回路７の出力電圧ＶＳＳ３が発振回路
１およびＣＰＵ等の負荷回路３に電源電圧として供給さ
れる。

【０００５】これにより外部の電源電圧が低電圧であっ
ても発振回路１とＣＰＵ等の負荷回路３に対して、常に
所定の一定電圧を供給することができる。これにより、
発振回路１と負荷回路３は高速動作が可能となるだけで
なく、外部の電源電圧値に関係なく消費電力を常に一定
に抑えることができ、低消費電力化を実現できる。ま
た、スタートアップ回路により発振開始時の昇圧回路の
出力が不安定な時においても、出力電圧を一定に保つこ
とができるため、発振回路１やＣＰＵ等の負荷回路３を
誤動作なく安定して駆動できる。

【０００６】

【発明が解決しようとする課題】近年、低電圧動作、低
消費電力を要求される携帯端末等に使用する半導体集積
回路について、更なる高速化、低消費電力化が要求され
ている。しかしながら、従来の回路構成では、昇圧回路
２の負荷特性、消費電流特性から高速化、低消費電力化
の限界に達していた。従来の回路構成で更なる高速化を
行うと、発振回路１、ＣＰＵ等の負荷回路３の消費電力
が増加する。その理由は、定電圧回路で動作電圧ＶＳＳ
３を一定にしても、周波数の増大により発振回路１、負
荷回路３の消費電流が増加するからである。また、高速
化により、定電圧回路７の出力電圧ＶＳＳ３を上げ、発
振回路１、負荷回路３にかかる動作電圧を大きくする必
要があるため、発振回路１、負荷回路３の消費電力が増
加することも問題となる。

【０００７】また、発振回路１、負荷回路３の消費電流
が増加すれば、負荷回路３の電源である定電圧回路７、
昇圧回路２の電流駆動能力（負荷特性）も増加させる必
要がある。しかしながら、昇圧回路２の電流駆動能力
（負荷特性）を上げるには、昇圧回路２のクロック周波
数を増加させる必要がある。（だだし、昇圧回路２の電
流駆動能力を上げるためには、昇圧回路２の方式にもよ
るが、電荷を充電、放電するための容量を大きくした
り、昇圧回路２の出力トランジスタの抵抗値や配線抵
抗、配線容量を減少させ、昇圧回路２の時定数を小さく
する方法もある。）このクロック周波数増加によっても
昇圧回路２の消費電流は増加する。特に、昇圧回路２
は、外部の電源電圧よりも高い昇圧された電圧ＶＳＳ２
で動作しているため、消費電流の増加は著しくなる。

【０００８】本発明は、上記従来の課題を解決するもの
であり、従来の回路構成に比べ、低電圧動作において、
より高速化、低消費電力化を実現できる集積回路を提供
することを目的とする。

【０００９】

【課題を解決するための手段】上記課題を解決するため
本発明に係る集積回路は、昇圧回路と発振回路と定電流
回路とを備え、前記発振回路が発生したクロックが前記
負荷回路と前記昇圧回路に供給され、前記昇圧回路が電
源電圧を昇圧し、前記定電流回路が、前記昇圧回路によ
り昇圧された電圧を電圧制御信号とし、前記電圧制御信
号に応じた電圧を前記発振回路と前記負荷回路に与え、
所定の一定電流を前記発振回路と前記負荷回路に与える
ことを特徴とする。

【００１０】かかる構成により、発振回路、負荷回路、
昇圧回路の低消費電力化ができ、発振回路、負荷回路の
高速化と各信号振幅レベル減少による低ノイズ化を実現
できる。

【００１１】また、上記課題を解決するため本発明に係
る集積回路は、昇圧回路と発振回路と定電流回路とを備
え、前記発振回路が発生したクロックが前記負荷回路と
前記昇圧回路に供給され、前記昇圧回路が電源電圧を昇
圧し、前記定電流回路が、前記昇圧回路により昇圧され
た電圧を電源電圧とし、前記電源電圧を前記発振回路と
前記負荷回路に与え、所定の一定電流を前記発振回路と
前記負荷回路に与えることを特徴とする。

【００１２】かかる構成により、発振回路、負荷回路、
昇圧回路の低消費電力化ができ、発振回路、負荷回路の
高速化と各信号振幅レベル減少による低ノイズ化を実現
でき、また、電源電圧を昇圧した昇圧回路の出力を定電
流回路の電源とするため、より低電圧動作しやすくな
る。

【００１３】次に、本発明に係る集積回路は、スタート
アップ回路を備え、立ち上がりの一定期間、前記スター
トアップ回路が前記定電流回路に代わって前記発振回路
に対して所定電圧を供給し、前記一定期間経過後、前記
定電流回路が前記発振回路に対して所定電圧を供給する
ことが好ましい。

【００１４】かかる構成により、スタートアップ回路を
用いるので発振開始時の昇圧回路の出力が不安定な時に
おいても、出力電圧を固定できるため、発振回路やＣＰ
Ｕ等の負荷回路を誤動作なく駆動できる。

【００１５】

【発明の実施の形態】以下本発明の実施の形態につい
て、図面を参照しながら説明する。（実施形態１）図１は実施形態１における集積回路のブ
ロック図を示すものである。図１において、１は発振回
路、２は昇圧回路、３はＣＰＵ等の負荷回路である。こ
れらは図３に示した従来例と同じ構成要素である。だだ
し、各構成要素間の接続関係が異なっている。４は定電
流回路であり、従来構成にはないものである。定電流回
路と昇圧回路２の出力電圧、発振回路２の電源、負荷回
路３の電源とが接続された構成になっている。なお、本
実施形態では、図１に示すように、これらの発振回路１
や昇圧回路２は電源電圧ＶＤＤ基準の回路構成となって
おり、昇圧回路２によってＶＳＳ側を変化させる構成と
なっている。また、定電流回路４はＶＳＳ側に流入する
電流量ｄを制限する構成にしている。

【００１６】次に、各構成要素間の接続関係を具体的に
説明する。昇圧回路２の出力ｂ（ＶＳＳ２）は定電流回
路４の出力制御電圧信号として接続されている。発振回
路１の出力（クロック信号ｃ）は負荷回路３を介して昇
圧回路２に入力されている。負荷回路３から信号線を介
して定電流回路４に制御信号ａが入力され、発振回路２
および負荷回路３の出力電流ｄが定電流回路４に接続さ
れた構成になっている。

【００１７】以上のように構成された実施形態１の集積
回路の動作について説明する。まず、電源投入により、
発振回路１は外部電源電圧レベルＶＳＳ(ＧＮＤ)で所定
の発振動作をおこなう。次に発振回路１からのクロック
信号ｃが負荷回路３を介して昇圧回路２に供給され、昇
圧回路２が動作する。昇圧回路２は所定の出力電圧ＶＳ
Ｓ２を出力ｂとして発生する。具体的には、昇圧回路２
の電位を負電位側にシフトして得られる電圧であり、Ｖ
ＳＳの電位が０Ｖであるので、定電流回路４にはより大
きい電圧制御信号を与えることになる。定電流回路４は
発振回路１および負荷回路３の電源と接続されているの
で、与えられた電圧制御信号ＶＳＳ２に応じた定電流回
路４の電流量ｄに応じた電圧ＶＳＳ４を発振回路１およ
び負荷回路３に対して与えることになる。このように昇
圧回路２の出力ｂを用いることにより、低電圧時におい
ても、定電流回路４の電圧制御が行え、定電流回路４の
動作範囲を広げることができる。

【００１８】次に、電源投入時にリセット信号が発生す
る。このリセット信号は、ＣＰＵ等の負荷回路３から発
生する場合もあるし、また外部から供給される場合もあ
る。このリセット信号に基づいて負荷回路３の内部に設
けた（図示せず）カウンタ回路で、ある一定時間経過後
（昇圧回路２が電源投入後、動作が安定するまでの時
間）に、負荷回路３から制御信号ａが信号線を通って定
電流回路４に供給される。定電流回路４は発振回路１と
負荷回路３のＶＳＳ側の電流ｄを制御信号ａに従って一
定量に制御する。

【００１９】以上のように、第１の実施形態によれば、
定電流回路４が、電圧制御信号ＶＳＳ２に応じた電圧Ｖ
ＳＳ４と所定の一定電流ｄを発振回路１と負荷回路３に
与えることにより、発振回路１と負荷回路３の消費電流
を制御し、消費電流を従来の電圧制御方式に対して低減
することができるため、より一層の低消費電力化を推進
できる。同一消費電流ならば発振回路、負荷回路の動作
スピードをより高速化できる。

【００２０】また、発振回路１、負荷回路３の消費電流
低減により、昇圧回路２の電流駆動能力（負荷特性）を
低減でき、クロック周波数を小さくでき、消費電流も抑
えることができる。特に発振回路１、負荷回路３の高速
化、負荷回路３の負荷増加により昇圧回路２の電流駆動
能力（負荷特性）が大きくなるときに有効になる。

【００２１】（実施形態２）図２は本発明の実施形態２
にかかる集積回路のブロック図を示すものである。図２
において、１は発振回路、２は昇圧回路、３はＣＰＵ等
の負荷回路、６はスタートアップ回路、これらは図３に
示した従来例と同じ構成要素である。だだし、各構成要
素間の接続関係が違っている。４は定電流回路であり、
実施形態１で示したものと同様のものである。定電流回
路４の電源として昇圧回路の出力が接続され、また定電
流回路４と発振回路２の電源、負荷回路３の電源とが接
続された構成になっている。本実施形態２においても実
施形態１と同様、図２に示すように、これらの発振回路
１や昇圧回路２は電源電圧ＶＤＤ基準の回路構成となっ
ており、昇圧回路２によってＶＳＳ側を変化させる構成
となっている。また、定電流回路４はＶＳＳ側に流入す
る電流量ｄを制限する構成にしている。

【００２２】次に、各構成要素間の接続関係を具体的に
説明する。昇圧回路２の出力ｂ（ＶＳＳ２）は定電流回
路４の電源として接続されている。発振回路１の出力
（クロック信号ｃ）は負荷回路３を介して昇圧回路２に
入力されている。また、負荷回路３から信号線を介して
スタートアップ回路５に制御信号ａが入力される構成に
なっている。また、昇圧回路２の出力と接地電位５の間
にはスタートアップ回路６が接続されている。

【００２３】以上のように構成された実施形態２の集積
回路の動作について説明する。まず、電源投入時にリセ
ット信号が発生する。このリセット信号は、ＣＰＵ等の
負荷回路３から発生する場合もあるし、また外部から供
給される場合もある。このリセット信号に基づいて負荷
回路３の内部に設けた（図示せず）カウンタ回路で、あ
る一定時間経過後（昇圧回路２が電源投入後、動作が安
定するまでの時間）に、負荷回路３から制御信号ａが信
号線を通ってスタートアップ回路６に供給される。スタ
ートアップ回路６は制御信号ａを受けて昇圧回路２の出
力ｂを接地電位５に固定する。これにより、発振回路１
は外部電源電圧レベルＶＳＳ(ＧＮＤ)で発振動作をおこ
なう。

【００２４】次に、発振回路１からのクロック信号ｃが
負荷回路３を介して昇圧回路２に供給され、昇圧回路２
が動作する。昇圧回路２は所定の出力電圧ＶＳＳ２を出
力ｂとして発生する。具体的には、昇圧回路２の電位を
負電位側にシフトして得られる電圧であり、ＶＳＳの電
位が０Ｖであるので、定電流回路４にはより大きい電源
電圧がかかり、このＶＳＳ２が発振回路１および負荷回
路３に対してかかり、より大きい電圧を与えることにな
る。次に、定電流回路４は、前記制御信号ａに基づいて
スタートアップ回路６の動作解除を受けて、発振回路１
と負荷回路３のＶＳＳ側に流入する消費電流ｄを制限す
る。

【００２５】以上のように、第２の実施形態によれば、
実施形態１と同様に、発振回路、負荷回路、昇圧回路の
低消費電力化、発振回路、負荷回路の高速化、発振回
路、負荷回路の各信号振幅レベル減少による低ノイズ化
を実現できる作用を有する。また、電源電圧を昇圧した
昇圧回路の出力を定電流回路４の電源とするため、より
低電圧動作が実行しやすくなる。また、スタートアップ
回路６を用いるので発振開始時の昇圧回路２の出力が不
安定な時においても、出力電圧を固定できるため、発振
回路やＣＰＵ等の負荷回路を誤動作なく駆動できる。

【００２６】なお、第１および第２の実施の形態では、
電源に対してＶＤＤ基準の回路構成として昇圧回路２に
よってＶＳＳ側を変化させる構成で説明したが、これに
限るものでなく、昇圧回路２をＶＳＳ基準の回路構成に
してもよい。また、定電流回路４による電流制限をＶＳ
Ｓ側にして説明したが、これに限るものでなく、定電流
回路４による電流制限をＶＤＤ側の回路構成にしてもよ
い。

【００２７】

【発明の効果】本発明に係る集積回路装置は、従来の電
圧制御方式に比べ、発振回路、負荷回路の消費電流を制
御しやすく、より低消費電力化を推進できる。同一消費
電流なら、発振回路、負荷回路の動作スピードを高速化
できる。

【００２８】また、発振回路、負荷回路の消費電流が低
減されることにより、昇圧回路の電流駆動能力（負荷特
性）を低減でき、消費電流も抑えることができる。特
に、発振回路、負荷回路の高速化、負荷回路の負荷増加
により、昇圧回路の電流駆動能力（負荷特性）が大きく
なるときに有効である。さらに、発振回路の高速化、集
積回路全体の高速動作化ができる。また、昇圧回路の電
流駆動能力（負荷特性）を低減により、より大規模な負
荷回路を駆動できる。

【００２９】また、発振回路・負荷回路における各信号
の振幅レベルが、より抑えられるため集積回路側からの
輻射ノイズをより小さくすることができる。また、スタ
ートアップ回路を不要とすることができ、回路構成が簡
素化でき、集積回路を小型化できる。

【図面の簡単な説明】

【図１】本発明の実施形態１にかかる集積回路のブロッ
ク図

【図２】本発明の実施形態２にかかる集積回路のブロッ
ク図

【図３】従来の集積回路のブロック図

【符号の説明】

１発振回路２昇圧回路３ＣＰＵ等の負荷回路４定電流回路５接地電位６スタートアップ回路７定電圧回路

Claims

【特許請求の範囲】

【請求項１】昇圧回路と発振回路と定電流回路とを備
え、負荷回路に駆動電力を供給する集積回路装置であっ
て、前記発振回路が発生したクロックが前記負荷回路と
前記昇圧回路に供給され、前記昇圧回路が電源電圧を昇
圧し、前記定電流回路が、前記昇圧回路により昇圧され
た電圧を電圧制御信号とし、前記電圧制御信号に応じた
所定の一定電流を前記発振回路と前記負荷回路に与える
ことを特徴とする集積回路装置。
【請求項２】昇圧回路と発振回路と定電流回路とを備
え、負荷回路に駆動電力を供給する集積回路装置であっ
て、前記発振回路が発生したクロックが前記負荷回路と
前記昇圧回路に供給され、前記昇圧回路が電源電圧を昇
圧し、前記定電流回路が、前記昇圧回路により昇圧され
た電圧を電源電圧とし、前記電源電圧を前記発振回路と
前記負荷回路に与え、所定の一定電流を前記発振回路と
前記負荷回路に与えることを特徴とする集積回路装置。
【請求項３】スタートアップ回路を備え、立ち上がり
の一定期間、前記スタートアップ回路が前記定電流回路
に代わって前記発振回路に対して所定電圧を供給し、前
記一定期間経過後、前記定電流回路が前記発振回路に対
して所定電圧を供給する請求項１または２に記載の集積
回路装置。