JPH1056335A - ミキサ回路 - Google Patents
ミキサ回路Info
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- JPH1056335A JPH1056335A JP8227794A JP22779496A JPH1056335A JP H1056335 A JPH1056335 A JP H1056335A JP 8227794 A JP8227794 A JP 8227794A JP 22779496 A JP22779496 A JP 22779496A JP H1056335 A JPH1056335 A JP H1056335A
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- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
- H03D7/14—Balanced arrangements
- H03D7/1425—Balanced arrangements with transistors
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- H03—ELECTRONIC CIRCUITRY
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- H03D7/1433—Balanced arrangements with transistors using bipolar transistors
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- H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
- H03D7/16—Multiple-frequency-changing
- H03D7/165—Multiple-frequency-changing at least two frequency changers being located in different paths, e.g. in two paths with carriers in quadrature
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
- H03D2200/0041—Functional aspects of demodulators
- H03D2200/0047—Offset of DC voltage or frequency
-
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- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
- H03D2200/0041—Functional aspects of demodulators
- H03D2200/009—Reduction of local oscillator or RF leakage
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Superheterodyne Receivers (AREA)
Abstract
(57)【要約】
【課題】ＩＦ信号とＬＯ信号をミキサ回路に入力する
際、２つの信号のアイソレーションをとるためのＬＣか
ら構成されるＢＥＦ（帯域阻止フィルタ）を削除するミ
キサ回路の提供。 【解決手段】ベースがＬＯ端子に接続される第１のｎｐ
ｎトランジスタと、ベースがＩＦ端子に接続される第１
のｐｎｐトランジスタと、第１のｎｐｎトランジスタの
エミッタと、第１のｐｎｐトランジスタのコレクタとの
共通接続点にコレクタを接続した第２のｎｐｎトランジ
スタと、各トランジスタをそれぞれバイアスするバイア
ス回路と、第１のｎｐｎトランジスタのコレクタはＲＦ
端子に接続されると共に抵抗を介して電源端子に接続さ
れ、第２のｎｐｎトランジスタのエミッタは抵抗を介し
てＧＮＤ端子に接続される。
際、２つの信号のアイソレーションをとるためのＬＣか
ら構成されるＢＥＦ（帯域阻止フィルタ）を削除するミ
キサ回路の提供。 【解決手段】ベースがＬＯ端子に接続される第１のｎｐ
ｎトランジスタと、ベースがＩＦ端子に接続される第１
のｐｎｐトランジスタと、第１のｎｐｎトランジスタの
エミッタと、第１のｐｎｐトランジスタのコレクタとの
共通接続点にコレクタを接続した第２のｎｐｎトランジ
スタと、各トランジスタをそれぞれバイアスするバイア
ス回路と、第１のｎｐｎトランジスタのコレクタはＲＦ
端子に接続されると共に抵抗を介して電源端子に接続さ
れ、第２のｎｐｎトランジスタのエミッタは抵抗を介し
てＧＮＤ端子に接続される。
Description
【０００１】
【発明の属する技術分野】本発明はミキサ回路に関し、
特に中間周波数（ＩＦ）信号とローカル（ＬＯ）信号と
を混合するアナログミキサ回路に関する。
特に中間周波数（ＩＦ）信号とローカル（ＬＯ）信号と
を混合するアナログミキサ回路に関する。
【０００２】
【従来の技術】従来のミキサ回路の構成の一例を図５に
示す。図５を参照すると、ミキサＩＣ（集積回路）８８
は、コレクタがＲＦ端子５２に接続され、ベースが入力
端子４９に接続され、エミッタがＧＮＤ端子５０に接続
されたｎｐｎトランジスタ４５を備え、このｎｐｎトラ
ンジスタ４５のベースに抵抗４６と抵抗４７の接続点が
接続され、抵抗４６の他側端はトランジスタ４５のコレ
クタに接続され、抵抗４７の他側端はミキサＩＣ８８の
ＧＮＤ端子５０に接続され、抵抗４８は、電源（ＶＣ
Ｃ）端子５１とトランジスタ４５のコレクタとの間に接
続されている。
示す。図５を参照すると、ミキサＩＣ（集積回路）８８
は、コレクタがＲＦ端子５２に接続され、ベースが入力
端子４９に接続され、エミッタがＧＮＤ端子５０に接続
されたｎｐｎトランジスタ４５を備え、このｎｐｎトラ
ンジスタ４５のベースに抵抗４６と抵抗４７の接続点が
接続され、抵抗４６の他側端はトランジスタ４５のコレ
クタに接続され、抵抗４７の他側端はミキサＩＣ８８の
ＧＮＤ端子５０に接続され、抵抗４８は、電源（ＶＣ
Ｃ）端子５１とトランジスタ４５のコレクタとの間に接
続されている。
【０００３】このミキサＩＣ８８の電源ＶＣＣ端子５１
は電源ＶＣＣ５５に接続され、ＲＦ端子５２は容量５４
を介してＲＦ出力端子６４に接続されている。入力端子
４９には、容量５３を介して、インダクタンス５７と容
量６０の一側端の接続点に接続されている。インダクタ
ンス５７の他側端はインダクタンス５６と容量５８の一
側端の接続点に接続され、インダクタンス５６の他側端
はＩＦ入力端子６２と接続され、容量５８の他側端は接
地されている。容量６０の他側端は容量５９とインダク
タンス６１の一側端の接続点に接続され、容量５９の他
側端はＬＯ入力端子６３に接続され、インダクタンス６
１の他側端は接地されている。
は電源ＶＣＣ５５に接続され、ＲＦ端子５２は容量５４
を介してＲＦ出力端子６４に接続されている。入力端子
４９には、容量５３を介して、インダクタンス５７と容
量６０の一側端の接続点に接続されている。インダクタ
ンス５７の他側端はインダクタンス５６と容量５８の一
側端の接続点に接続され、インダクタンス５６の他側端
はＩＦ入力端子６２と接続され、容量５８の他側端は接
地されている。容量６０の他側端は容量５９とインダク
タンス６１の一側端の接続点に接続され、容量５９の他
側端はＬＯ入力端子６３に接続され、インダクタンス６
１の他側端は接地されている。
【０００４】容量５９と容量６０とインダクタンス６１
とで第１の帯域除去フィルタ（ＢＥＦ１）８６を構成
し、インダクタンス５６とインダクタンス５７と容量５
８とで第２の帯域除去フィルタ（ＢＥＦ２）８７を構成
している。
とで第１の帯域除去フィルタ（ＢＥＦ１）８６を構成
し、インダクタンス５６とインダクタンス５７と容量５
８とで第２の帯域除去フィルタ（ＢＥＦ２）８７を構成
している。
【０００５】以上の構成にて、ミキサ回路を構成してい
る。このミキサ回路において、ＩＦ信号がＩＦ入力端子
６２から入力され、第２の帯域除去フィルタ８７を通過
する。また、ＬＯ信号はＬＯ入力端子６３から入力さ
れ、第１の帯域除去フィルタ８６を通過して容量５３の
入力でＩＦ信号と混合される。
る。このミキサ回路において、ＩＦ信号がＩＦ入力端子
６２から入力され、第２の帯域除去フィルタ８７を通過
する。また、ＬＯ信号はＬＯ入力端子６３から入力さ
れ、第１の帯域除去フィルタ８６を通過して容量５３の
入力でＩＦ信号と混合される。
【０００６】第１の帯域除去フィルタ８６と第２の帯域
除去フィルタ８７は、ＩＦ信号とＬＯ信号のアイソレー
ションを図るために設けられており、ＩＦ信号にとって
は、第１の帯域除去フィルタ８６によってＬＯ側がオー
プン状態にみえ、一方、ＬＯ信号にとっては第２の帯域
除去フィルタ８７によってＩＦ側がオープン状態にみえ
るようにしている。
除去フィルタ８７は、ＩＦ信号とＬＯ信号のアイソレー
ションを図るために設けられており、ＩＦ信号にとって
は、第１の帯域除去フィルタ８６によってＬＯ側がオー
プン状態にみえ、一方、ＬＯ信号にとっては第２の帯域
除去フィルタ８７によってＩＦ側がオープン状態にみえ
るようにしている。
【０００７】これによって、ＩＦ信号とＬＯ信号は、互
いに相手側のパスに漏れることなく加算され、容量５３
を通ってミキサＩＣ８８の入力端子４９から入力され
る。
いに相手側のパスに漏れることなく加算され、容量５３
を通ってミキサＩＣ８８の入力端子４９から入力され
る。
【０００８】加算信号はｎｐｎトランジスタ４５で非線
型増幅され、ミキサＩＣ８８のＲＦ端子５２から出力さ
れ、容量５４を通ってＲＦ出力端子６４から出力され
る。
型増幅され、ミキサＩＣ８８のＲＦ端子５２から出力さ
れ、容量５４を通ってＲＦ出力端子６４から出力され
る。
【０００９】次に、図６に、特開昭６３−２５８１０７
号公報に提案されたミキサ回路の構成を示す。図６を参
照すると、このミキサ回路は、コレクタが容量７０によ
り高周波的に接地され、かつ非線型動作しているｎｐｎ
トランジスタ６５のベースにはインダクタンス７６が容
量７１を介して、また外部から入力される局部発振源の
入力端子８０が容量７２を介して接続されている。
号公報に提案されたミキサ回路の構成を示す。図６を参
照すると、このミキサ回路は、コレクタが容量７０によ
り高周波的に接地され、かつ非線型動作しているｎｐｎ
トランジスタ６５のベースにはインダクタンス７６が容
量７１を介して、また外部から入力される局部発振源の
入力端子８０が容量７２を介して接続されている。
【００１０】さらに、ｎｐｎトランジスタ６５のベース
−エミッタ端子間、及びエミッタ−ＧＮＤ間には、容量
６９、容量７３がそれぞれ設けられている。端子８２は
変調信号入力端子である。
−エミッタ端子間、及びエミッタ−ＧＮＤ間には、容量
６９、容量７３がそれぞれ設けられている。端子８２は
変調信号入力端子である。
【００１１】出力は、トランジスタ６５のエミッタから
局部発振源の周波数成分の信号入力とインダクタンス７
６と容量６９、７３とで発振する周波数成分との混合し
た周波数成分を出力する。いくつかの混合された周波数
成分の中で濾波回路（フィルタ）７８により所要な信号
を取り出す。
局部発振源の周波数成分の信号入力とインダクタンス７
６と容量６９、７３とで発振する周波数成分との混合し
た周波数成分を出力する。いくつかの混合された周波数
成分の中で濾波回路（フィルタ）７８により所要な信号
を取り出す。
【００１２】
【発明が解決しようとする課題】上記した従来のミキサ
回路の問題点を以下に説明する。
回路の問題点を以下に説明する。
【００１３】図５に示した従来のミキサ回路において
は、ＩＦ信号とＬＯ信号とをミキサＩＣ８８の同一入力
端子から入力するように構成されていることから、ＩＦ
信号とＬＯ信号のアイソレーションをとるため、インダ
クタンスと容量から構成される第１の帯域除去フィルタ
８６と第２の帯域除去フィルタ８７をそれぞれの信号パ
スに挿入しなければならず、チップ部品の実装面積が大
きくなる、という問題点を有している。
は、ＩＦ信号とＬＯ信号とをミキサＩＣ８８の同一入力
端子から入力するように構成されていることから、ＩＦ
信号とＬＯ信号のアイソレーションをとるため、インダ
クタンスと容量から構成される第１の帯域除去フィルタ
８６と第２の帯域除去フィルタ８７をそれぞれの信号パ
スに挿入しなければならず、チップ部品の実装面積が大
きくなる、という問題点を有している。
【００１４】また、図６に示した回路では、バイパスコ
ンデンサ（容量７０）、インダクタンス７６、電圧可変
容量７５などの外付け部品が多く、さらに、これらは実
装面積が非常に大きいという問題点を有すると共に、ｎ
ｐｎトランジスタ６５をコレクタ接地で使用しているた
め、ミキサの変換利得が得られないという問題点も有し
ている。
ンデンサ（容量７０）、インダクタンス７６、電圧可変
容量７５などの外付け部品が多く、さらに、これらは実
装面積が非常に大きいという問題点を有すると共に、ｎ
ｐｎトランジスタ６５をコレクタ接地で使用しているた
め、ミキサの変換利得が得られないという問題点も有し
ている。
【００１５】したがって、本発明は上記事情に鑑みてな
されたものであって、その目的は、帯域除去フィルタを
不要として小型化を図ると共に、所定のミキシング特性
を得るようにしたミキサ回路を提供することにある。
されたものであって、その目的は、帯域除去フィルタを
不要として小型化を図ると共に、所定のミキシング特性
を得るようにしたミキサ回路を提供することにある。
【００１６】
【課題を解決するための手段】前記目的を達成するた
め、本発明のミキサ回路は、中間周波（ＩＦ）信号およ
びローカル（ＬＯ）信号をそれぞれ別々の端子から入力
し、エミッタとコレクタを共通接続して第３のトランジ
スタを介して共通電位に接続し、ベースがローカル信号
（ＬＯ）端子、中間周波信号（ＩＦ）端子にそれぞれ接
続される互いに逆導電型の第１、第２のトランジスタを
備え、ＬＯ信号とＩＦ信号の乗算された信号を、コレク
タに負荷を接続してなる第１のトランジスタのコレクタ
から出力し、ＬＯ信号からみてＩＦ信号がオープン状態
にみえるようにしてこれら２つの信号のアイソレーショ
ンをとるようにしたことを特徴としたものである。
め、本発明のミキサ回路は、中間周波（ＩＦ）信号およ
びローカル（ＬＯ）信号をそれぞれ別々の端子から入力
し、エミッタとコレクタを共通接続して第３のトランジ
スタを介して共通電位に接続し、ベースがローカル信号
（ＬＯ）端子、中間周波信号（ＩＦ）端子にそれぞれ接
続される互いに逆導電型の第１、第２のトランジスタを
備え、ＬＯ信号とＩＦ信号の乗算された信号を、コレク
タに負荷を接続してなる第１のトランジスタのコレクタ
から出力し、ＬＯ信号からみてＩＦ信号がオープン状態
にみえるようにしてこれら２つの信号のアイソレーショ
ンをとるようにしたことを特徴としたものである。
【００１７】また、本発明は、コレクタ同士を共通接続
し、ベースがローカル信号（ＬＯ）端子、中間周波信号
（ＩＦ）端子にそれぞれ接続される互いに逆導電型の第
１、第２のトランジスタを備え、前記第１、第２のトラ
ンジスタのコレクタの共通接続点をベース入力としコレ
クタに負荷を接続してなる第３のトランジスタを備え、
ＬＯ信号とＩＦ信号の乗算された信号を前記第３のトラ
ンジスタのコレクタから取り出し、ＬＯ信号及びＩＦ信
号の一からみて他がオープン状態にみえるようにしてこ
れら２つの信号のアイソレーションをとるようにしたこ
とを特徴とする。
し、ベースがローカル信号（ＬＯ）端子、中間周波信号
（ＩＦ）端子にそれぞれ接続される互いに逆導電型の第
１、第２のトランジスタを備え、前記第１、第２のトラ
ンジスタのコレクタの共通接続点をベース入力としコレ
クタに負荷を接続してなる第３のトランジスタを備え、
ＬＯ信号とＩＦ信号の乗算された信号を前記第３のトラ
ンジスタのコレクタから取り出し、ＬＯ信号及びＩＦ信
号の一からみて他がオープン状態にみえるようにしてこ
れら２つの信号のアイソレーションをとるようにしたこ
とを特徴とする。
【００１８】さらに、本発明に係るミキサ回路は、好ま
しくは、中間周波（ＩＦ）信号およびローカル（ＬＯ）
信号をそれぞれ別々の端子から入力し、前記各信号の和
信号を高周波信号として出力するミキサ回路であって、
ベースがＬＯ端子に接続される第１のｎｐｎトランジス
タと、ベースがＩＦ端子に接続される第１のｐｎｐトラ
ンジスタと、前記第１のｎｐｎトランジスタのエミッタ
と、第１のｐｎｐトランジスタのコレクタとの共通接続
点にコレクタを接続した第２のｎｐｎトランジスタと、
前記各トランジスタをそれぞれバイアスするバイアス回
路と、を備え、前記第１のｎｐｎトランジスタのコレク
タはＲＦ端子に接続されると共に抵抗を介して電源端子
に接続され、前記第２のｎｐｎトランジスタのエミッタ
は抵抗を介してＧＮＤ端子に接続されてなることを特徴
とする。
しくは、中間周波（ＩＦ）信号およびローカル（ＬＯ）
信号をそれぞれ別々の端子から入力し、前記各信号の和
信号を高周波信号として出力するミキサ回路であって、
ベースがＬＯ端子に接続される第１のｎｐｎトランジス
タと、ベースがＩＦ端子に接続される第１のｐｎｐトラ
ンジスタと、前記第１のｎｐｎトランジスタのエミッタ
と、第１のｐｎｐトランジスタのコレクタとの共通接続
点にコレクタを接続した第２のｎｐｎトランジスタと、
前記各トランジスタをそれぞれバイアスするバイアス回
路と、を備え、前記第１のｎｐｎトランジスタのコレク
タはＲＦ端子に接続されると共に抵抗を介して電源端子
に接続され、前記第２のｎｐｎトランジスタのエミッタ
は抵抗を介してＧＮＤ端子に接続されてなることを特徴
とする。
【００１９】さらにまた、本発明に係るミキサ回路は、
好ましくは、エミッタが電源端子に接続され、ベースが
ＩＦ端子に接続された第１のｐｎｐトランジスタと、ベ
ースがＬＯ端子に接続され、エミッタがＧＮＤ端子に接
続された第１のｎｐｎトランジスタと、コレクタがＲＦ
端子に接続されるとともに抵抗を介して電源端子に接続
され、エミッタがエミッタ端子に接続されると共に並列
接続された抵抗及び容量を介して接地端子に接続され、
第２のｎｐｎトランジスタと、を備え、前記第１のｐｎ
ｐトランジスタのコレクタと前記第１のｎｐｎトランジ
スタのコレクタと前記第２のｎｐｎトランジスタのベー
スとが共通接続され、前記第１のｐｎｐトランジスタ及
び前記第１のｎｐｎトランジスタのバイアス回路を備え
たことを特徴とする。
好ましくは、エミッタが電源端子に接続され、ベースが
ＩＦ端子に接続された第１のｐｎｐトランジスタと、ベ
ースがＬＯ端子に接続され、エミッタがＧＮＤ端子に接
続された第１のｎｐｎトランジスタと、コレクタがＲＦ
端子に接続されるとともに抵抗を介して電源端子に接続
され、エミッタがエミッタ端子に接続されると共に並列
接続された抵抗及び容量を介して接地端子に接続され、
第２のｎｐｎトランジスタと、を備え、前記第１のｐｎ
ｐトランジスタのコレクタと前記第１のｎｐｎトランジ
スタのコレクタと前記第２のｎｐｎトランジスタのベー
スとが共通接続され、前記第１のｐｎｐトランジスタ及
び前記第１のｎｐｎトランジスタのバイアス回路を備え
たことを特徴とする。
【００２０】
【発明の実施の形態】本発明の好ましい実施の形態につ
いて以下に説明する。本発明は、その好ましい実施の形
態において、図１を参照すると、中間周波（ＩＦ）信号
およびローカル（ＬＯ）信号をそれぞれ別々の端子から
入力し、各信号の和信号を高周波信号としてＲＦ端子か
ら出力するミキサＩＣ（８３）からなり、ミキサＩＣ
は、ベースがＬＯ端子（１０）に接続される第１のｎｐ
ｎトランジスタ（１）と、ベースがＩＦ端子（１３）に
接続される第１のｐｎｐトランジスタ（２）と、第１の
ｎｐｎトランジスタのエミッタと、第１のｐｎｐトラン
ジスタのコレクタとの共通接続点にコレクタを接続した
第２のｎｐｎトランジスタ（３）と、前記各トランジス
タ（１〜３）をそれぞれバイアスする第１〜第３のバイ
アス回路（６〜８）と、第１のｎｐｎトランジスタのコ
レクタはＲＦ端子（９）に接続されると共に抵抗（４）
を介して電源端子（１２）に接続され、第２のｎｐｎト
ランジスタのエミッタは抵抗（５）を介してＧＮＤ端子
（１１）に接続されて構成される。
いて以下に説明する。本発明は、その好ましい実施の形
態において、図１を参照すると、中間周波（ＩＦ）信号
およびローカル（ＬＯ）信号をそれぞれ別々の端子から
入力し、各信号の和信号を高周波信号としてＲＦ端子か
ら出力するミキサＩＣ（８３）からなり、ミキサＩＣ
は、ベースがＬＯ端子（１０）に接続される第１のｎｐ
ｎトランジスタ（１）と、ベースがＩＦ端子（１３）に
接続される第１のｐｎｐトランジスタ（２）と、第１の
ｎｐｎトランジスタのエミッタと、第１のｐｎｐトラン
ジスタのコレクタとの共通接続点にコレクタを接続した
第２のｎｐｎトランジスタ（３）と、前記各トランジス
タ（１〜３）をそれぞれバイアスする第１〜第３のバイ
アス回路（６〜８）と、第１のｎｐｎトランジスタのコ
レクタはＲＦ端子（９）に接続されると共に抵抗（４）
を介して電源端子（１２）に接続され、第２のｎｐｎト
ランジスタのエミッタは抵抗（５）を介してＧＮＤ端子
（１１）に接続されて構成される。
【００２１】本発明は、その好ましい第２の実施の形態
において、図２を参照すると、エミッタが電源端子（３
３）に接続され、ベースがＩＦ端子（３１）に接続され
た第１のｐｎｐトランジスタ（２３）と、ベースがＬＯ
端子（３２）に接続され、エミッタがＧＮＤ端子（２
４）に接続された第１のｎｐｎトランジスタ（２４）
と、コレクタがＲＦ端子（３５）に接続されるとともに
抵抗（２６）を介して電源端子（３３）に接続され、エ
ミッタがエミッタ端子（３６）に接続されると共に並列
接続された抵抗（２７）及び容量（２８）を介してＧＮ
Ｄ端子（３４）に接続され、第１のｐｎｐトランジスタ
（２３）のコレクタと第１のｎｐｎトランジスタ（２
４）のコレクタと第２のｎｐｎトランジスタ（２５）の
ベースとが共通接続され、第１のｐｎｐトランジスタ及
び前記第１のｎｐｎトランジスタのバイアス回路（２
９、３０）を備えて構成される。
において、図２を参照すると、エミッタが電源端子（３
３）に接続され、ベースがＩＦ端子（３１）に接続され
た第１のｐｎｐトランジスタ（２３）と、ベースがＬＯ
端子（３２）に接続され、エミッタがＧＮＤ端子（２
４）に接続された第１のｎｐｎトランジスタ（２４）
と、コレクタがＲＦ端子（３５）に接続されるとともに
抵抗（２６）を介して電源端子（３３）に接続され、エ
ミッタがエミッタ端子（３６）に接続されると共に並列
接続された抵抗（２７）及び容量（２８）を介してＧＮ
Ｄ端子（３４）に接続され、第１のｐｎｐトランジスタ
（２３）のコレクタと第１のｎｐｎトランジスタ（２
４）のコレクタと第２のｎｐｎトランジスタ（２５）の
ベースとが共通接続され、第１のｐｎｐトランジスタ及
び前記第１のｎｐｎトランジスタのバイアス回路（２
９、３０）を備えて構成される。
【００２２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例の回路構成
を示す図である。図１を参照して、本実施例において、
ミキサＩＣ８３は、ｎｐｎトランジスタ１、３と、ｐｎ
ｐトランジスタ２と、第１〜第３のバイアス回路６〜８
と、から構成されている。
て説明する。図１は、本発明の第１の実施例の回路構成
を示す図である。図１を参照して、本実施例において、
ミキサＩＣ８３は、ｎｐｎトランジスタ１、３と、ｐｎ
ｐトランジスタ２と、第１〜第３のバイアス回路６〜８
と、から構成されている。
【００２３】ミキサＩＣ８３において、ｎｐｎトランジ
スタ１のベースは、ＬＯ端子１０に接続されると共に第
１のバイアス回路６に接続され、ｐｎｐトランジスタ２
のベースはＩＦ端子１３に接続されると共に第３のバイ
アス回路８に接続され、ｎｐｎトランジスタ１のエミッ
タとｐｎｐトランジスタ２のコレクタは共通接続されて
ｎｐｎトランジスタ３のコレクタに接続され、トランジ
スタ３のベースは第２のバイアス回路７に接続され、そ
のエミッタは抵抗５を介してＧＮＤ端子１１に接続され
ている。そしてトランジスタ１のコレクタはＲＦ端子９
に接続されると共に、抵抗４を介してトランジスタ２の
エミッタに接続されて電源ＶＣＣ端子１２に接続されて
いる。
スタ１のベースは、ＬＯ端子１０に接続されると共に第
１のバイアス回路６に接続され、ｐｎｐトランジスタ２
のベースはＩＦ端子１３に接続されると共に第３のバイ
アス回路８に接続され、ｎｐｎトランジスタ１のエミッ
タとｐｎｐトランジスタ２のコレクタは共通接続されて
ｎｐｎトランジスタ３のコレクタに接続され、トランジ
スタ３のベースは第２のバイアス回路７に接続され、そ
のエミッタは抵抗５を介してＧＮＤ端子１１に接続され
ている。そしてトランジスタ１のコレクタはＲＦ端子９
に接続されると共に、抵抗４を介してトランジスタ２の
エミッタに接続されて電源ＶＣＣ端子１２に接続されて
いる。
【００２４】第１〜第３のバイアス回路６〜８はいずれ
も電源端子１２とＧＮＤ端子１１との間に接続され、以
上でミキサＩＣ８３を構成している。
も電源端子１２とＧＮＤ端子１１との間に接続され、以
上でミキサＩＣ８３を構成している。
【００２５】本実施例においては、ミキサＩＣ８３のＬ
Ｏ端子１０とＩＦ端子１３をそれぞれ別々に設けること
によって、従来技術で用いられていた帯域除去フィルタ
を不要とし、ＬＯ信号をｎｐｎトランジスタ１のベース
に入力し、ＩＦ信号をｐｎｐトランジスタ２のベースに
入力し、トランジスタ１で２つの信号を混合し、非線型
増幅して、乗算された信号はＲＦ端子９から出力され
る。
Ｏ端子１０とＩＦ端子１３をそれぞれ別々に設けること
によって、従来技術で用いられていた帯域除去フィルタ
を不要とし、ＬＯ信号をｎｐｎトランジスタ１のベース
に入力し、ＩＦ信号をｐｎｐトランジスタ２のベースに
入力し、トランジスタ１で２つの信号を混合し、非線型
増幅して、乗算された信号はＲＦ端子９から出力され
る。
【００２６】本実施例においては、トランジスタ３、抵
抗５からなる定電流源と、ｐｎｐトランジスタ２と、を
用いており、ｐｎｐトランジスタ２のコレクタ抵抗は非
常に大きいため、ＬＯ信号がＩＦ側に漏れないようにし
て、従来、ＩＦ側に設けていた帯域除去フィルタを取り
除くことができる。
抗５からなる定電流源と、ｐｎｐトランジスタ２と、を
用いており、ｐｎｐトランジスタ２のコレクタ抵抗は非
常に大きいため、ＬＯ信号がＩＦ側に漏れないようにし
て、従来、ＩＦ側に設けていた帯域除去フィルタを取り
除くことができる。
【００２７】図５に示した従来のミキサ回路における帯
域除去フィルタは、ＩＦ信号とＬＯ信号のアイソレーシ
ョンをとるだけでなく、帯域除去フィルタが存在しない
と、信号が入力端子４９に入力されない。
域除去フィルタは、ＩＦ信号とＬＯ信号のアイソレーシ
ョンをとるだけでなく、帯域除去フィルタが存在しない
と、信号が入力端子４９に入力されない。
【００２８】これに対して、本実施例においては、帯域
除去フィルタがなくとも、信号が入力されないことはな
く、またＩＦ信号は入力レベルも低いのでＬＯ端子を通
ってＬＯ側に漏れても実用上は問題ない。このため、Ｌ
Ｏ側の帯域除去フィルタも実用上必要なくなるため、結
果として従来技術の帯域除去フィルタ２個を削減でき
る。
除去フィルタがなくとも、信号が入力されないことはな
く、またＩＦ信号は入力レベルも低いのでＬＯ端子を通
ってＬＯ側に漏れても実用上は問題ない。このため、Ｌ
Ｏ側の帯域除去フィルタも実用上必要なくなるため、結
果として従来技術の帯域除去フィルタ２個を削減でき
る。
【００２９】図２は、本発明の第２の実施例の回路構成
を示す図である。図２を参照すると、本実施例におい
て、ミキサＩＣ８５は、ｐｎｐトランジスタ２３と、ｎ
ｐｎトランジスタ２４、及び２５と、第１、及び第２の
バイアス回路２９、３０から構成されている。トランジ
スタ２３のエミッタは電源ＶＣＣ端子３３に接続され、
ベースはＩＦ端子３１に接続され、コレクタはトランジ
スタ２４のコレクタとトランジスタ２５のベースに接続
され、トランジスタ２４のベースはＬＯ端子３２、エミ
ッタはＧＮＤ端子３４にそれぞれ接続され、トランジス
タ２５のコレクタはＲＦ端子３５に接続されると共に抵
抗２６を介して電源ＶＣＣ端子３３に接続され、トラン
ジスタ２５のエミッタはエミッタ端子３６に接続される
と共に、抵抗２７及び容量２８の一側端に接続され、抵
抗２７と容量２８の他側端は共にＧＮＤ端子３４に接続
されている。
を示す図である。図２を参照すると、本実施例におい
て、ミキサＩＣ８５は、ｐｎｐトランジスタ２３と、ｎ
ｐｎトランジスタ２４、及び２５と、第１、及び第２の
バイアス回路２９、３０から構成されている。トランジ
スタ２３のエミッタは電源ＶＣＣ端子３３に接続され、
ベースはＩＦ端子３１に接続され、コレクタはトランジ
スタ２４のコレクタとトランジスタ２５のベースに接続
され、トランジスタ２４のベースはＬＯ端子３２、エミ
ッタはＧＮＤ端子３４にそれぞれ接続され、トランジス
タ２５のコレクタはＲＦ端子３５に接続されると共に抵
抗２６を介して電源ＶＣＣ端子３３に接続され、トラン
ジスタ２５のエミッタはエミッタ端子３６に接続される
と共に、抵抗２７及び容量２８の一側端に接続され、抵
抗２７と容量２８の他側端は共にＧＮＤ端子３４に接続
されている。
【００３０】また、トランジスタ２３とトランジスタ２
４のベースにはそれぞれ第１、第２のバイアス回路２
９、３０が接続され、第１のバイアス回路９と第２のバ
イアス回路３０はいずれも電源ＶＣＣ端子３３とＧＮＤ
端子３４間に接続されている。
４のベースにはそれぞれ第１、第２のバイアス回路２
９、３０が接続され、第１のバイアス回路９と第２のバ
イアス回路３０はいずれも電源ＶＣＣ端子３３とＧＮＤ
端子３４間に接続されている。
【００３１】以上がミキサＩＣ８５を構成している。
【００３２】本実施例では、ミキサＩＣ８５のＩＦ端子
３１とＬＯ端子３２をそれぞれ別々に設けることにより
帯域除去フィルタを取り除き、ＩＦ信号はトランジスタ
２３のベースに入力され、このトランジスタ２３で増幅
されてトランジスタ２５のベースに達する。
３１とＬＯ端子３２をそれぞれ別々に設けることにより
帯域除去フィルタを取り除き、ＩＦ信号はトランジスタ
２３のベースに入力され、このトランジスタ２３で増幅
されてトランジスタ２５のベースに達する。
【００３３】ＬＯ信号はトランジスタ２４のベースに入
力され、トランジスタ２４で増幅されてトランジスタ２
５のベースに達する。そして、ｐｎｐトランジスタ２３
と、ｎｐｎトランジスタ２４のコレクタ同士を互いに接
続しているため、ＩＦ信号にとっては、トランジスタ２
４のコレクタ抵抗が非常に高いため、ＬＯ側はオープン
状態にみえ、ＬＯ信号にとっては、トランジスタ２３の
コレクタ抵抗が非常に高いため、ＩＦ側はオープン状態
にみえる。
力され、トランジスタ２４で増幅されてトランジスタ２
５のベースに達する。そして、ｐｎｐトランジスタ２３
と、ｎｐｎトランジスタ２４のコレクタ同士を互いに接
続しているため、ＩＦ信号にとっては、トランジスタ２
４のコレクタ抵抗が非常に高いため、ＬＯ側はオープン
状態にみえ、ＬＯ信号にとっては、トランジスタ２３の
コレクタ抵抗が非常に高いため、ＩＦ側はオープン状態
にみえる。
【００３４】このため、ＩＦおよびＬＯ信号は互いに漏
れることなく、トランジスタ２５のベースで加算され
て、トランジスタ２５で非線型増幅されて、ＲＦ端子３
５から出力される。このように、本実施例においても、
従来技術で必要とされていた帯域除去フィルタが２個削
除できる。
れることなく、トランジスタ２５のベースで加算され
て、トランジスタ２５で非線型増幅されて、ＲＦ端子３
５から出力される。このように、本実施例においても、
従来技術で必要とされていた帯域除去フィルタが２個削
除できる。
【００３５】図３は、本発明の第１の実施例に係るミキ
サ回路、図４は、本発明の第２の実施例に係るミキサ回
路のシミュレーション結果をそれぞれ示す。また、図７
には、比較例として、従来技術のミキサ回路のシミュレ
ーション結果を示す。
サ回路、図４は、本発明の第２の実施例に係るミキサ回
路のシミュレーション結果をそれぞれ示す。また、図７
には、比較例として、従来技術のミキサ回路のシミュレ
ーション結果を示す。
【００３６】これらの図では、ＩＦ信号ＰIFin＝−３５
ｄＢｍ、ｆIF＝１５０ＭＨＺ固定で、ローカル入力電力
ＰLO（ｄＢｍ）（ｆLOが８００ＭＨＺの時）をスイープ
した時のＲＦ出力電力ＰRF（ｄＢｍ）（ｆRFが９５０Ｍ
ＨＺの時）（四角記号参照）と、ＬＯ信号→ＩＦ端子へ
の漏れ（ｄＢ）（丸印参照）と、ＩＦ信号→ＬＯ側への
漏れ（ｄＢ）（逆三角記号参照）と、をグラフにプロッ
トしたものである。
ｄＢｍ、ｆIF＝１５０ＭＨＺ固定で、ローカル入力電力
ＰLO（ｄＢｍ）（ｆLOが８００ＭＨＺの時）をスイープ
した時のＲＦ出力電力ＰRF（ｄＢｍ）（ｆRFが９５０Ｍ
ＨＺの時）（四角記号参照）と、ＬＯ信号→ＩＦ端子へ
の漏れ（ｄＢ）（丸印参照）と、ＩＦ信号→ＬＯ側への
漏れ（ｄＢ）（逆三角記号参照）と、をグラフにプロッ
トしたものである。
【００３７】図３と図７とを参照して、本発明の第１の
実施例では、従来技術と消費電力が等しく同程度の性能
を有している。
実施例では、従来技術と消費電力が等しく同程度の性能
を有している。
【００３８】以上により、本発明の第１の実施例のミキ
サ回路では、消費電力、性能が同程度で帯域除去フィル
タを２個削減することができる。
サ回路では、消費電力、性能が同程度で帯域除去フィル
タを２個削減することができる。
【００３９】また、図４を参照して、本発明の第２の実
施例のミキサ回路では、従来技術と消費電力が同一で帯
域除去フィルタが２個削減でき、ＩＦ信号とＬＯ信号を
加算して非線型増幅しているため、第１の実施例のミキ
サ回路よりも変換利得を高くすることができる。
施例のミキサ回路では、従来技術と消費電力が同一で帯
域除去フィルタが２個削減でき、ＩＦ信号とＬＯ信号を
加算して非線型増幅しているため、第１の実施例のミキ
サ回路よりも変換利得を高くすることができる。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
ミキサＩＣのＩＦ端子とＬＯ端子を別々に設けることに
より、従来のミキサ回路とほぼ同一の消費電力、同一性
能を達成しながら、帯域除去フィルタを２個削減できる
という効果を奏する。
ミキサＩＣのＩＦ端子とＬＯ端子を別々に設けることに
より、従来のミキサ回路とほぼ同一の消費電力、同一性
能を達成しながら、帯域除去フィルタを２個削減できる
という効果を奏する。
【図１】本発明の第１の実施例のミキサ回路の回路構成
を示す図である。
を示す図である。
【図２】本発明の第２の実施例のミキサ回路の回路構成
を示す図である。
を示す図である。
【図３】本発明第１の実施例のミキサ回路のシミュレー
ション結果を示す図である。
ション結果を示す図である。
【図４】本発明第２の実施例のミキサ回路のシミュレー
ション結果を示す図である。
ション結果を示す図である。
【図５】従来のミキサ回路の一例を示す図である。
【図６】従来のミキサ回路の別の例を示す図である。
【図７】従来のミキサ回路のシミュレーション結果を示
す図である。
す図である。
Ｃ１〜Ｃ３、Ｃ５〜Ｃ２０ 容量 Ｌ２〜Ｌ５ インダクタンス Ｑ１、Ｑ３、Ｑ５〜８ ｎｐｎトランジスタ Ｑ２、Ｑ４ ｐｎｐトランジスタ Ｒ１〜Ｒ１０ 抵抗 ６〜８、２９〜３０ バイアス回路 ９、３５、５２ ＲＦ端子 １０、３２ ＬＯ端子 １１、３４、５０ ＧＮＤ端子 １２、３３、５１ 電源ＶＣＣ端子 １３、３１ ＩＦ端子 １４、４１、５５ 電源ＶＣＣ ２０、４４、６４ ＲＦ出力端子 ２１、４３、６３ ＬＯ入力端子 ２２、４２、６２ ＩＦ入力端子 ７５ 電圧可変容量 ７７、７８ 濾波回路 ７９ 電源端子 ８０ 入力端子 ８１ 出力端子 ８２ 変調入力端子 ８３、８５、８８ ミキサＩＣ ８６、８７ ＢＥＦ
Claims (4)
- 【請求項１】エミッタとコレクタを共通接続して第３の
トランジスタを介して共通電位に接続され、ベースがロ
ーカル信号（ＬＯ）端子、中間周波信号（ＩＦ）端子に
それぞれ接続される、互いに逆導電型の第１、第２のト
ランジスタを備え、ＬＯ信号とＩＦ信号の乗算された信
号を、コレクタに負荷を接続してなる第１のトランジス
タのコレクタから出力し、 ＬＯ信号からみてＩＦ信号がオープン状態にみえるよう
にしてこれら２つの信号のアイソレーションをとるよう
にしたことを特徴とするミキサ回路。 - 【請求項２】コレクタ同士を共通接続し、ローカル信号
（ＬＯ）端子、中間周波信号（ＩＦ）端子にそれぞれ接
続される互いに逆導電型の第１、第２のトランジスタを
備え、 前記第１、第２のトランジスタのコレクタの共通接続点
をベース入力としコレクタに負荷を接続してなる第３の
トランジスタを備え、ＬＯ信号とＩＦ信号の乗算された
信号を前記第３のトランジスタのコレクタから取り出
し、 ＬＯ信号及びＩＦ信号の一からみて他がオープン状態に
みえるようにしてこれら２つの信号のアイソレーション
をとるようにしたことを特徴とするミキサ回路。 - 【請求項３】中間周波（ＩＦ）信号およびローカル（Ｌ
Ｏ）信号をそれぞれ別々の端子から入力し、 前記各信号の和信号を高周波信号として出力するミキサ
回路であって、 ベースがＬＯ端子に接続される第１のｎｐｎトランジス
タと、 ベースがＩＦ端子に接続される第１のｐｎｐトランジス
タと、 前記第１のｎｐｎトランジスタのエミッタと、第１のｐ
ｎｐトランジスタのコレクタとの共通接続点にコレクタ
を接続した第２のｎｐｎトランジスタと、 前記各トランジスタをそれぞれバイアスするバイアス回
路と、を備え、 前記第１のｎｐｎトランジスタのコレクタはＲＦ端子に
接続されると共に抵抗を介して電源端子に接続され、 前記第２のｎｐｎトランジスタのエミッタは抵抗を介し
てＧＮＤ端子に接続されてなることを特徴とするミキサ
回路。 - 【請求項４】エミッタが電源端子に接続され、ベースが
ＩＦ端子に接続された第１のｐｎｐトランジスタと、 ベースがＬＯ端子に接続され、エミッタがＧＮＤ端子に
接続された第１のｎｐｎトランジスタと、 コレクタがＲＦ端子に接続されるとともに抵抗を介して
電源端子に接続され、エミッタがエミッタ端子に接続さ
れると共に並列接続された抵抗及び容量を介して接地端
子に接続され、第２のｎｐｎトランジスタと、を備え、 前記第１のｐｎｐトランジスタのコレクタと前記第１の
ｎｐｎトランジスタのコレクタと前記第２のｎｐｎトラ
ンジスタのベースとが共通接続され、 前記第１のｐｎｐトランジスタ及び前記第１のｎｐｎト
ランジスタのバイアス回路を備えたことを特徴とするミ
キサ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8227794A JP3031260B2 (ja) | 1996-08-09 | 1996-08-09 | ミキサ回路 |
| US09/066,845 US6191638B1 (en) | 1996-08-09 | 1998-04-28 | Mixer circuit including separated local (LO) terminal and intermediate frequency (IF) terminal |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8227794A JP3031260B2 (ja) | 1996-08-09 | 1996-08-09 | ミキサ回路 |
| US09/066,845 US6191638B1 (en) | 1996-08-09 | 1998-04-28 | Mixer circuit including separated local (LO) terminal and intermediate frequency (IF) terminal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1056335A true JPH1056335A (ja) | 1998-02-24 |
| JP3031260B2 JP3031260B2 (ja) | 2000-04-10 |
Family
ID=26527869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8227794A Expired - Lifetime JP3031260B2 (ja) | 1996-08-09 | 1996-08-09 | ミキサ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6191638B1 (ja) |
| JP (1) | JP3031260B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001001564A1 (fr) * | 1999-06-29 | 2001-01-04 | Mitsubishi Denki Kabushiki Kaisha | Circuit a semiconducteur |
| KR100505698B1 (ko) * | 2003-08-06 | 2005-08-02 | 삼성전자주식회사 | 주파수 변화와 ｐｖｔ 변화에 둔감한 위상 믹서 및 이의제어방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3683165A (en) * | 1970-07-23 | 1972-08-08 | Computer Sciences Corp | Four quadrant multiplier using bi-polar digital analog converter |
| JPS531413A (en) | 1976-06-25 | 1978-01-09 | Toshiba Corp | Mixing circuit |
| JPS63258107A (ja) | 1987-04-15 | 1988-10-25 | Matsushita Electric Ind Co Ltd | 混合器 |
| DE4126915A1 (de) * | 1991-08-14 | 1993-02-18 | Siemens Ag | Integrierter frequenzsynthesizer-schaltkreis fuer sende-und empfangsbetrieb |
| JPH05114823A (ja) | 1991-10-22 | 1993-05-07 | Nec Corp | 周波数ミキサ回路 |
| DE4320457C2 (de) * | 1993-06-21 | 1996-02-15 | Telefunken Microelectron | HF-Mischstufe in Basisschaltung |
-
1996
- 1996-08-09 JP JP8227794A patent/JP3031260B2/ja not_active Expired - Lifetime
-
1998
- 1998-04-28 US US09/066,845 patent/US6191638B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6191638B1 (en) | 2001-02-20 |
| JP3031260B2 (ja) | 2000-04-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000111 |