JPH10512104A - 有機基板上に薄膜電子回路を具える電子デバイスの製造 - Google Patents

有機基板上に薄膜電子回路を具える電子デバイスの製造

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Abstract

(57)【要約】 本発明の製造方法によって製造されるフラットパネルディスプレイ、あるいはその他の大面積デバイスは、高分子基板（10）の表面（15）上の半導体薄膜(1)から形成された、半導体の島（1a、1b）からなる薄膜電子回路を具える。本発明の製造方法には、結晶成長又はドーピングされたイオンのアニーリング等のために、半導体薄膜(1)に対してエネルギービーム処理を施す工程が含まれる。エネルギービーム処理を実施するにあたっては、高分子基板表面（15）上の第１の絶縁層(11)上にマスキング層（13）を積層することによって、高分子基板（10）をエネルギービーム(20、30)の照射から遮蔽する。また、本発明の製造方法には、高分子基板（10）と、その上に形成された半導体薄膜（１）、並びに第１及び第２の絶縁層（11、12）、さらにはマスキング層（13）との密着性を改善するために、以下の工程が含まれる。すなわち、（ａ）高分子基板（10）を、長時間加熱により前収縮させる工程と、（ｂ）第１の絶縁層（11）を、工程（ａ）での長時間加熱温度よりも低い温度で、前収縮させた高分子基板（10）上に蒸着し、続いて、マスキング層（13）を、高分子基板の表面（15）全体に亙って連続な層となるように第１の絶縁層（11）上に蒸着する工程と、（ｃ）マスキング層（13）が高分子基板の表面（15）上で連続層を形成している状態で、半導体薄膜（１）にエネルギービーム処理を施す工程（第３図、第４図、第８図及び第９図参照）と、（ｄ）その後、半導体の島（1a、1b）が形成されている部分を除いて、高分子基板（10）の表面（15）から、第１及び第２の絶縁層（11、12）並びにマスキング層（13）を除去する工程と、を含むものである。第１の絶縁層（11）は蒸着温度が低いために、良好な電気的絶縁特性を得ることはできない。一方、半導体薄膜（１）が積層される第２の絶縁層（12）は、マスキング層（13）上に高い蒸着温度で形成されるため、半導体の島（1a、1b）に対して優れた電気的絶縁特性を示す。

Description

【発明の詳細な説明】 有機基板上に薄膜電子回路を具える電子デバイスの製造 本発明は、高分子基板をマスキングして、この高分子基板上の半導体薄膜にエ ネルギービーム処理（例えば、薄膜の結晶成長のため）を施して、薄膜電子回路 を具えた電子デバイスを製造する方法に関する。本発明でいうデバイスには、大 面積イメージセンサー、フラットパネルディスプレイ（例えば、液晶ディスプレ イ）、又はその他の大面積電子デバイス（例えば、薄膜データ記憶装置、薄膜メ モリーデバイス、又は熱イメージデバイス）が含まれる。また、本発明は、この ような方法により製造されたデバイスに関する。 廉価な絶縁基板上への薄膜トランジスタ（以後、TFT という）及び／又はその 他の半導体回路素子からなる薄膜回路の研究開発は、大面積エレクトロニクス応 用技術の観点より、近年ますます盛んになってきている。これらの回路素子は、 アモルファス又は多結晶の半導体薄膜から形成された半導体の島(separate semi conductor island)状構造を有し、セルマトリックス、例えば、米国特許USP5,13 0,829の明細書に記載されているようなフラットパネルディスプレイにおいて、 スッチング素子を形成している。この米国特許における総ての内容を、参考資料 として明細書中に記載している。 セルマトリックスの集積駆動回路のような、薄膜回路（多結晶シリコンを使用 する場合が多い）の製造技術及び集積技術が近年発達してきている。回路速度を 増加させるためには、結晶性に優れるとともに高移動度を有する半導体材料を、 TFT 回路素子における薄膜島状構造に使用することが望ましい。しかしながら、 TFT マトリックスの漏れ電流を低く押さえるためには、低結晶性の材料（代表的 なものとしては、アモルファスシリコン）をTFT に使用する事が望ましい。また 、異なる結晶性を有する２つの半導体薄膜を蒸着する代わりに、通常はレーザを 用いたエネルギービームを、１つの薄膜のある一定部分に照射することにより、 その部分の結晶性を高めるという方法が知られている。さらに、薄膜回路の製造 方法として、半導体薄膜へ注入されたドーパントにアニーリング処理を施すため に、同様にエネルギービーム処理を実施する方法が知られている。この半導体薄 膜は、エネルギービーム処理によって、非常に高い温度（例えば、1200℃を超え る温度）に達する。 これらの大面積電子デバイスの多くは、低コスト、低重量、及び／又は物理的 柔軟性の観点から、基板材料として高分子材料を用いる方が望ましい状況になっ てきている。しかしながら、前記したような処理において使用され、かつ基板を 異常な高温状態にするエネルギービームを高分子基板に使用すると、電気的な絶 縁特性の劣化及び基板自体の溶解及び燃焼というような、好ましくない結果をも たらすことになる。 公開日本特許出願の特開平05-326402 号の英文抄録(Vol 18,No 141)及び公開 公報の図面には、高分子基板上に形成された、厚いセラミック又は多孔質の薄膜 上に何らの変形及び／又は組成変化を起こすことなく半導体薄膜を蒸着するとい う、レーザ結晶化処理についての開示がなされている。このセラミック又は多孔 質薄膜の形成は、MgO、Al2O3、Cr2O3、NiO、ZrO2、UO2などの材料を用いて、薄 膜電子回路の製造に際しては一般的に用いられることのない、レーザアブレーシ ョン法で行う。 公開日本特許出願の特開平04-332134 号の英文抄録(Vol 17,No 178)及び公開 公報の図面には、高分子基板上の薄膜電子回路を具えた電子デバイスの製造方法 が開示されている。これらは、半導体薄膜を、高分子基板の表面上において、各 々分離した島状になるようにパターニングし、そして、半導体薄膜をエネルギー ビーム処理するとともに、前記高分子基板表面上の第１の絶縁層上にマスキング 層を設け、前記高分子基板を前記エネルギービームの照射から遮蔽するという製 造方法を開示する。 このよく既知の方法においては、半導体薄膜（特開平04-332134 号公報の第２ 図において符号６で示される）を、エネルギービーム処理を施す前に島状（20、 21）にパターニングする。マスキング層（４）は、前記高分子基板表面上の第１ の絶縁層（２）上に形成された、これら分離した島（20、21）の間に位置する。 このマスキング層（４）は、Al、Cr、Taのような反射作用を有する金属から形成 されている。さらに、エネルギービーム（11）による処理前に、島（20、21）状 に形成されているTFT のゲート電極を作成するため、マスキング層（４）をパタ ーニングする。また、前記エネルギービーム処理に際し、第２の絶縁層（５）を マスキング層（４）上に積層する。第２の絶縁層（５）は、TFT のゲート誘電体 薄膜として作用するものである。 本発明は、半導体薄膜を高分子基板表面上でパターニングすることにより、半 導体の島を形成し、半導体薄膜に対してエネルギービーム処理を施す一方、高分 子基板表面上の第１の絶縁層上にマスキング層を積層することにより、高分子基 板をエネルギービームの照射に対して遮蔽するようにした、半導体の島から形成 された薄膜電子回路を具えた電子デバイスの製造方法において、 （ａ）前記高分子基板に使用する高分子材料の最高使用温度より低い温度で長時 間加熱して、前記高分子基板を前収縮(pre-shrinking)させる工程と、 （ｂ）その後、前記第１の絶縁層を、工程（ａ）での長時間加熱温度よりも低い 温度で前記前収縮させた高分子基板上に蒸着し、続いて、前記マスキング層を、 前記高分子基板の表面全体に亙って連続な層となるように前記第１の絶縁層上に 蒸着する工程と、 （ｃ）前記マスキング層が、前記高分子基板の表面の全体に亙って、連続層とし て積層された状態で、前記半導体薄膜にエネルギービーム処理を施す工程と、さ らに、 （ｄ）その後、前記半導体薄膜から形成された前記半導体の島が存在している部 分を除いて、前記高分子基板の表面から、前記マスキング層及び前記第１の絶縁 層を除去する工程とを含むことを特徴とするものである。 本発明は、高分子基板上とその上に形成された薄膜電子回路の密着性の問題に 関して、本発明者が認識し、解決したことに基づいてなされたものである。した がって、本発明に先立って、本発明者は、薄膜電子回路と高分子基板の密着性が 弱いのは、エネルギービーム及びそれに基づく熱的な影響から高分子基板を保護 すること、さらに、半導体の島を電気的に絶縁することを目的として望ましい層 構造を採ることにより、前記高分子基板表面で応力が発生することに起因するこ とを見いだした。また、本発明者は、問題となる応力の大部分が、高分子基板、 マスキング層及び絶縁層に使用する材料の熱膨張係数が異なることに起因すると 確信している。 これらの応力は、本発明によりかなりの量を減らすことができる。すなわち、 本発明は、(i)長時間加熱により、高分子基板を前収縮させ、(ii)この長時間加 熱温度より低い温度で、前収縮させた基板上に第１の絶縁層を蒸着し、(iii)マ スキング層を連続層として形成するとともに、半導体薄膜に該エネルギービーム 処理を施し、さらに(iv)その後、半導体薄膜から形成された半導体の島が存在す る部分を除いて、前記高分子基板の表面から、前記マスキング層及び前記第１の 絶縁層を除去するものである。高分子基板の表面から絶縁層及びマスキング層を 除去すると、デバイスの製造工程やデバイスの操作過程において、密着性に重大 な影響を与える温度サイクルから発生する応力の大部分を取り除くことができる 。低い温度で第１の絶縁層を蒸着すると、異なる熱膨張の効果（第１の絶縁層に おいて応力を生じさせる）を減らすことができる。後に記載するように、本発明 の薄膜電子回路においては、絶縁層及びマスキング層を既に一般的に使用されて いる材料を用いて形成する。 ある１つの態様においては、半導体薄膜自身をマスキング層として第１の絶縁 層上に蒸着する。したがって、本発明の一つの態様としては、半導体薄膜を高分 子基板表面上でパターニングすることにより半導体の島を形成し、半導体薄膜に 対してエネルギービーム処理を施す一方、高分子基板表面上の第１の絶縁層上に 半導体薄膜を連続層として形成することにより、高分子基板をエネルギービーム の照射から遮蔽するようにした、半導体の島から形成された薄膜電子回路を具え た電子デバイスの製造方法において、 （ａ）前記高分子基板に使用する高分子材料の最高使用温度より低い温度で長時 間加熱して、前記高分子基板を前収縮させる工程と、 （ｂ）前記第１の絶縁層を、工程（ａ）での長時間加熱温度よりも低い温度で前 記前収縮させた高分子基板上に蒸着し、続いて、前記半導体薄膜を、前記高分子 基板の表面全体に亙って連続な層となるように蒸着する工程と、 （ｃ）前記半導体薄膜が、前記高分子基板の表面の全体に亙って連続層として形 成された状態で、前記半導体薄膜にエネルギービーム処理を施す工程と、さらに 、 （ｄ）その後、前記半導体薄膜から形成された、前記半導体の島が存在している 部分を除いて、前記高分子基板の表面から、前記半導体薄膜及び前記第１の絶縁 層を除去する工程とを含むことを特徴とする製造方法を提供する。 本発明における第１の形態において前記高分子基板を十分に保護するためには 、エネルギービーム照射工程（ｃ）において、前記半導体薄膜を前記高分子基板 の表面上全体に亙って連続な層とする必要があり、さらに好ましくは、前記半導 体膜厚を半導体材料のエネルギービームの吸収深さよりも大きくし、少なくとも 熱拡散長さ程度の厚さとする。代表的な薄膜シリコン材料において、紫外エキシ マレーザ波長の吸収深さはおおよそ0.01μｍ以下であるが、熱拡散長さはそれよ りも１桁大きい。 ある種のデバイス製造工程では、エネルギービーム処理前、例えば、ドーパン トが注入された領域においてレーザアニーリングが施される前に、半導体の島を 形成することが好ましい。また、半導体の島を、比較的薄い、例えば、約0.05μ ｍあるいはそれ以下の厚さの半導体薄膜から形成することが好ましい。さらに、 本発明者は、応力を減少させるために低い温度で第１の絶縁層を蒸着すると、電 気的絶縁特性が劣化する恐れがあり、さらに半導体の島からなる薄膜電子回路に おいては、さらに優れた電気的絶縁特性が要求されることを見いだしている。本 発明の第１の態様におけるこのような問題は、本発明の第２の態様において解決 される。すなわち、半導体薄膜の下に分離したマスキング層を設けるものである 。 したがって、本発明の第２の態様は、半導体薄膜を高分子基板表面上でパター ニングすることにより半導体の島を形成し、半導体薄膜に対してエネルギービー ム処理を施す一方、高分子基板上の第１の絶縁層上にマスキング層を設けて、エ ネルギービームの照射から高分子基板を遮蔽するようにした、半導体の島から形 成された薄膜電子回路を具えた電子デバイスの製造方法において、 （ａ）前記高分子基板に使用する高分子材料の最高使用温度より低い温度で長時 間加熱して、前記高分子基板を前収縮させる工程と、 （ｂ）前記第１の絶縁層を、工程（ａ）での長時間加熱温度よりも低い温度で前 記前収縮させた高分子基板上に蒸着し、続いて、前記マスキング層を、前記高分 子基板の表面全体に亙って連続な層となるように蒸着し、さらに、続いて、第２ の絶縁層を、前記マスキング層上に蒸着する工程と、 （ｃ）前記マスキング層が、前記高分子基板の前記表面の全体に亙って連続層と となるように形成された状態で、前記半導体薄膜にエネルギービーム処理を施す 工程と、さらに、（ｄ）その後、前記半導体薄膜から得られた前記半導体の島の 部分を除いて、前記高分子基板の表面から、少なくとも前記第２の絶縁層及び前 記マスキング層を除去する工程とを含むことを特徴とするものである。 応力を減少させるためには、前記マスキング層及び前記第１の絶縁層もまた、 工程（ａ）の長時間加熱温度よりも低い温度で蒸着することが好ましい。また、 基板表面の応力を最小にするためには、第１の絶縁層を第２の絶縁層よりも低い 温度で蒸着する。前記第２の絶縁層よりも低い温度で蒸着した前記第１の絶縁層 の電気的絶縁特性は、前記第２の絶縁層の電気的絶縁特性よりも劣っている。し かしながら、前記半導体の島は前記第２の絶縁層上に局在しており、そして、高 い温度で蒸着された前記第２の絶縁層は、優れた電気的絶縁特性を有する。 半導体薄膜の結晶成長の特性の観点からは、半導体薄膜は、使用する半導体材 料のエネルギービームの吸収深さよりも大きく、かつ使用する半導体材料の熱拡 散長さと同程度の膜厚を有している方が有利である。この状況において、エネル ギービームを発生させるためには、エキシマレーザを使用するのが便利である。 しかしながら、この状況下においても、異なる熱膨張によって生じる応力を基板 全体に亙って均一なものとするため、及びピンホールが半導体薄膜又は半導体の 島に存在することに起因する、エネルギービーム照射からの高分子基板の保護の ために、エネルギービーム処理に際して、半導体薄膜又は半導体の島の下に連続 層としてのマスキング層を設けることが有利である。 マスキング層が、工程（ｂ）において入射エネルギービームを反射する作用を 有する金属（例えば、Cr、Ta、Al、W、Mo、Ag、Ti）からなる場合は、反射ビー ムが、半導体薄膜上の装置によって再度反射されないように、装置のデザインに ついては十分な注意が必要である。このような再度の反射は、局部的に過度の照 射を生じ、半導体薄膜又は半導体の島及びマスキング層に局部的な過熱スポット を発生させる。このため、反射型のマスキング層の使用は避け、マスキング層に おいて入射ビームの吸収を最大限にする方が有利である。これらの利点は、マス キング層を、入射エネルギービームを吸収し、かつエネルギービームの吸収深さ よりも大きな膜厚を有する半導体材料から形成することによって、直ちに達成さ れるものである。絶縁層と半導体薄膜を連続して蒸着するため、マスキング層と して半導体を使用すると、絶縁層とマスキング層を同一バッチ内で蒸着すること ができてさらに有利である。応力を減らすためには、この半導体マスキング層を 、それに続く半導体薄膜の蒸着温度よりも低い温度で蒸着しても良い。 半導体マスキング層のビームが照射される部分は、入射ビームの吸収によって かなりの高温（例えば、1200℃以上）にまで達する。したがって、好ましくは、 第１の絶縁層を、かかる加熱状態から高分子基板を保護するための熱バリヤーと して作用するように最適化する。一般に、第１の絶縁層は、上層からの熱拡散、 及び／又は不純物の拡散という悪影響から高分子基板を遮蔽すべく、バリヤー層 としての役目をする。 第１及び第２の絶縁層には、薄膜回路技術において既に使用されている種々の 絶縁材料を使用することができる。例えば、酸化シリコン及び／又は窒化シリコ ン及び／又は酸化窒化シリコンである。 エネルギービーム処理工程（ｂ）に際しては、半導体薄膜を高分子基板の表面 全体に亙って連続的な層となるように形成する。そして、エネルギービーム処理 工程（ｂ）の後、半導体薄膜を部分的にエッチング除去し半導体の島を形成する 。しかしながら、本発明における絶縁層及びマスキング層は、また、予め半導体 の島が形成された状態、すなわち、エネルギービーム処理過程（ｂ）前において 、半導体薄膜が部分的にエッチング除去されて、半導体の島が形成されているよ うな場合でも、高分子基板の保護に対して適している。 本発明におけるこれらの及びその他の特徴、及び有利な点は、添付した図面に 関連づけて以下に記載された本発明の実施例（あくまでも一例）において、詳し く説明がなされる。 第１図は、200℃（摂氏温度）及び250℃でアニーリングした基板に対しての、 アニール時間（hour）に対する高分子基板の収縮率Ｒ(ppm/h)の関係を示したグ ラフである。 第２図から第６図は、前収縮させた基板上へ電子デバイスを製造する過程を連 続的に示した部分断面図である。 第７図は、絶縁層の厚さｔ（μｍ）に対するシリコン薄膜の温度Ｔ（℃）の関 係を示したグラフである。そして、 第８図及び第９図は、第２図から第６図と同様の断面図であり、本発明の異な る２つの態様を説明したものである。 第２図から第６図、並びに第８図及び第９図に示された断面図は、あくまでも 図面としての役割のためのものであり、スケール的に正確なものではない。これ ら断面図における各部分の大きさや比率は、図面中での説明を正確かつ簡便なも のとするために、相対的に誇張して、あるいは縮小して記載されている。また、 符号は、同一の部分を示すことを明確にするために、総ての図において同一とし た。 第１図から第６図は、半導体の島1a、1bから形成された薄膜電子回路を具えた 大面積電子デバイスの製造過程を示したものである。この方法においては、半導 体薄膜１を高分子基板10の表面の15上方で半導体の島1a、1bにパターニングする （第４図参照）。その後、半導体薄膜１は、エネルギービーム20による処理（第 ３図参照）、及び／又はエネルギービーム30による処理（第４図参照）を実施す る一方、高分子基板10を前記表面15上の第１の絶縁層11上に形成されたマスキン グ層13によって、エネルギービーム20及び30の照射から遮蔽する。 本発明による方法は、 ａ）高分子基板10に使用する高分子材料の最高使用温度より低い温度で、長時間 加熱することにより高分子基板10を前収縮させる工程（第１図参照）と、 ｂ）第１の絶縁層11を、工程（ａ）での長時間加熱温度よりも低い温度で蒸着し 、続いて、マスキング層13を、基板の表面15の全体に亙って連続な層となるよう に蒸着し、さらに、続いて、第２の絶縁層12を、前記連続的なマスキング層13上 に蒸着する工程（第２及び第３図参照）と、 （ｃ）マスキング層13が高分子基板10の前記表面15の全体に亙って、連続層とし て形成された状態で、半導体薄膜１、1a、1bにエネルギービーム処理20、30を施 す工程（第３及び第４図参照）と、さらに、 （ｄ）その後、半導体薄膜１から得られた、半導体の島1a、1bの部分を除いて、 高分子基板10の前記表面15から、第２の絶縁層12及びマスキング層13、さらには 第１の絶縁層11を除去する工程とを含むことを特徴とするものである（第５図参 照）。 本発明の方法は、高分子基板に隣接して存在する絶縁層及びマスキング層11〜 13の層構成中に生じる歪みを減少させる。さらに、過程（ｄ）の後においても基 板表面15において発生し、結果として層構成11〜13中に残存することになる応力 をも減少させる。このように半導体の島1a、1bと高分子基板10との密着性は、か なりの程度改善される。 以下、第１図から第６図を参照して、上述した態様に基づく実施例を説明する 。この例において、薄膜電子回路は、いわゆる自己整合型の薄膜トランジスター (TFT)を具えている。このTFT は、半導体の島1a、1b中にソース及びドレイン電 極領域22、23が形成され、さらにチャネル領域21が形成されている（第４図〜第 ６図参照）。これらのソース及びドレイン領域22、23を、最も一般的には、ドー パントをイオン注入することによって形成する。そしてこの後、注入されたドー パントの活性を高めるためにレーザビーム30によってアニール処理を施す（第４ 図参照）。これらのTFT のチャネル領域21は、レーザビーム20を使用した結晶成 長によって形成した高移動度多結晶材料からなる。したがって、この例では、２ つのエネルギービーム20を使用する。第３図及び第４図ともに、エネルギービー ム20及びエネルギービーム30を各々矢印を用いて表しているが、これらビーム20 及び30はともに単一のビームであり、これらを基板10上で走査させて使用する。 代表的には、これら単一のエネルギービーム20及び30のビーム幅は、約104 μｍ 、すなわち約１ｃｍのオーダーである。 ほとんどの場合、薄膜電子回路のTFT は個々に半導体の島1a、1bを有している 。そして、これらTFT の島1a、1bの大きさは、約30×30μｍ程度である。また、 これら個々の島の間隔は、おおよそ５〜10μｍ程度である。代表的な大面積電子 デバイスにおいては、シリコンの島1a、1bの占有率は、高分子基板10の全表面15 に対して50％以下（例えば、１〜25％）である。しかしながら、本発明における 応力の減少は、高分子基板15上の回路密度を高めることを可能にするものである 。 本発明でいう大面積電子デバイスには、例えば、USP5,130,829に記載されてい るような薄膜セルマトリックスを有するフラット型パネルディスプレイや、同様 な基板10上に集積薄膜駆動電子回路を有するフラット型パネルディスプレイが含 まれ、さらには、大面積のイメージセンサーやデータ記憶装置、メモリーデバイ スをも含むものである。デバイス基板10の製造に際しては、各種市販の高分子材 料を用いることができる。高分子基板10は、それ自体が耐熱性を有し、単独で使 用可能な高分子フィルムから造られるか、あるいは、他の耐熱性を有する材料で 造られたフィルム上に、高分子材料を塗布してなる多層フィルムから造られる。 大面積電子デバイスの基板10の材料として、ポリイミドが最も頻繁に用いられる 。ポリイミドの最高使用温度は、一般的には約300℃にも達する。高分子材料の 最高使用温度とは、高分子材料を長時間加熱してもその特性、例えば、柔軟性や 電気的絶縁特性を保持することが可能な、最高保持温度より決定されるものであ る。基板10としての使用に適した高分子材料を、最高使用温度とともに例示する と、以下の材料が挙げられる。 ポリエーテルスルホン(PES) 220℃ ポリアクリレート(PAR) 180℃ ポリエーテルイミド(PEI) 170℃ ポリエチレンナフタレート(PEN) 150℃ ポリエチレンテレフタレート(PET) 130℃ 高分子基板10とその上に形成された薄膜電子回路の間の密着性は、高分子基板 10とその上に積層された各層11、13、12、１から形成される層構造との間で発生 する応力によって、好ましくない影響を受ける。最も好ましくない影響（本発明 においては存在しない）は、（ｉ）高分子基板10上に各層11、13、12、１を蒸着 する際の、高分子基板10の長時間の加熱とそれに続く冷却、並びに（ii）エネル ギービーム処理中の半導体薄膜１及びマスキング層13のビーム加熱から潜在的に 生じる。この蒸着によって生じる潜在的な問題は、高分子基板の表面15の全体に 亙って、各層11、13、12及び１が連続な層となるように一定時間（通常は１時間 以上）蒸着することにより、この連続蒸着のある段階において、基板温度が基板 材料の最高使用温度に近接することに起因する。また、エネルギービーム処理に よって生じる潜在的な問題は、半導体薄膜及びマスキング層がビームの照射を受 けると、その温度が高分子基板10の最高使用温度、並びにその上に各層11、13、 12及び１を蒸着する際の温度よりも高い温度に達すること、さらに、高分子基板 の表面15の全体に亙って、連続した層構造（少なくとも層11及び層13）を有する ことに起因する。本発明によれば、これらの応力を十分に取り除くことができる 。 各層11、13、12及び１を連続して蒸着する前に、高分子基板10を、第１の絶縁 層11の温度より高いが、基板材料の最高使用温度よりは低い温度で、長時間加熱 して前収縮させる。好ましくは、高分子基板10の長時間加熱は、高分子基板の表 面15から、各層11〜13からなる層構造を除去する前の、連続した製造工程(b)及 び(c)において高分子基板10が受ける最高保持温度に相当する温度で実施する。 第１図の２つの曲線は、それぞれ200 ℃及び250 ℃における、時間ｔ(hour)に対 するポリイミド基板10の前収縮率を表したものである。200 ℃及び250 ℃の各々 のアニーリング温度において、ポリイミド基板10の収縮率R(ppm/h)と時間ｔとは 、比較的簡単な関係になることが分かる。寸法の変化は、室温（20℃）に冷却し た後に測定したものであり、加熱温度（200 ℃及び250 ℃）において測定したも のではない。したがって、ポリイミド基板10の熱膨張に関連した寸法変化は第１ 図からは除かれている。 ポリイミド基板10を、それぞれ200 ℃及び250 ℃に加熱すると、ポリイミド基 板10は、第１図にしたがって、それぞれ約700 及び2000ppm/h の割合で収縮を開 始する。25×25ｃｍの高分子基板表面15の場合には、103ppmの寸法変化率は、25 0 μｍの寸法変化を生じさせる。この寸法変化（本発明に含まれる、その他のあ らゆる要素を無視すると）は、高分子基板10と、この基板上に250 μｍの寸法変 化を生じさせる温度で、１時間蒸着することにより形成された層構造との間に大 きな応力を生じさせる。200 ℃で５〜10時間、又は250 ℃で約10時間アニーリン グすると、収縮率は約10ppm/h にまで減少する。25×25ｃｍの表面では、10ppm/ h の寸法変化率は2.5 μｍに相当する。好ましくは、アニーリング処理は、連続 した製造工程において生じる寸法変化に起因した潜在的な応力が十分に減少し、 大面積の基板15、例えば、0.5 ×0.5 ｍあるいは1.0 ×1.0 ｍの大きさの基板の 使用が可能となるまで、長時間行う。例えば、200 ℃において50時間という長時 間加熱を実施することにより、収縮率は、1ppm/h（すなわち、１ｍ当たり１μｍ ）以下にまで減少する。250 ℃でのアニーリング処理は、収縮率Ｒが2ppm/hで飽 和してしまうため、200 ℃でのアニール処理に比べ効果は少ない。したがって、 ポリイミドを基板材料として用いた本実施例では、200 ℃、100 時間加熱が最も 有利な前収縮を実施するための条件であるということになる。この条件では、収 縮率は1ppm/hよりはるかに小さい値を示す。 第２図に記載されているように、半導体薄膜１を蒸着し、この半導体薄膜から 半導体の島1a、1bを形成する以前に、絶縁層及びマスキング層11〜13からなる層 構成を、前収縮させた高分子基板10の上に形成する。各層11〜13は、公知のプラ ズマ励起化学気相成長法（ＰＥＣＶＤ）によって、例えば、100 ℃から200 ℃の 低温で蒸着する。蒸着に際しては、基板表面を常法により予め洗浄しておく。 第２図の層構成に示されている絶縁層11及び12は、酸化シリコン及び／又は窒 化シリコンから形成されており、マスキング層13は、吸収作用のあるシリコンで 形成されている。ポリイミド又はＰＥＳを高分子基板10の材料として用いると、 絶縁層11を、100 ℃から200 ℃の温度範囲で、約0.2 μｍ程度の厚さに蒸着する ことができる。蒸着温度は、蒸着槽内の高分子基板10が設置されている、加熱ベ ースプレートの温度によって決まるものである。高分子基板10が設置されている ベースプレートは蒸着槽内での移動が可能であるため、高分子基板10を蒸着過程 の途中で外気に晒すことなく、各槽11、13、12及び１を同一バッチで連続して蒸 着することができる。100 ℃から200 ℃（250 ℃において前収縮させたポリイミ ド基板10を使用する場合は250 ℃）の温度範囲で、約0.1 μｍの厚さにシリコン マスキング層13を蒸着する。層11及び13を低温で蒸着すると、高分子基板10との 熱膨張差に起因した応力の発生を抑制することができ、その結果、高分子基板の 表面15で発生する応力を減少させることができる。しかしながら、100 ℃から15 0 ℃の範囲の温度で蒸着した絶縁層11は、多孔質かつおそらくは高濃度に水分を 含有することに起因して、電気的絶縁特性はあまり良好ではない。しかしながら 、これらの要因は、層11の断熱特性にはさほど影響を与えない。第２の絶縁層に おいては優れた電気的絶縁特性が要求されるため、例えば、少なくとも200 ℃、 さらにポリイミド基板10が使用される場合は250 ℃の高温で、第２の絶縁層12を 蒸着する。第２の絶縁層12は、第１の絶縁層11よりも大きな膜厚を有する。この ように高分子基板10に隣接した第１の絶縁層11の膜厚が小さいと、高分子基板表 面 15において発生する応力がさらに減少し、高分子基板１０と各層１１〜１３との 密着性改善にとって有利になる。第７図には、第１の絶縁層11及び第２の絶縁層 12の、各温度に対して選択すべき膜厚ｔが示されている。 また、薄膜回路素子としてのシリコン薄膜１を、高分子基板10上に積層された 各層11〜13からなる層構成上に公知の方法によって蒸着する。例えば、シリコン 薄膜１を、100 ℃から250 ℃の低い温度条件で、プラズマ励起化学気相成長法（ ＰＥＣＶＤ）によりアモルファス状態に蒸着する。得られたシリコン薄膜１は水 素を含んでいるので、シリコン薄膜１は、通常a-Si:Hとして知られた組成を有し ている。シリコン薄膜１の膜厚は、一般的には0.1 μｍ以下であり、例えば0.05 μｍ以下の値である。各層11〜13で構成される層構造中の応力を減少させるべく 、シリコン薄膜１の蒸着温度よりも低い温度で、シリコンからなるマスキング層 13を蒸着する。さらに、エネルギービーム20及び30の吸収を高めるために、マス キング層13の膜厚はシリコン薄膜１の膜厚よりも大きくする。 第３図は、シリコン薄膜１の少なくとも１部を結晶化させるための、レーザ処 理工程を表したものである。エネルギービーム20としては、エキシマレーザによ って生成される紫外領域波長のパルスレーザを使用する。紫外領域波長のレーザ ビーム20は、半導体薄膜１及び／又はマスキング層13に使用する半導体材料の吸 収深さの制御が可能であるという公知の利点を有する。シリコン薄膜１の膜厚は 、薄膜の材料であるシリコンの、ビーム20に対する吸収深さよりも大きく、熱拡 散長さよりも若干小さくする。シリコンマスキング層13の膜厚は、シリコンの熱 拡散長さよりも大きくする。このようにすると、シリコン薄膜１のピンホール等 を通ってくるレーザ光から、高分子基板10を有効に遮蔽することができる。 第３図のレーザ結晶化処理においては、KrF パルスレーザの248 ｎｍ波長を用 い、１パルス当たり100 〜300J/cm のレーザパルスをシリコン薄膜１に照射する 。パルス間隔はナノ秒の単位である。シリコン薄膜１の結晶化には、単一パルス 又は多重パルス（例えば、５〜10パルス）を使用する。第３図に表されたような レーザ処理を実施すると、アモルファス状態のシリコン薄膜１は、多結晶シリコ ンへと変化する。多結晶シリコンの結晶粒の大きさは、通常0.1 〜0.3 μｍであ る。Ｎチャネル型TFT の多結晶材料中における電界効果による電子の移動度は、 通 常50〜200cm/V ・s の範囲である。 第３図において、レーザビーム20が照射されると、シリコン薄膜１はその大部 分が溶解する。溶解したシリコンの温度は約1250℃である。第１の絶縁層11及び 第２の絶縁層12は、第３図のレーザビーム処理工程における加熱から高分子基板 10を保護するための熱バリヤーとして作用する。 第７図は、レーザパルス20を20ナノ秒以下の間照射したときの第１の絶縁層11 及び／又は第２の絶縁層12の膜厚ｔと膜厚方向の温度の減少の関係を表したもの である。第７図から明らかなように、約200 ｎｍの膜厚の酸化シリコンを用いる と、約1200℃の表面温度を50℃以下の周囲温度にまで減少させることができる。 したがって、第３図に表されているように、高分子基板10をレーザ照射による熱 の影響から十分に保護することができる。 第３図において、シリコン薄膜１は、高分子基板10の表面全体に亙って連続的 な薄膜状態を呈している。すなわち、半導体の島1a、1bは、このレーザ処理工程 において、未だ形成されていない状態である。0.3 μｍの膜厚を有する第２の絶 縁層12は、シリコン薄膜１がレーザビーム20を透過させてしまうようなピンホー ル、あるいはその他の欠陥を有する部分を除くと、シリコン薄膜１の下側に存在 する優れた熱バリヤーとして作用する。このような欠陥が存在する部分を除くと 、溶解したシリコン薄膜１の下に積層されている第１の絶縁層11の温度は、第１ の絶縁層11を蒸着したときの温度よりも低くなっている。そして、シリコン薄膜 １の下方にある第１の絶縁層11中の応力が増加することはない。シリコン薄膜１ に前記したような欠陥が存在すると、レーザビーム20は、シリコン薄膜１の下側 に積層されたシリコンマスキング層13に吸収される。これにより、シリコンマス キング層13の上面は局部的に溶解するが、0.2 μｍ膜厚の第１の絶縁層11及びシ リコンマスキング層13下部の未溶解の部分は、高分子基板10に対する優れた熱バ リヤーとしての役割を果たす。したがって、シリコン薄膜１及びシリコンマスキ ング層13は、レーザビーム20の照射によって、高分子基板の前収縮アニーリング 温度（第１図では、200 ℃又は250 ℃）よりもはるかに高い温度にまで加熱され るが、第１の絶縁層11及び第２の絶縁層12が熱バリヤーとして作用するため、高 分子基板10の温度を、前収縮アニーリング温度よりも低い状態に保っておくこと が できるのである。 第３図に表された結晶成長工程の後、高分子基板10を乾燥し、続いて、フォト リソグラフィ及びエッチング工程において、シリコン薄膜から公知の方法を用い て回路素子としてのシリコンの島1a、1bを形成する。TFT においては、シリコン の島1a、1b上に公知の方法により絶縁ゲート電極24、25を形成する。絶縁ゲート 構造24、25は、誘電体薄膜24及びその上のゲート電極25を具える。フォトリソグ ラフィ及びエッチング工程により絶縁ゲート構造24、25のパターニングを実施し た後、シリコンの島1a、1bの間に存在する第２の絶縁層12をエッチングして除去 する。 自己整合型TFT においては、この絶縁ゲート構造24、25を、ソース及びドレイ ン電極領域22、23を形成するためのドーパントイオンのイオン注入35から、チャ ネル領域21を遮蔽するために、注入マスクとしての既知の方法で使用する。ドー パントイオン35としては、Ｎチャネル型TFTの場合、リン又はヒ素を使用する。 ソース及びドレイン電極領域22、23に注入されたドーパントイオンを活性化させ る目的で、次に、レーザアニーリング処理を実施する。簡略化の目的で、第４図 には、レーザビーム30及びドーパントイオンのイオン注入35の双方が表されてい る。しかしながら、当業者であれば、実際の操作では、ドーパントイオンのイオ ン注入35の後にデバイスを注入装置からはずして、その後レーザビーム30の照射 のためにレーザ処理装置へ移動させるものであることは容易に理解することがで きる。 第４図に表されたレーザ処理と第３図に表されたレーザ処理とは、各層１、11 及び13からなる層構造、並びにレーザビーム20及び30のエネルギー状態の点で相 違する。すなわち、第３図のシリコン薄膜１は、高分子基板の表面15上全体に亙 って連続な層状態を呈しているが、第４図においては、シリコン薄膜１は、レー ザビーム処理前にエッチング除去されて、シリコンの島1a、1bの状態を呈してい る。第４図においては、レーザビーム30は、シリコンの島1a、1b間に存在するシ リコンマスキング層13に照射される。したがって、シリコンマスキング層13は、 レーザビーム30が照射される領域においては、第１の熱吸収層としての作用する 。同様に、下地層として存在している第１の絶縁層11は、高分子基板10を保護す る ための熱拡散バリヤーとして作用する。しかしながら、第４図において、注入し たドーパントをアニーリングするために使用するレーザビーム30のエネルギーは 、第３図おいて、結晶成長のために使用するエネルギービーム20のエネルギーよ りも一般的には小さい。このため、シリコンマスキング層13及びシリコンの島1a 、1bにおいて、レーザビームが照射されることにより部分的な溶解が発生すると しても、第２図に示されたシリコン薄膜１に比べ、その溶解する膜厚方向の深さ は一般には小さい。 シリコンマスキング層13の膜厚が0.1 μｍであり、第１の絶縁層11の膜厚が0. 2 μｍである場合においては、第１の絶縁層11及びシリコンマスキング層13の溶 解があまり進んでいない部分が、熱バリヤー層として作用して熱拡散を減少させ るため、シリコンの島1a、1bの間に位置する高分子基板10の部分はこの熱の影響 から保護される。第１の絶縁層11は、第２の絶縁層12よりも低温で蒸着されるが 、断熱特性においては大差がない。したがって、0.2 μｍ膜厚の第１の絶縁層11 及び未溶解のシリコンマスキング層13により、150 ℃以下の温度、すなわち、高 分子基板10の前収縮処理のためのアニーリング温度以下の温度では、シリコンの 島1a、1bの間に位置する高分子基板の表面15を十分に保護することができる。 第４図に表されたレーザビーム処理は、本発明の製造方法における最後のレー ザビーム処理である。その後、第５図に示されているように、第１及び第２の絶 縁層11、12並びにマスキング層13を、シリコンの島1a、1bが存在している部分を 除いて、高分子基板の表面15からエッチング除去する。ここでいうエッチングと は、高分子基板10を乾燥した後、フォトリソグラフィ工程及びエッチング工程を 実施することをいう。一方、フォトレジストパターン38を用いて、シリコンの島 1a、1bからなるTFTが、エッチングされないようにマスキングする。マスクされ ることにより高分子基板10上に残された各層11〜13の部分は、TFT のシリコンの 島1a、1bのプラットフォーム状又はペデスタル状の支持台座の役割を果たす。 第４図に表されているように、シリコンの島1a、1bが存在しない領域のマスキ ング層13の少なくとも上部層は、蒸着時の温度よりも十分に高い温度状態になる 。この結果、エネルギービーム30の照射加熱によって、シリコンの島1a、1bが存 在しないシリコンマスキング層13の部分及び第１の絶縁層11の部分に内部応力が 発 生する。さらには、これらの層中で組成の変化が生じる可能性にもつながる。し かしながら、第１の絶縁層11及びマスキング層13中で応力が発生した部分は、第 ５図に示されているように、支持台座形成工程において除去されるため、最終的 に得られるデバイス中に前記応力が残存することはない。 最終的な薄膜回路素子を得るには、更なる工程を施す必要がある。例えば、絶 縁層41を、高分子基板10上の台状に形成された各層11〜13上のシリコンの島1a、 1b上に蒸着する。次に、ゲート電極25並びにソース及びドレイン領域22、23上 に形成された絶縁層41中に接触窓を形成するために、高分子基板10を乾燥した後 、フォトリソグラフィ及びエッチングを行う。また、個々の回路素子に対しての 結線及び内部結線42〜45を形成すべく金属薄膜を蒸着し、さらに、フォトリソグ ラフィ及びエッチング処理を実施することによって、この金属薄膜をパターニン グする。このようにして得たデバイス構造を第６図に示す。絶縁層41は最終的な 製造工程において蒸着されるため、薄膜の連続蒸着、レーザビームによる結晶化 、ドーパントの注入、及びレーザビームによるドーパントアニーリング処理にお いて発生する熱の影響を受けることがない。したがって、絶縁層41は、高分子基 板10と接触した部分において適度な密着性を有する。しかしながら、密着性を改 善するためには、製造工程あるいは動作中において生じる温度変化に対して、特 別な措置を採ることが望ましい。例えば、絶縁層41を蒸着後に低温度状態に置い たり、高分子基板10上の、支持台座11〜13間における結線及び内部結線が形成さ れていない絶縁層41の領域をエッチング除去したりすることが考えられる。 最終的に得られるTFT 構造は、分離した多結晶シリコンの島1a、1bを不活性化 させるために、好ましくは、水素化処理を行う。この処理は通常、水素雰囲気中 で、高分子基板材料の最高使用温度（ポリアミドに対しては300 ℃）近傍におい て約１時間加熱して行う。この処理は、高分子基板10の前収縮温度（第１図では 200 ℃又は250 ℃）よりも高い温度で行うが、半導体薄膜１及び各層11〜13は既 に島状になっているため、この層構造内で過度の応力が発生することはない。こ れは、この島状の部分が熱膨張しても、各部分がこの膨張に応じて互いに移動す ることができるからである。さらに、この水素化処理では、水素化温度前後でラ ンピングするため、急激な温度変化を避けることができる。 本発明の範囲内において、さらなる変更及び変形を行うことができる。例えば 、第４図に示されている絶縁ゲート電極構造24、25のパターニングに際し、イオ ン注入によりソース及びドレイン領域22、23を形成する部分のゲート誘電体薄膜 24をエッチング除去し、続いて、シリコンの島1a、1bの間に存在する第２の絶縁 層12をエッチング除去する。第８図は、絶縁層12及びマスキング層13がエッチン グ除去されずに残ったままの状態で、ドーパント注入35及びドーパントのレーザ アニーリング工程30を実施する変形例を示している。第６図において示されてい るように、最終的なデバイスの製造工程においてこれら絶縁層12及びマスキング 層13を除去する。第３図は、連続層状態のシリコン薄膜１へレーザビーム20を照 射することによって、結晶を成長させる工程を表したものである。しかしながら 、第３図に示された結晶成長工程前に、半導体薄膜１を除去してシリコンの島1a 、1bを形成することもできる。これにより、第１の絶縁層11の膜厚を大きくする ことができる。 第２図から第６図に示されている態様では、第３図のレーザビーム20による結 晶成長化処理、及び第４図のレーザビーム30によるドーパントのアニーリング処 理という、２つのレーザ処理が示されているが、本発明の場合、必ずしも２つの レーザ処理を行う必要はなく、どちらか一方のレーザ処理を実施すれば本発明の 目的は達せられる。例えば、第３図に示された結晶成長化処理を省略した場合、 自己整合型TFT は、アモルファスシリコンチャネル領域21、並びにソース及びド レイン領域22、23から形成されることになる。また、あらかじめドーピングされ た薄膜を蒸着する場合は、ソース及びドレイン領域22、23を形成するTFT に対し ては、第４図に示されているようなドーパントのアニーリング処理を実施する必 要はなく、第３図に示されたような、レーザビーム20による結晶成長化処理を実 施することにより、多結晶シリコンチャネル領域21を形成する。 第２図から第６図及び第８図に示された態様においては、半導体薄膜１の他に 分離したマスキング層13を用いている。これにより、非常に効果的かつ応用自在 な層構成を提供することができる。第９図は、第１の絶縁層11上に、半導体薄膜 １自体をマスキング層として形成した場合を示している。したがって、本発明に おけるこの態様は、高分子基板10の表面15に形成された第１の絶縁層11上に、シ リコン薄膜１を連続層の状態に形成し、かつ、この連続層状態のシリコン薄膜１ にレーザビーム20を照射するとともに、連続層状態のシリコン薄膜１自体が高分 子基板10をエネルギービーム20から遮蔽して、半導体の島1a、1bを有する薄膜電 子回路を具える、電子デバイスを製造する方法を提供するものである。すなわち 、この方法は以下の工程を具えるものである。 （ａ）第１図と同様な方法により、基板に使用する高分子材料の最高使用温度よ り低い温度で、長時間加熱することにより高分子基板を前収縮させる工程と、（ ｂ）その後、第１の絶縁層11を、工程（ａ）での長時間加熱温度よりも低い温度 で蒸着し、続いて、半導体薄膜１を、基板の前記表面の全体に亙って連続な層と なるように蒸着する工程と、（ｃ）第９図に示されているように、半導体薄膜１ が前記高分子基板10の表面の全体に亙って、連続層として積層された状態で、半 導体薄膜１にエネルギービーム処理を施す工程と、さらに、 （ｄ）その後、半導体薄膜１から得られた半導体の島1a、1bが存在する部分を除 いて、前記高分子基板の表面から、半導体薄膜及び第１の絶縁層11を除去する工 程。 第９図に示された製造方法では、高分子基板10を十分に保護するために、半導 体薄膜１は、エネルギービーム処理工程（ｃ）において、高分子基板の表面15の 全体に亙って連続な層となっており、また、半導体材料の熱拡散長さよりも大き な膜厚を有していることが好ましい。したがって、第９図に示された態様では、 半導体薄膜１が0.1 μｍ程度の膜厚を有し、第１の絶縁層11が0.3 μｍ程度の膜 厚を有していることが好ましい。 第２図から第９図におけるエネルギービーム20及び30は、レーザによって発生 させられるものである。レーザビーム20は、結晶化状態及び加熱状態をコントロ ールするために用いられる。しかしながら、第３図又は第９図の結晶成長工程、 及び／又は、特に、第４図又は第８図に示されているドーパントのアニーリング 工程においては、他の形態のエネルギービーム（例えば、電子ビームや高パワー のランプ）を使用することもできる。したがって、高強度ランプに短時間照射さ せることにより、各層11〜13で高分子基板10を保護した状態において、第３図、 第４図、第８図及び第９図に示されたエネルギービーム処理を実施することがで きる。 多結晶シリコンの自己整合型TFT の製造工程については、第４図から第６図及 び第８図に示されている。しかしながら、シリコン薄膜１から形成されたシリコ ンの島を有する、他の型の薄膜回路素子を製造することもできる。例えば、シリ コンの島1a、1b上にソース及びドレイン領域22、23を形成する代わりに、シリコ ンの島1a、1b上にドーピングされた薄膜を蒸着することによっても、ソース及び ドレイン領域22、23を形成することができる。この場合には、いわゆるコプレー ナー型(coplaner type)のTFT が製造される。ソース及びドレイン領域22、23が 、第２の絶縁層12上にドーピングされる半導体薄膜の蒸着によって形成された場 合には、いわゆるスタッガード型（staggered type）のTFT が製造される。さら に、第２の絶縁層12上に絶縁ゲート構造24、25を形成し、ソース及びドレイン領 域22、23を分離したシリコンの島1a、1b上のドーピングされた半導体薄膜から形 成した場合は、いわゆるインバーテッド・スタッガード型(inverted staggered type)のTFT が製造される。 第４図のシリコンの島1a、1bは、第３図における結晶化工程で結晶化させた多 結晶シリコンから形成されるが、第３図のレーザ照射は、薄膜１の任意に選択し た部分にのみ行うこともできる。この場合、レーザ照射されない部分はアモルフ ァス状態で残存するため、この部分においては、アモルファスシリコンのTFT が 形成されることになる。したがって、このデバイスは、多結晶シリコンのTFT と アモルファスのTFT とが共存したものとなる。 本発明の方法によれば、TFT 以外の他の薄膜回路素子を製造することもできる 。例えば、アモルファスシリコンの島の中にシリコン薄膜ダイオードを形成する こともできる。このダイオードはいわゆるa-Si:Hピン型(a-Si:H PIN type)と呼 ばれ、ドーピングされていない薄膜を、Ｐ型にドープされた薄膜と、Ｎ型にドー プされた薄膜とで挟んだ構造を有するものである。このようなダイオードは、大 面積イメージセンサーのピクセルホトダイオードを構成する。 当業者であれば、本開示に対して、さらなる改良と変更を加えることができる 。例えば、薄膜回路を具えた電子デバイス、半導体デバイス、及び本明細書中に 記載したような構成部品におけるデザインや製造方法、並びに使用方法として公 知 の改良や変更を加えることができる。本出願においては、ある特定の形態におい てクレームしているが、クレームされているか否かにかかわらず、さらに、技術 的課題を同じにするか否かにかかわらず、本発明は、本開示から自明の範囲にあ る、あらゆる新規な特徴及びその結合を含むものである。また、出願人は、本出 願の継続中あるいはこの出願に基づく他の出願において、新たなクレームを作成 する可能性があることを指摘しておく。
───────────────────────────────────────────────────── 【要約の続き】 層（13）を、高分子基板の表面（15）全体に亙って連続 な層となるように第１の絶縁層（11）上に蒸着する工程 と、（ｃ）マスキング層（13）が高分子基板の表面（1 5）上で連続層を形成している状態で、半導体薄膜 （１）にエネルギービーム処理を施す工程（第３図、第 ４図、第８図及び第９図参照）と、（ｄ）その後、半導 体の島（1a、1b）が形成されている部分を除いて、高分 子基板（10）の表面（15）から、第１及び第２の絶縁層 （11、12）並びにマスキング層（13）を除去する工程 と、を含むものである。第１の絶縁層（11）は蒸着温度 が低いために、良好な電気的絶縁特性を得ることはでき ない。一方、半導体薄膜（１）が積層される第２の絶縁 層（12）は、マスキング層（13）上に高い蒸着温度で形 成されるため、半導体の島（1a、1b）に対して優れた電 気的絶縁特性を示す。

Claims (1)

  1. 【特許請求の範囲】 １．半導体薄膜を高分子基板表面上でパターニングすることにより、半導体の島 を形成し、半導体薄膜に対してエネルギービーム処理を施す一方、高分子基板表 面上の第１の絶縁層上にマスキング層を積層することにより、高分子基板をエネ ルギービームの照射に対して遮蔽するようにした、半導体の島から形成された薄 膜電子回路を具えた電子デバイスの製造方法において、 （ａ）前記高分子基板に使用する高分子材料の最高使用温度より低い温度で長 時間加熱して、前記高分子基板を前収縮させる工程と、 （ｂ）前記第１の絶縁層を、過程（ａ）での長時間加熱温度よりも低い温度で 、前記前収縮の高分子基板上に蒸着し、続いて、前記マスキング層を、前記高分 子基板の表面全体に対して連続な層となるように前記第１の絶縁層上に蒸着する 工程と、 （ｃ）前記マスキング層が前記高分子基板の前記表面の全体に対して、連続層 として形成された状態で、前記半導体薄膜にエネルギービーム処理を施す工程と 、さらに、 （ｄ）前記半導体の島が存在している部分を除いて、前記高分子基板の表面か ら、前記マスキング層及び前記第１の絶縁層を除去する工程と、 を含むことを特徴とする電子デバイスの製造方法。 ２．前記半導体薄膜を、エネルギービーム処理工程（ｃ）に際して、前記高分子 基板の表面全体に亙って連続な層を形成し、かつ前記半導体薄膜の材料のエネル ギービーム吸収深さよりも大きな膜厚となるように、前記第１の絶縁層上に蒸着 したことを特徴とする請求項１に記載の電子デバイスの製造方法。 ３．前記工程（ｂ）が、前記高分子基板上に、前記第１の絶縁層、前記マスキン グ層、第２の絶縁層及び前記半導体薄膜を順次蒸着する工程を含み、さらに、前 記工程（ｄ）が、前記第２の絶縁層、前記マスキング層及び前記第１の絶縁層を 、前記高分子基板から、前記半導体薄膜より形成された半導体の島が存在してい る部分を除いて除去する工程を含むことを特徴とする、請求項１に記載の電子デ バイスの製造方法。 ４．前記第２の絶縁層を前記第１の絶縁層の蒸着温度よりも高い温度で蒸着する ことを特徴とする、請求項３に記載の電子デバイスの製造方法。 ５．前記マスキング層を前記工程（ｃ）における入射エネルギービームを反射す る作用を有する金属から形成することを特徴とする、請求項３又は４のいずれか 一に記載の電子デバイスの製造方法。 ６．前記マスキング層を前記工程（ｃ）における入射エネルギービームを吸収す る半導体材料から形成し、かつ前記マスキング層の膜厚を前記半導体材料のエネ ルギービームの吸収深さよりも大きくしたことを特徴とする、請求項３又は４の いずれか一に記載の電子デバイスの製造方法。 ７．前記マスキング層を前記半導体薄膜と同一の半導体材料を使用し、かつ前記 半導体薄膜の蒸着温度よりも低い温度条件で形成するとともに、前記マスキング 層の膜厚が前記半導体薄膜の膜厚よりも大きいことを特徴とする、請求項６に記 載の電子デバイスの製造方法。 ８．前記マスキング層及び前記第２の絶縁層を前記工程（ａ）における長時間加 熱温度よりも低い温度で蒸着することを特徴とする、請求項３〜７のいずれか一 に記載の電子デバイスの製造方法。 ９．前記エネルギービーム処理工程（ｃ）に際して、前記半導体薄膜を前記高分 子基板の表面全体に亙って連続な層となるように形成し、かつ前記エネルギービ ーム処理工程（ｃ）後において、前記半導体薄膜をエッチング除去することによ り前記半導体シリコンの島を形成することを特徴とする、請求項１〜８のいずれ か一に記載の電子デバイスの製造方法。 10．前記エネルギービーム処理工程（ｃ）前に、半導体薄膜をエッチング除去し て半導体の島を形成することを特徴とする、請求項３〜８のいずれか一に記載の 電子デバイスの製造方法。 11．前記マスキング層が前記エネルギービーム処理工程（ｃ）における入射エネ ルギービームを吸収することにより前記工程（ａ）の長時間加熱温度よりも高い 温度に加熱され、かつ前記第１の絶縁層が前記高分子基板と、前記マスキング層 との間で熱バリヤーとして作用することにより、前記高分子基板の温度を前記工 程（ａ）の長時間加熱温度よりも低くしたことを特徴とする、請求項１ 〜１０のいずれか一に記載の電子デバイスの製造方法。
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