KR100455591B1 - 전자장치제조방법 - Google Patents

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KR100455591B1
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니겔 데이비드 영
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코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

편평한 패널 디스플레이 또는 다른 대영역 전자 장치는 중합체 기판(10)의 표면(15)에서 반도체 막(1)의 분리된 반도체 아일랜드들(1a, 1b)로 형성된 박막 회로 소자를 포함한다. 제조 동안, 상기 반도체 막(1)에 결정 성장과 같은 에너지 빔 처리가 실시되거나 또는 이온 주입 어닐링이 실시된다. 중합체 기판(10)은 기판 표면(15)상의 제 1 절연 층(11) 위의 마스킹 층(13)에 의해 에너지 빔(20, 30)에 대한 노출에 저항해서 마스크된다. 다음 단계들은 중합체 기판(10)상의 막(1)과 층 구조체(11 내지 13)의 부착을 개선하도록 실행된다.
(a) 상기 중합체 기판(10)은 장시간 가열에 의해 선-수축된다.
(b) 상기 제 1 절연층(11)은 단계(a)의 상기 장시간 가열 온도 보다 더 낮은 온도에서 선수축된 중합체 기판(10)에 증착되며, 상기 마스킹 층(13)은 기판 표면(15) 위의 연속적인 층으로서 제 1 절연층(11)상에 증착된다.
(c) 상기 마스킹 층(13)이 기판 표면(15) 위의 연속적인 층으로서 제공되는 동안 상기 반도체 막(1)에 에너지 빔 처리(도 3, 4, 8, 9)를 실시한다.
(d) 그 후 절연 및 마스킹 층 구조체(11 내지 13)는, 상기 분리된 반도체 아일랜드들(1a, 1b)이 형성되는 곳을 제외한 상기 중합체 기판(10)의 표면(15) 대부분으로부터 제거된다.
낮은 온도에서 증착된 제 1 절연층(11)이 낮은 전기 절연 특성을 가지더라도 상기 반도체 막(1)은 마스킹 층(13)상의 높은 온도에서 증착된 제 2 절연 층(12)상에 증착될 수 있어 상기 반도체 아일랜드들(1a, 1b) 아래에 매우 양호한 전기 절연성을 제공할 수 있다.

Description

전자 장치 제조 방법
본 발명은 박막 회로를 포함하는 전자 장치 제조 방법에 관한 것이며, 이 방법에서 상기 기판을 노출에 저항해서 마스킹하는 동안 중합체 기판상의 반도체 막에 에너지 빔 처리(예를 들어 막에서 결정 성장을 위해)가 실시된다. 상기 장치는 대영역 이미지 센서(large area image sensor), 또는 편평한 패널 디스플레이(flat panel display)(예를 들어 액정 디스플레이), 또는 몇몇 다른 형태의 대-영역 전자 장치(예를 들어 박막 데이터 저장 장치 또는 메모리 장치, 또는 열 영상 장치)가 될 수 있다. 본 발명은 또한 그러한 방법에 의해 제조되는 장치에 관한 것이다.
대영역 전자 장치 응용에 있어서 저렴한 절연 기판상의 박막 트랜지스터(여기서 이후로는 "TFT"s로 칭함) 및/또는 다른 반도체 회로 소자를 갖는 박막 회로의 개발에 관심이 집중되고 있다. 비정질 또는 다결정질 반도체 막의 분리된 반도체 아일랜드들과 함께 제조되는 이들 회로는 셀 매트릭스에 스위칭 소자들을 형성하는데, 예를 들면 미국 특허 출원 US-A-5,130,829(레퍼런스 PHB 33646)호에 기재된 편평한 패널 디스플레이에 형성하며, 상기 문헌의 전체내용은 본 문헌에 병합된다.
도 1은 기판을 200℃(섭씨)와 250℃에서 어닐된 기판에 있어서, 중합체 기판 수축율(polymer substrate shrinkage rate) R을 시간 당 단위의 어닐 시간에 대한 시간 당 ppm으로 도시한 그래프.
도 2 내지 6은 본 발명에 따른 방법에 의해 제조시의 연속적인 단계에서 선-수축된 기판 상의 전자 장치 구조체의 일부를 도시한 단면도.
도 7은 절연층에서 ㎛(마이크로미터)의 두께 t에 대한 ℃의 실리콘 막 온도 T의 그래프.
도 8과 9는 도 2 내지 도 6과 유사한 단면도로서 본 발명에 따른 두 가지 상이한 변형을 도시한 단면도.
최근의 개발 동향을 보면 예를 들어 그러한 셀 매트릭스용 집적 구동 회로로서 박막 회로(종종 다결정 실리콘을 사용한다)의 제조와 집적에 집중되고 있다. 회로 속도를 증가시키기 위해서는 이들 회로의 TFT들의 박막 아일랜드들을 위해 결정 품질이 좋고 이동도가 높은 반도체 재료를 사용하는 것이 유리하다. 그렇지만, 결정성이 낮은 물질(less-crystalline material)(예를 들어 비정질 실리콘)로 매트릭스의 TFT들을 형성하여 이들 매트릭스 TFT들이 낮은 누설 전류를 갖도록 하는 것이 종종 양호하다. 상이한 결정성을 갖는 두 반도체 막을 증착시키는 대신에, 일반적으로 레이저로부터의 에너지 빔에 공통 막의 영역을 노출시킴으로써 결정성이 더 높은 영역을 형성하는 기술이 알려져 있다. 박막 회로 제조에서 반도체 막에 주입된 도펀트를 어닐링하기 위해 유사한 에너지 빔 처리를 행하는 것도 또한 알려져 있다. 상기 반도체 막은 이들 에너지 빔 처리에서 매우 높은 온도(예를 들어 1200℃이상)에 이를 수 있다.
많은 이들 대영역 전자 장치에 있어서 중합체 재료를 기판으로 사용하는 것이 양호한데, 왜냐하면 낮은 비용, 저 중량 및/또는 물리적 유연성 때문이다. 그렇지만 위에서 언급된 처리에서 사용된 에너지 빔 및 상기 도달된 매우 높은 반도체 막 온도는 중합체 재료에 악영향을 줄 수 있는데 예를 들어 중합체 재료의 전기 절연성을 저하시킬 수 있으며 또한 물리적으로 제거하거나 전소시킬 수도 있다.
영문 요약서 05-326402, 일본 특허 요약서 Vol 18, No 141, 및 공고된 일본특허 출원 코카이 JP-A-05-326402의 특허 도면에는 해체 및 합성 변화를 피하기 위해 중합체 기판 위의 두꺼운 세라믹 및/또는 삼투성 막에 반도체 막을 증착하는 레이저 결정화 처리가 기재되어 있다. 세라믹 또는 삼투성 막은 MgO, Al2O3, Cr2O3, NiO, ZrO2 및 UO2와 같은 재료를 포함하며 이들 재료들은 레이저 연마에 의해 증착되며 박막 회로에서 공통적으로 사용되는 것은 아니다.
중합체 기판 상에 박막 회로를 포함하는 전자 장치의 제조에 관한 다른 방법은 영문 요약서 04-33213, 일본 특허 요약서 Vol 17, No 178, 및 공고된 일본 특허출원 코카이 JP-A-04-332134에 기재되어 있다. 상기 중합체 기판의 표면에서 반도체 막이 분리된 아일랜드들로 패터닝된다. 상기 반도체 막은 상기 표면상의 제 1 절연층상의 마스킹 층에 의해 에너지 빔에 노출되지 않도록 상기 중합체 기판을 마스크하는 동안, 에너지 빔 처리된다.
이 공지된 방법에서, 반도체 막(JP-A-04-332134의 도 2의 6)은 에너지 빔 처리가 실시되기 전에 분리된 반도체 아일랜드들(20, 21)로 패터닝된다. 상기 마스킹 층(4)은 상기 기판 표면상의 제 1 절연층(2) 위에 형성되는 이들 분리된 아일랜드들(20, 21) 사이에 위치한다. 상기 마스킹 층(4)은 Al, Cr, 또는 Ta와 같은 반사성 금속(reflective metal)으로 구성된다. 에너지 빔(11)으로 실시되는 상기 처리 단계 이전에, 상기 금속층은 패터닝되어 상기 아일랜드들(20, 21)에 형성되는 TFT들용 게이트 전극(3)도 형성한다. 에너지 빔 처리가 실시되는 동안 상기 마스킹 층위에 제 2 절연층(5)이 제공된다. 이 제 2 절연층(5)이 TFT들의 게이트 절연막이 된다.
본 발명에 따라 개별의 반도체 아일랜드들과 함께 형성된 박막 회로를 포함하는 전자 장치를 제조하는 방법이 제공되며 이 방법에서 중합체 기판의 표면에서 분리된 반도체 아일랜드들로 반도체 막이 패터닝되며, 상기 반도체 막은, 상기 표면상의 제 1 절연층위의 마스킹층에 의해 에너지 빔에 노출되지 않도록 중합체 기판을 마스킹하는 동안, 에너지 빔 처리되며, 상기 방법은
(a) 상기 기판의 중합체 재료에 대해 최대 사용 가능한 온도 미만의 온도에서 장시간 가열함으로써 상기 중합체 기판을 선-수축시키는 단계,
(b) 그 후 상기 제 1 절연 층 및 상기 마스킹 층을 순차로 증착하는 단계로서, 상기 제 1 절연 층은 단계(a)의 상기 장시간 가열 온도 보다 더 낮은 온도에서 상기 선-수축된 중합체 기판 상에 증착되며, 상기 마스킹 층은 상기 표면 전체에 걸쳐 연속적인 층으로서 상기 제 1 절연 층상에 증착되는, 상기 증착 단계,
(c) 상기 마스킹 층이 상기 중합체 기판의 상기 표면 전체에 걸쳐 상기 연속적인 층으로서 제공되는 동안 상기 반도체 막을 상기 에너지 빔 처리하는 단계, 및
(d) 그 후 상기 반도체 막의 상기 분리 반도체 아일랜드들이 제공되는 곳을 제외한 상기 중합체 기판의 상기 표면 대부분으로부터 상기 마스킹 층 및 상기 제 1 절연 층을 제거하는 단계
를 포함하는 것을 특징으로 한다.
본 발명은 중합체 기판상의 박막 회로와 함께 접착 문제에 대한 본 발명자에 의한 인식과 해결점에 기초를 둔다. 그래서, 본 발명을 유도하는 작업에서, 본 발명자는 층 구조체 형태에 의해 중합체 표면에서 발생된 스트레스 때문에 박막 회로가 중합체 기판에 약하게 접착될 수 있으며, 그래서 에너지 빔에 저항해서 또한 그 가열 영향에 저항해서 상기 중합체 기판의 적절한 마스킹을 제공하고 또한 반도체 아일랜드들의 적절한 전기 절연을 제공하는 것이 바람직하다는 것을 발견하였다. 본 발명자는 대부분의 문제가 되는 스트레스는 중합체 기판과 마스킹 및 절연층 구조체에서 상이한 재료들의 상이한 열 팽창 때문에 생기는 것으로 믿고 있다.
이들 스트레스는, ( i ) 장시간 가열함으로서 중합체 기판을 선-수축시키고, ( ii ) 상기 장시간 가열 온도보다 더 낮은 온도로 선-수축된 기판 상에 제 1 절연층을 증착하고, (iii) 반도체 막에 에너지 빔 처리를 실시하는 동안 마스킹 층을 연속적인 층으로서 유지하고, (iv) 그 후 상기 반도체 막의 분리된 반도체 아일랜드들이 제공된 곳만을 제외한 상기 중합체 기판의 상기 표면의 대부분으로부터 상기 마스킹 및 절연층을 제거함으로써, 본 발명에 따라 현저하게 감소된다. 기판의 상기 표면의 대부분으로부터 상기 절연 및 마스킹 층을 제거함으로써 스트레스의 주요 원인을 제거하며, 만약 그렇지 않으면 이것은 장치의 제조 및 장치의 동작 수명에서 이후의 온도 사이클동안 부착 문제들을 야기할 수 있다. 제 1 절연층을 낮은 온도로 증착하면 상이한 열 팽창(이것은 상기 층에서 스트레인(strain)을 야기한다)의 영향을 줄일 수 있으며, 그래서 기판과의 그 인터페이스 상에 부과되는 스트레스를 감소시킨다. 이후에 서술될 바와 같이 상기 절연 및 마스킹 층은 박막 회로에서 이미 공통적으로 사용된 재료들을 사용해서 형성될 수 있다.
한가지 형태에서, 반도체 막 그 자체가 제 1 절연층위에 증착되어 마스킹층을 형성한다. 그래서, 본 발명의 한 관점에 따라, 분리된 반도체 아일랜드들로 형성된 박막 회로를 포함하는 전자 장치 제조 방법이 제공되는데, 이 방법에서 반도체 막이 중합체 기판의 표면에서 분리된 반도체 아일랜드들로 패터닝되며 또한 상기 반도체 막은 상기 표면상의 제 1 절연층위에서 반도체 막에 의해 에너지 빔에 대한 노출에 저항하여 중합체 기판을 마스킹하는 동안, 에너지 빔 처리되며, 상기 방법은,
(a) 상기 기판의 중합체 재료에 대한 최대 사용 가능한 온도이하의 온도로 장시간 가열함으로써 상기 중합체 기판을 선-수축시키는 단계,
(b) 그 후 상기 중합체 기판 위에 제 1 절연층 및 반도체 막을 순차로 증착하는 단계로서, 상기 제 1 절연층은 단계 (a) 의 상기 장시간 가열 온도보다 더 낮은 온도에서 증착되며, 상기 반도체 막은 상기 표면의 전체에 걸쳐 연속적인 층으로서 증착되는, 상기 증착 단계,
(c) 상기 중합체 기판의 상기 표면의 전체에 걸쳐 상기 반도체 막을 연속적인 층으로서 제공하는 동안 상기 반도체 막에 에너지 빔 처리를 실시하는 단계,
(d) 그 후 분리된 반도체 아일랜드들이 상기 반도체 막으로부터 제공되는 곳을 제외한 상기 중합체 기판의 상기 표면 대부분으로부터 상기 반도체 막과 상기 제 1 절연층을 제거하는 단계
를 포함하는 것을 특징으로 한다.
상기 제 1 형태의 방법에서 중합체 기판을 적절하게 보호하기 위해, 상기 반도체 막은 단계 (c)의 에너지 빔 처리 동안 중합체 기판의 상기 표면 전체에 걸쳐 계속해서 유지되고 반도체 재료의 에너지 빔의 흡수 깊이(absorption depth)보다 적어도 더 깊은 열 확산 길이인 두께를 양호하게 갖는다. 통상적인 박막 실리콘 재료에서, 자외선 엑시머 레이저 파장의 흡수 깊이는 통상적으로 0.01㎛ 미만이며 반면에 열 확산 길이는 더 큰 크기이다.
몇몇 장치 프로세싱 시퀀스에서 에너지 빔 처리가 실시되기 전에 예를 들어 도펀트가 주입된 영역들에 레이저 어닐링을 실시할 때, 상기 아일랜드들을 형성하는 것이 바람직할 수 있다. 더 얇은 반도체 막, 예를 들어 약 0.05㎛ 또는 그 미만의 반도체 막을 형성하는 것이 바람직할 수 있다. 또한, 본 발명자는 스트레스 감소 목적을 위해 낮은 온도에서 증착된 제 1 절연층이 좋지 않은 전기 절연 속성을 가질 수도 있으며 또한 박막 회로의 반도체 아일랜드들 아래에 더 우수한 전기절연이 필요하게 될 수도 있다는 사실을 알고 있다. 제 1 형태의 방법의 이들 가능한 제한들은 제 2 형태의 방법에 의해 피해질 수 있는데 반도체 막 아래에 분리된 마스킹 층을 제공함으로써 가능하다.
그래서 본 발명의 제 2 관점에 따라 분리된 반도체 아일랜드들과 함께 형성된 박막 회로를 포함하는 전자 장치를 제조하는 방법이 제공되는데, 이 방법에서 반도체 막이 중합체 기판의 표면에서 분리된 반도체 아일랜드들로 패터닝되며, 상기 반도체 막은, 상기 표면의 제 1 절연층 위의 마스킹 층에 의해 에너지 빔에 노출되지 않도록 상기 중합체 기판을 마스킹하는 동안, 에너지 빔 처리되며, 상기 방법은,
(a) 상기 기판의 중합체 재료에 대해 최대로 사용 가능한 온도 이하의 온도로 장시간 가열함으로써 중합체 기판을 선-수축시키는 단계,
(b) 그후 제 1 절연층, 마스킹층, 제 2 절연층, 및 반도체 막을 순차로 증착하는 단계로서, 상기 제 1 절연층은 단계 (a)의 상기 장시간 가열 온도보다 더 낮은 온도로 상기 선-수축된 중합체 기판 상에 증착되며, 상기 마스킹층은 상기 표면의 전체 표면에 걸쳐 연속적인 층으로서 증착되며, 상기 제 2 절연층은 상기 연속적인 층상에 증착되는, 상기 증착 단계,
(c) 상기 중합체 기판의 상기 표면 전체에 걸쳐 상기 마스킹 층이 연속적인 층으로서 제공되는 동안 상기 반도체 막에 에너지 빔 처리를 실시하는 단계,
(d) 그 후 상기 반도체 막의 분리된 반도체 아일랜드들에 의해 덮여진 곳을 제외한 상기 중합체 기판의 상기 표면 대부분으로부터 적어도 상기 제 2 절연층과 상기 마스킹 층을 제거하는 단계
를 포함하는 것을 특징으로 한다.
스트레스를 감소하기 위해, 단계 (a)의 상기 장시간 가열 온도보다 더 낮은 온도로 상기 마스킹층과 상기 제 2 절연층을 증착하는 것이 양호하다. 상기 제 1 절연층은 기판 표면에서의 스트레스를 최소화하기 위해 상기 제 2 절연층보다 더 낮은 온도로 증착될 수 있다. 이 경우에, 더 낮은 온도로 증착된 제 1 절연층은 제 2 절연층보다 열등한 전기 절연성을 가질 수도 있는데, 그렇지만 제 2 절연층위에 반도체 아일랜드들이 위치하게 되고 더 높은 온도로 증착된 이 제 2 절연층은 매우 우수한 전기 절연을 가질 수도 있다.
반도체 막에서 결정 성장의 질의 관점에서 보면, 통상적으로 상기 반도체 막이, 반도체 재료에서의 에너지 빔의 흡수 깊이보다 더 큰 두께를 가지도록 하고 또한 반도체 재료의 열 확산 길이와 동일한 크기의 흡수 길이 보다 더 큰 두께를 가지도록 하는 것이 유리하다. 이 상황에서, 에너지 빔을 발생하기 위해 엑시머 레이저를 사용하는 것이 편리하다. 그렇지만, 이 상황에서도, 상이한 열 팽창으로 인한 스트레스가 기판 표면에 걸쳐 일정하게 되도록 하고 반도체 막 또는 아일랜드들에 핀-홀 결합이 제공될 수 있는 중합체 기판을 하부의 마스킹 층이 보호할 수 있도록 하기 위해, 에너지 빔 처리가 실시되는 동안 상기 마스킹 층이 반도체 막 또는 아일랜드들 아래의 연속적인 층으로서 연장되도록 하는 것이 이롭다.
상기 마스킹 층은 단계 (b) 발생된 에너지 빔을 반사하는 금속(예를 들어, 크로미움, 탄탈륨, 알루미늄, 텅스텐, 몰리부덴늄, 은 또는 티타늄)으로 구성될 수 있지만, 반사된 빔이 반도체 막에 설치된 장치에 의해 재반사되지 않도록 하기 위해서는 장치의 설계 시에 매우 세심한 배려를 해야만 한다. 그러한 재반사는 국부적 과도 노출로 생길 수 있으며, 그래서 마스킹 층의 반도체 막이나 또는 아일랜드들에 국부적 핫-스폿(local hot-spots)을 야기할 수 있다. 이러한 이유로 반사적인 마스킹 층의 사용을 피하는 것이 유리하며 또한 마스킹 층에서 발생된 빔의 흡수를 최대로 하는 것이 유리하다. 이것은, 입사 에너지 빔을 흡수하고 반도체 재료에서 에너지 빔의 흡수 깊이보다 더 큰 두께를 갖는 반도체 재료로 상기 마스킹 층을 구성하면 용이하게 달성될 수 있다. 반도체 마스킹 층을 사용하는 다른 이점은 순차로 증착된 절연층 및 반도체 막과 동일하게 운행되는 리액터에 증착될 수 있다는 것이다. 그 스트레인을 감소하기 위해 이 반도체 마스킹 층은 반도체 막의 이후의 증착 온도보다 더 낮은 온도로 증착될 수 있다.
반도체 마스킹 층의 영역들은 입사된 에너지 빔을 흡수할 때 매우 뜨거울 수 있으며(예를 들어 1200℃이상), 그래서 양호하게 제 1 절연층은 이 상황에서 중합체 기판이 가열되지 않도록 하기 위해 열 장벽으로서 작용하도록 최적화된다. 일반적으로 제 1 절연층은 상기 겹치는 층들과 막으로부터 열 확산 및/또는 불순물 확산의 악 영향에 저항해서 중합체 기판을 마스킹함으로써 확산 장벽으로서 작용할 수 있다.
상기 제 1 및 제 2 절연층은 박막 회로 기술에서 이미 사용된 재료, 예를 들어 실리콘 산화물 및/또는 실리콘 질화물, 및/또는 실리콘 산화질화물과 같은 다양한 재료로 구성될 수 있다.
상기 반도체 막은 단계 (b)의 에너지 빔 처리 동안 중합체 기판의 상기 표면에 걸쳐 연속적인 막이 될 수 있으며, 상기 반도체 막의 영역들은 에칭되어 단계(b)의 에너지 빔 처리 후 분리된 반도체 아일랜드들을 형성할 수 있다. 그렇지만, 본 발명에 따라 제공된 절연 및 마스킹 층 구조체는 이미 형성된 아일랜드들을 갖는 중합체 기판을 보호하는데도 적합한데, 즉 단계 (b)의 에너지 빔 처리가 실시되기 전에 반도체 막의 영역들을 에칭하여 분리된 반도체 아일랜드들을 형성할 때 적합하다.
본 발명에 따른 상기 및 다른 특징들과 이점이 첨부된 도면을 참조하여 예를 들어 기술되는 본 발명의 실시예에서 상세하게 설명된다.
도 2 내지 도 6 및 도 8과 도 9의 단면도는 축척대로 도시된 것이 아님을 이해해야 한다. 이들 단면도의 일부분들의 관련 치수와 비율은 도면에서 설명의 편의상 크기를 확대하거나 축소하여 도시한 것이다. 상이한 실시예들에서 대응하는 부분 또는 유사한 부분을 나타내는데 동일한 참조 부호가 일반적으로 사용된다.
도 1 내지 도 6은 분리된 반도체 아일랜드들 1a, 1b와 함께 형성된 박막 회로를 포함하는 대-영역 전자 장치의 제조 단계들을 도시한다. 이 방법에서 반도체 막(1)은 중합체 기판(10)의 표면(15)에서 분리된 반도체 아일랜드들 1a, 1b(도 4 참조)로 패터닝된다. 반도체 막(1)은 상기 표면(15)상의 제 1 절연층(11)상의 마스킹 층(13)에 의해 에너지 빔(20, 30)에 대한 노출에 저항해서 상기 중합체 기판(10)을 마스킹하는 동안, 상기 에너지 빔(20)(도 3) 및/또는 상기 에너지 빔(30)(도 4) 처리된다.
본 발명에 따른 그러한 방법은,
a) 기판(10)의 중합체 재료에 대해 최대로 사용 가능한 온도보다 낮은 온도로 장시간 가열함으로써 중합체 기판(10)을 선-수축시키는 단계(도 1 참조),
b) 그 후 상기 미리 수축된 중합체 기판(10)상에 제 1 절연층(11), 마스킹 층(13), 제 2 절연층(12), 및 반도체 막(1)을 순차로 증착하는 단계로서(도 2 및 도 3 참조), 상기 제 1 절연층(11)은 단계 (a)의 상기 장시간 가열 온도보다 더 낮은 온도에서 증착되며, 상기 마스킹 층(13)은 기판 표면(15)의 전체 표면에 걸쳐 연속적인 층으로서 증착되며, 상기 제 2 절연층(12)은 상기 연속적인 마스킹 층(13)상에 증착되는, 상기 증착 단계,
c) 상기 반도체 막(1, 1a, 1b)은 상기 중합체 기판(10)의 상기 표면(15) 전체에 걸쳐 연속적인 층으로서 상기 마스킹 층(13)이 제공되는 동안 에너지 빔 처리(20, 30)되는 단계(도 3 및 도 4 참조),
d) 그 후 상기 반도체 막(1)의 분리된 아일랜드들(1a, 1b)에 덮여진 곳을 제외한 상기 제 2 절연층(12), 상기 마스크 층(13), 및 상기 제 1 절연층(11)을 상기 중합체 기판(10)의 상기 표면(15) 대부분으로부터 제거하는 단계(도 5 참조)를 포함하는 것을 특징으로 한다.
본 발명에 따른 그러한 방법은, 단계(d) 후 상기 중합체 기판(10)에 인접해 있는 절연 및 마스킹 층 구조체(11 내지 13)에서 생성된 스트레인(strain)을 감소시키며 상기 층 구조체(11 내지 13)에 남아 있는 것에 의해 기판 표면(15)에서 발생된 스트레스를 감소시킨다. 이 방법으로 상기 중합체 기판(10)에 반도체 아일랜드들(1a 및 1b)의 부착성이 현저하게 향상된다.
그러한 실시예의 특정한 예를 도 1 내지 도 6을 참조해서 서술한다. 이 특정한 예에서, 박막 회로는 소위 "자기-정합" 형의 박막 트랜지스터를 포함하며 이 트랜지스터에서 소스와 드레인 전극 영역들(22 및 23)이 TFT들의 채널 영역(21)과 함께 반도체 아일랜드들(1a 및 1b)에 형성된다(도 4 내지 도 6 참조). 이들 소스와 드레인 전극 영역들(22 및 23)은 도펀트 이온 주입(35)에 의해 매우 용이하게 형성되며, 그후 주입된 도펀트를 활성화시키기 위해 레이저 빔(30)으로 어닐링 처리가 실행된다(도 4). 이들 TFT들의 채널 영역(21)은 높은 이동도 다결정 재료를 포함하며 이 재료는 레이저 빔(20)을 사용해서 결정 성장에 의해 형성된다(도 3). 그래서 이 특정한 실시예는 두 개의 에너지 빔 처리들을 활용한다. 도 3과 도 4에 몇몇 화살표로 에너지 빔(20)과 에너지 빔(30)을 나타내고 있고, 에너지 빔(20)은 단일 빔이고 또한 에너지 빔(30)도 단일 빔이며, 이들 빔은 모두 기판(10)을 따라 스캔된다. 통상적으로, 이들 단일 빔들(20, 30)의 폭은 104 ㎛, 즉 약 1 cm가 될 수 있다.
대부분에 있어서, 박막 회로의 TFT들은 분리된 반도체 아일랜드들(1a, 1b)을 갖는다. 통상적으로 이들 TFT 아일랜드들(1a 및 1b)은 예를 들어 약 30㎛ x 30㎛의 측면 치수들을 갖는다. 이들 분리된 아일랜드들(1a 및 1b)사이의 공간 폭은 통상적으로 예를 들어 5 내지 10 ㎛ 가 된다. 통상적인 대-영역 전자 장치에서, 실리콘 아일랜드들(1b 및 1b)은 중합체 기판(10)의 전체 표면(15)의 50% 미만(예를 들어 1% 와 25% 사이)을 덮을 수 있다. 그렇지만, 본 발명에 따라 스트레스가 감소됨으로써 기판 표면(15)상의 회로 밀도들을 더 크게 하여 사용할 수 있다.
제조된 대-영역 전자 장치는, 예를 들어 US-A-5,130,829호에 기재된 것과 유사한 박막 셀 매트릭스와, 동일한 기판(10)상에 집적된 박막 구동 회로를 갖는 편평한 패널 디스플레이를 포함할 수 있다. 대안적으로, 상기 장치는 대-영역 영상 감지기나 또는 데이터 저장 또는 메모리 장치를 포함할 수 있다. 장치 기판(10)은 상업적으로 유용한 다양한 중합체 기판으로 형성될 수 있다. 중합체 기판(10)은 스스로 지원하는(self-supporting) 중합체 막이 될 수 있으며 또는 하부를 지원하는 다른 재료 상에 코팅되는 두꺼운 중합체가 될 수도 있다.
폴리이미드(polyimide)는 대-영역 전자 장치의 기판(10)용 한 가지 대중적인 중합체 재료이다. 폴리이미드에서 사용 가능한 최대 온도는 일반적으로 약 300℃이다. 중합체 재료에서 사용 가능한 최대 온도는 최대로 유지되는 온도를 말하며 이 온도에서 중합체 재료는 장시간 유지될 수 있고 그 중합체 특성 예를 들어 그 유연성 및 전기적 절연 특성을 유지할 수 있다. 기판(10)용으로 사용될 수 있는 다른 적절한 중합체 재료와 이들 재료들의 사용 가능한 최대 온도는 다음과 같다:
Figure pct00001
중합체 기판(10)과 그 위에 형성된 박막 회로 사이의 접착은 중합체 기판(10)과 겹치는 층 구조체들(11, 13, 12, 1) 사이의 스트레스에 의해 악영향을 받는다. 최악의 영향(본 발명이 적용되지 않을 시)은 (i) 상기 겹치는 층 구조체들(11, 13, 12, 1)을 증착하는 동안 기판(10)의 상기 장시간 가열과 그 후의 식힘, (ii) 에너지 빔 처리들을 실시하는 동안 반도체 막(1)과 마스킹 층(13)에 대한 순간적인 가열로부터 잠재적으로 발생할 수 있다. 증착될 때 층 구조체(11, 13, 12, 1)는 이 증착 시간(통상적으로 한시간 이상)동안 기판 표면(15)의 표면 전체에 걸쳐 연속이고 또한 이 증착 시퀀스의 몇몇 단계들에서의 기판 온도가 중합체의 사용 가능한 최대 온도에 가깝게 될 수 있기 때문에, 상기 증착 단계들에서의 상기 잠재적인 문제들이 일어난다. 상기 빔에 노출될 때 반도체 막과 마스킹 층의 온도는 중합체 기판(10)의 사용 가능한 최대 온도들과 층 구조체(11, 13, 12, 1)의 증착 온도들보다 더 높게 될 수 있으며 또한 일단 다시 기판 표면(15)의 전체 표면에 걸쳐 연속적인 층 구조체(적어도 11과 13)가 존재하기 때문에, 상기 에너지 빔 처리들에서의 상기 잠재적인 문제들이 일어난다. 본 발명은 이들 스트레스들을 현저하게 감소시킨다.
막(11, 13, 12, 1)을 순차로 증착시키기 전에, 중합체 기판(10)은 제 1 절연층(11)의 증착 온도보다 더 높지만 중합체의 사용 가능한 최대 온도보다는 낮은 온도에서 장시간 가열됨으로써 미리 수축된다. 양호하게 이 기판(10)에 대한 장시간 가열은 층 구조체들(11 내지 13)이 표면(15) 대부분으로부터 제거되기 전에 순차적인 제조 단계 (b) 와 (c) 동안 기판(10)에 실시되는 최대 유지 온도와 비교될만한 온도에서 행해진다. 도 1의 두 곡선 200℃ 내지 250℃는 200℃ 및 250℃에서의 시간 t(시간 단위)동안 중합체 기판(10)의 두 가지 샘플에 대한 그러한 선-수축 처리의 두 가지 특정한 예를 각각 보여준다. 시간당 ppm(parts per million)의 수축율 R은, 폴리이미드 기판(10)이 유지 어닐링 온도 200℃ 또는 250℃에서 가열 시간 t에 따라 더 콤팩트하게 된다는 비율을 보여준다. 다시 실내 온도(20℃)로 식혀진 후 샘플에서의 모든 치수 변화들이 측정되었는데, 즉 상기 치수 변화들은 가열 온도(200℃ 및 250℃)에서 측정되지 않았으며, 그래서 폴리이미드 기판의 열 팽창과 관련이 있는 치수 변화들은 도 1에 포함되어 있지 않다.
그래서 먼저 200℃ 및 250℃으로 각각 가열될 때, 도 1의 폴리이미드 기판(10)은 시간당 약 700ppm 과 2000ppm의 비율로 각각 수축되기 시작한다. 대각선 길이가 25cm인 기판 표면(15)에서, 103m 의 그러한 치수 변화는 250㎛에 해당하며 이것은 (모든 다른 요소를 무시하되 본 발명은 포함하여) 이 온도에서 한시간 동안 증착된 기판(10)과 겹치는 층 구조체 사이에 현저한 스트레인을 야기할 수 있다. 200℃에서 5 시간 및 10 시간동안 또한 250℃에서 약 10시간 동안 어닐링한 후에는 수축율이 시간당 약 10ppm으로 떨어진다. 25cm의 표면 치수들에서, 10ppm의 치수 변화는 2.5㎛에 해당한다. 연속적인 프로세싱 동안 그러한 치수 변화들로 인한 다른 잠재적인 스트레인을 줄이고 예를 들어 대각선 치수가 0.5 cm 및 1.0cm인 더 큰 기판 표면(15)에서의 사용도 가능하게 하기 위해 양호하게 상기 어닐링 처리는 훨씬 더 오랫동안 계속된다. 그래서 상기 수축율 R은 200℃에서의 약 50 시간 동안 장시간 가열된 후에는 시간당 1ppm이하(즉 1.0m에서 1㎛)로 떨어지게 된다. 250℃에서의 어닐링 처리가 200℃에서의 처리보다 덜 효과적인데 왜냐하면 수축율 R이 시간당 약 2 ppm에서 편평해지기 때문이다. 그래서, 이 폴리이미드 재료의 특정한 예에서, 기판(10)은 약 100 시간 동안 200℃에서 가열됨으로써 가장 유리하게 미리 수축될 수 있다. 이로 인해 수축율은 양호하게 시간 당 1ppm이하로 유도된다.
반도체 막(1)을 증착하기 전에 또한 반도체 아일랜드들(1a 및 1b)을 형성하기 전에, 절연 및 마스킹 구조체(11 내지 13)는 도 2에 도시된 바와 같이 선-수축 중합체 기판(10)상에 형성된다. 층 구조체(11 내지 13)는 증착을 위해 공지된 방법으로 기판 표면을 먼저 깨끗이 닦은 다음, 저온, 예를 들어 100℃ 내지 200℃에서 공지된 플라즈마-인핸스드 화학 증기 증착(PECVD) 프로세스에 의해 증착될 수 있다.
도 2의 층 구조체(11 내지 13)는, 층(11 및 12)을 위한 절연체로서의 산화물 및/또는 질화물과 층(13)을 위한 흡수 마스킹 재료로서의 실리콘으로 형성될 수 있다. 폴리이미드 또는 PES 재료의 중합체 기판(10)에서, 절연층(11)은 100℃ 내지 200℃의 범위의 온도에서 증착될 수 있으며 예를 들어 약 0.2㎛의 두께로 될 수 있다. 기판(10)이 증착 리액터에 장착되는 가열 베이스 플레이트의 온도에 의해 증착 온도가 결정된다. 상기 베이스 플레이트는 상기 기판(10)과 함께 상기 리액터내의 여러 리액션 챔버들 사이로 이동되며, 그래서 증착 동안 기판(10)이 외부 환경에 노출됨이 없이, 상기 리액터의 동일한 운행에 따라, 층(11, 13, 12)과 막(1)이 순차로 증착된다. 상기 실리콘 마스킹 층(13)은 100℃ 내지 200℃(또는 250℃에서 미리 수축된 중합체 기판(10)의 경우에는 250℃)의 온도 범위에서 증착되는데, 예를 들어 0.1㎛ 의 두께가 된다. 층(11 및 13)을 증착하는 동안 저온들을 사용하면 기판(10)과 열 팽창과의 미스매치로 인해 발생하는 스트레인이 감소하며 그래서 중합체 기판 표면(15) 사이에 가해지는 스트레스가 감쇠된다. 그렇지만 100℃ 내지 150℃ 범위의 온도로 증착된 절연층(11)은 더 삼투성이 있고 더 많은 H2O를 가질 가능성이 있기 때문에 전기 절연 특성들이 나쁠 수가 있다. 그렇지만 이들 인자들은 층(11)의 열 절연 특성들에서 거의 영향을 받지 않는다. 제 2 절연층(12)을 위한 우수한 전기 절연 속성을 얻기 위해, 층(12)은 더 높은 온도, 예를 들어 폴리이미드 기판(10)의 경우 적어도 200℃ 및 250℃에서도 증착될 수 있다. 층(12)은 층(11)보다 더 두꺼운 두께를 가질 수 있다. 그래서 폴리이미드 기판(10)에 인접하는 절연층(11)은 기판 표면(15)에서의 스트레스를 더 줄이기 위해 더 얇은 두께를 가지는 것이 유리하다. 이후 절연층(11 및 12)을 위한 특정한 두께(t)의 선택에 대해 도 7을 참조하여 설명한다.
그런 다음 박막 회로 소자용 실리콘 막(1)을 중합체 기판(10)상의 층 구조체(11 내지 13)에 걸쳐 공지된 방법으로 증착한다. 막(1)은 예를 들어 100℃ 내지 250℃의 저온에서 플라즈마-인핸스드 화학 증기 증착(PECVD) 프로세스에 의해 비정질 실리콘 재료로서 증착될 수 있다. 통상적으로, 이와 같은 실리콘 막(1)은 수소를 함유하며, 즉 일반적으로 α-Si:H로 알려져 있다, 실리콘 막(1)의 두께는 통상적으로 0.1㎛ 미만이며 예를 들어 약 0.05㎛ 또는 그 미만이다. 마스킹 층(13)의 실리콘 재료는 실리콘 막(1)보다 더 낮은 온도에서 증착될 수 있어서 층 구조체(11 내지 13)의 스트레인을 줄일 수 있으며 또한 실리콘 마스킹 층(13)은 실리콘 막(1)보다 더 두꺼운 두께를 가질 수 있어서 상기 에너지 빔(20 및 30)의 우수한 흡수제가 될 수 있다.
도 3은 실리콘 막(1)의 적어도 일부를 결정화하는데 사용되는 레이저 처리 단계를 도시한다. 에너지 빔(20)은 엑시머 레이저에서 발생되는 자외선 파장의 펄스형 레이저 빔이 될 수 있다. 자외선 파장의 레이저 빔(20)은 막(1) 및/또는 막(13)의 반도체 재료의 그 흡수 깊이를 제어할 수 있는 공지의 이점이 있다. 실리콘 막(1)은 이 재료에서 빔(20)의 흡수 깊이보다 더 두꺼운 두께를 가지지만 열 팽창 길이는 약간 못하다. 실리콘 마스킹 층(13)의 두께는 열 확산 길이보다 더 크고 막(1)을 통과하는, 예를 들어 막의 핀-홀을 통과하는 임의의 레이저 광에 있어서 중합체 기판(10)에 효과적인 마스크를 제공한다.
도 3의 레이저 결정화 처리에 관한 특정 예에서, 펄스 KrF 레이저로부터의 248nm 파장이 사용될 수도 있으며, 이때 상기 막(1)에 입사한 레이저 에너지의 범위는 펄스당 100 내지 300mJ.cm-1이다. 펄스 지속 기간은 수 나노초 정도일 수 있다. 단일 펄스 노출이 상기 막(1)의 결정화에 사용되거나, 복수의 펄스(예컨대, 5 또는 10개의 펄스) 노출이 사용될 수도 있다. 도 3의 이 레이저 처리에 의해, 상기 막(1)의 비정질 실리콘 재료는 다결정 실리콘 재료로 변환된다. 일반적으로, 상기 다결정 재료는 0.1 내지 0.3㎛의 결정 입자 크기를 가질 수 있다. n 채널 TFT에서 이 다결정 재료를 통한 전자 전계 효과 이동도는 일반적으로 예컨대 50 내지 200 ㎠. V-1· S-1의 범위일 수 있다.
상기 레이저 빔(20)에 대한 도 3의 노출 동안에, 상기 노출된 실리콘 막(1)은 그 두께의 대부분이 용해될 수 있다. 이 용해된 실리콘의 온도는 대략 1250℃이다. 상기 제 1 및 제 2 절연층(11, 12)은 도 3의 상기 레이저 빔 처리 단계에서 상기 중합체 기판(10)이 가열되지 않도록 하는 열 장벽의 역할을 한다.
도 7에는 절연층(11 및/또는 12)의 두께(t)에 걸쳐서 온도의 감소가 예시되어 있으며, 이 레이저 펄스(20)는 20 나노초 또는 그 미만의 지속기간을 갖는다. 도 7로부터 알 수 있는 바와 같이, 실리콘 산화막의 대략 200nm의 두께는 대략 1200℃에서부터 대략 일반적인 주위 온도, 즉 50℃ 미만의 온도까지 온도(T)를 감소시킨다. 그러므로, 상기 중합체 기판(10)은 도 3에 예시된 상황에서 열 감소로부터 매우 양호하게 보호된다.
이 도 3의 상황에서, 상기 실리콘 막(1)은 상기 중합체 기판(10)의 전체 기판(15)상에 있는 연속적인 막인데, 즉 상기 아일랜드들(1a, 1b)은 제조시의 나중 단계까지는 형성되지 않는다. 상기 실리콘 막(1)이 핀-홀 또는 상기 레이저 빔(20)을 전송하는 기타 다른 결함을 포함하고 있는 곳을 제외하고, 0.3㎛ 두께의 절연층(12)은 상기 실리콘 막(1)의 아래에서 양호한 열 장벽의 역할을 한다. 그러한 결함 영역들을 제외하고, 상기 용해된 실리콘 막(1) 아래의 바닥 절연층(11)의 온도는 이 층이 증착된 온도보다 낮은 온도로 유지되며, 이에 따라 상기 실리콘 막(1) 아래의 절연층(11)의 스트레인은 증가되지 않는다. 그러한 결함들이 상기 막(1)에 존재하는 곳에서, 이제 상기 레이저 빔(20)은 하부의 실리콘 마스킹 층(13)에 흡수된다. 이들 결함 영역들내의 레이저 빔(20)이 상기 실리콘 마스킹 층(13)의 상부를 국부적으로 용해시킬 수 있지만, 0.2㎛ 두께의 절연층(11), 및 상기 실리콘 층(13)의 용해되지 않은 부분은 그 하부의 중합체 기판(10)을 보호하기 위한 양호한 열 장벽의 역할을 한다. 따라서, 상기 막(1) 및 층(13)은 가능한 상기 레이저 빔(20)에 의해 상기 방축 가공 열처리 온도(도 1의 200℃ 또는 250℃)보다 훨씬 높은 온도까지 가열되더라도, 상기 절연층(11, 12)은 각각 이 열처리 온도 이하로 상기 기판(10)의 온도를 유지하기 위한 열 장벽으로서 작용한다.
도 3에 예시된 결정 성장 단계 후에, 상기 기판(10)은 건조되고, 포토리소그래픽 및 에칭 단계가 공지된 방법으로 상기 실리콘 막을 각각의 회로 소자의 분리된 아일랜드들(1a, 1b)로 분할하기 위해 실행된다. TFT의 경우에, 절연된 게이트 구조체(24, 25)는 이제 각각의 실리콘 아일랜드들(1a, 1b)상에 공지된 방법으로 형성된다. 상기 절연 게이트 구조체(24, 25)는 절연막(24)상에 게이트 전극(25)을 구비하고 있다. 상기 절연 게이트 구조체(24, 25)의 패턴을 한정하는데 사용되는 포토리소그래픽 및 에칭 단계 동안에, 상기 절연층(12)은 상기 아일랜드들(1a, 1b) 사이로부터 에칭될 수도 있다.
자기-정렬 TFT의 경우에, 이제 상기 절연 게이트 구조체(24, 25)는, 소스 및 드레인 전극 영역(22, 23)을 형성하기 위해 사용되는 도펀트 이온들(35)의 주입에 저항해서, 하부의 채널 영역(21)을 마스크하기 위해 공지된 방법으로 주입 마스크로서 사용될 수 있다. 상기 도펀트 이온들(35)은 n채널 TFT의 경우에 인 또는 비소일 수 있다. 상기 막 영역(22, 23)의 상기 주입된 도펀트 이온들은 후속되는 레이저 열처리에 의해 활성화된다. 편리를 위해, 도 4에는 레이저 빔(30)을 이용한 레이저 열처리와 도펀트 이온들(35)을 이용한 이온 주입이 예시되어 있다. 하지만, 상기 디바이스 구조체는 이온들(35)을 주입한 후에 주입장치로부터 제거된 후, 상기 레이저 빔(30)에의 노출을 위해 레이저 처리 스테이션으로 이동하게 됨을 당업자는 알 수 있다.
도 4에 예시된 레이저 처리는 막/층 구조체(1, 11 내지 13)의 관점에서 그리고 상기 빔(20, 30)의 에너지 상태의 관점에서 도 3에 예시된 처리와는 다르다. 이와 같이, 도 3의 실리콘 막(1)은 상기 기판(10)의 전체 표면(15)상에 있는 연속적인 막이고, 반면에 상기 막(1)의 영역들은 에칭되어, 도 4의 레이저 처리 이전에, 분리된 실리콘 아일랜드들(1a, 1b)을 형성한다. 이 도 4의 상황에서, 상기 레이저 빔(30)은 상기 실리콘 아일랜드들(1a, 1b)사이의 영역에서 상기 실리콘 마스크 층(13)을 노출시킨다. 이와 같이, 상기 실리콘 마스킹 층(13)은 이들 영역에서 상기 레이저 빔(30)에 대해 주요 흡수 층으로서 작용한다. 이제, 상기 바닥 절연층(11)은 이들 영역에서 상기 중합체 기판(10)을 보호하는 주요 열 확산 장벽으로서 작용한다. 하지만, 도 4에서와 같이 주입물을 열처리하는데 사용되는 빔(30)의 에너지는 일반적으로 도 3에서와 같이 결정 성장에 사용되는 빔(20)의 에너지보다 작다. 이와 같이, 상기 실리콘 마스킹 층(13)의 레이저 흡수 영역과 상기 실리콘 아일랜드들(1a, 1b)의 레이저 흡수 영역에서 일부의 용해가 발생하지만, 용해 깊이는 일반적으로 도 2의 실리콘 막(1)에서의 용해 깊이보다 작다.
실리콘층(13)에 대해 0.1㎛의 두께와 절연층(11)에 대해 0.2㎛의 두께를 가지고 있는 특정 예에서, 상기 아일랜드들(1a, 1b)사이의 영역의 중합체 기판(10)은 상기 바닥 절연층(11)과 상기 실리콘 마스킹 층(13)의 용해되지 않은 하부에 의해 열 감소로부터 보호된다. 상기 바닥 절연 층(11)이 상기 절연층(12)보다 낮은 온도로 증착되었더라도, 그 열 절연 특성은 일반적으로 상기 층(12)의 특성보다 크게 떨어지는 것은 아니다. 상기 절연층(11)의 0.2㎛ 의 두께와 상기 실리콘 마스킹 패턴(13)의 용해되지 않은 두께는, 통상적으로 150℃ 이하의 온도로, 즉 상기 기판(10)의 방축 가공에 사용되는 열처리 온도의 이하의 온도로, 아일랜드들(1a, 1b)사이의 영역들에서 기판 표면(15)을 유지하기에 충분하다.
도 4에 예시되어 있는 레이저 열처리는 상기 디바이스의 제조 공정 동안의 마지막 레이저 처리이다. 그러므로, 도 5에 예시되어 있는 바와 같이, 절연 및 마스킹 층 구조체(11 내지 13)는 이제 아일랜드들(1a, 1b)에 의해 덮인 부분을 제외하고 상기 기판 표면(15) 대부분으로부터 에칭된다. 상기 기판(10)의 건조 후에, 이 에칭 한정은 포토리소그래픽 및 에칭 공정을 효과적으로 행해지며, 이때, 상기 아일랜드들(1a, 1b)의 TFT 구조체는 포토레지스트 패턴(38)에 의해 에칭에 대해 마스크된다. 상기 중합체 기판(10)상에 남아 있는 상기 마스킹 층 구조체(11-13)의 영역들은 상기 TFT 아일랜드들(1a, 1b)을 지지하는 플랫폼 또는 받침대를 형성한다.
도 4에 예시된 기술에서, 실리콘 아일랜드들(1a, 1b)에 의해 덮이지 않은 실리콘 마스킹 층(13)의 적어도 상부는 상기 층(13)에 대한 증착 온도 이상의 온도로 가열된다는 것을 유념해야 한다. 에너지 빔(30)에 의한 이 가열은 상기 실리콘 마스킹 층(13)에 그리고 상기 실리콘 아일랜드들(1a, 1b)에 의해 덮이지 않은 절연층(11)에 스트레인을 가한다. 또한 상기 가열로 인해 이들 영역들 내의 층(11, 13)의 복합적인 변화가 생길 수 있다. 하지만, 상기 층(11, 13)의 이들 스트레인된 영역들은 도 5에 예시된 플랫폼/받침대 형성 단계에서 제거되며, 이에 따라 이들 영역들은 최종 디바이스 구조체에서는 유지되지 않는다.
이제, 박막 회로 소자의 제조는 추가적인 처리 단계에서 완료된다. 예컨대 이와 같은 절연층(41)은 상기 중합체 기판(10)상의 받침대(11 내지 13)에 있는 아일랜드들 구조체(1a, 1b)상에 증착될 수 있다. 상기 기판(10)의 건조 후에, 상기 TFT의 게이트 전극(25)과 소스 및 드레인 전극 영역(22, 23)상의 절연층(41)에 접촉 윈도우들을 형성하기 위해 포토리소그래픽 및 에칭 공정이 행해진다. 다음에, 분리된 회로 소자들의 접속 및 상호 접속(42 내지 45)을 형성하기 위해, 포토리소그래픽 및 에칭 공정에서 금속막이 증착 및 패터닝될 수 있다. 결과적으로 얻어진 구조체에 대한 일례가 도 6에 예시되어 있다. 상기 절연층(41)은 최종 제조 단계들중 한 단계에서 증착되기 때문에, 다중막 증착 단계, 레이저 결정화 단계, 도핑 및 레이저 열처리 단계와 관련된 온도 사이클링은 행해지지 않는다. 그러므로, 상기 연속적인 층(41)은 접촉 중에 있는 상기 중합체 기판(10)의 이들 영역들에 충분한 접착성을 가질 수 있다. 하지만, 제조 또는 동작 중에 후속되는 온도 변화로 인해 특별한 조치가 필요하다면, 상기 접착을 개선하기 위해 취해질 수 있다. 이와 같이, 예컨대 상기 층(41)의 절연 재료는 저온에서 아래로 배치될 수 있으며, 금속 패턴(42 내지 45)을 갖는 도 6의 구조체를 형성한 후에, 상기 접속/상호접속에 의해 덮이지 않은 상기 층(41)의 영역들은 받침대(11 내지 13)사이의 기판(10)의 영역들로부터 에칭될 수 있다.
최종의 TFT 구조체는 예컨대 수소 분위기에서 대략 1시간동안 중합체의 거의 최대 사용가능 온도(폴리이미드의 경우 300℃) 근처까지 가열함으로써 다결정 실리콘 아일랜드들(1a, 1b)을 패시베이팅하기 위한 수소 첨가 처리가 행해지는 것이 바람직하다. 이 처리는 선-수축 어닐링 온도(도 1에서 200℃ 또는 250℃)보다 높은 온도가 가열되는 기판(10)을 포함하고 있더라도, 이미 분할되어 있는 막(1)과 층구조체(11 내지 13)에서 과도한 스트레스 발생은 없다. 따라서, 상기 분리된 부분들은 상기 열 팽창을 수용하기 위해 서로에 대해 이동할 수 있다. 또한, 수소 첨가 온도(hydrogenatin temperature)까지 또한 수소 첨가 온도로부터 상기 디바이스 온도를 적절히 조절함으로써 수소 첨가 처리에서 갑작스런 온도 변화를 피할 수 있다.
본 발명의 범위 내에서 다수의 수정예 및 변경예가 가능함은 명백하다. 도 4의 절연 게이트 구조체(24, 25)의 패턴을 형성할 때, 게이트 유전체(24)는 주입된 소스 및 드레인 영역(22, 23)이 형성되어야 하는 영역들로부터 에칭되었으며, 상기 절연층(12)은 상기 아일랜드들(1a, 1b)사이에서 에칭되었다. 도 8에는 절연층(12, 13)의 이들 영역이 에칭되지 않고 도펀트 주입(35) 및 레이저 열처리(30)를 위해 유지된 변경예가 예시되어 있다. 이들은 도 6에 예시되어 있는 최종 디바이스 구조체를 제조할 때에 제거된다. 도 3에는 레이저 빔(20)을 사용하는 연속적인 실리콘막(1)상에서 결정 성장 단계가 예시되어 있다. 하지만, 상기 막(1)의 영역들은 도 3의 결정 성장 단계 이전에 분리된 아일랜드들(1a, 1b)을 형성하기 위해 제거될 수 있다. 이 경우에, 바닥 절연층(11)의 두께가 유리하게 증가될 수 있다.
도 2 내지 도 6의 실시예는 두 개의 레이저 처리, 즉 도 3의 레이저 빔(20)으로의 결정 성장 처리 및 도 4의 레이저 빔(30)으로의 주입 어닐링 처리를 포함한다. 본 발명에 따라 단지 하나의 처리를 포함하는 실시예도 가능하다. 따라서, 도 3의 결정 성장 처리를 생략함으로써, 자기-정렬 TFT들은 비정질 실리콘 채널 영역(21) 및 이식된 소스 및 드레인 영역(22 및 23)과 더불어 형성되는데, 이들 영역(22 및 23)은 도 4에서처럼 레이저 빔(30)에 의해 어닐링된다. 도 4의 주입 어닐 처리는 부가적으로 증착된 도핑 막에 의해 형성되는 소스 및 드레인 영역(22 및 23)을 갖는 TFT들에 사용되지는 않지만 이들 TFT들은 레이저빔(20)으로 인한 도 3의 결정 성장 처리에 의해 형성되는 다결정 실리콘 채널 영역(21)을 가질 수 있다.
도 2 내지 도 6 및 도 8에 도시된 실시예에서, 분리 마스킹층(13)은 반도체 막(1)에 부가되어 사용된다. 이것은 매우 효율적이면서 다양한 마스킹 배열을 제공한다. 도 9는 반도체 막(1) 자체가 제 1 절연층(11)상에 증착되어 마스킹 층을 형성하는 또 다른 배열을 도시한 것이다. 따라서, 본 발명의 양상에 따르면, 분리 반도체 아일랜드들(1a 및 1b)로 형성된 박막 회로를 구비하는 전자 장치를 제조하는 방법이 제공되는데, 이 아일랜드들에서, 중합체 기판(10)의 표면(15) 상의 제 1 절연막(11) 상에서 반도체 막(1) 그 자체에 의해 에너지 빔(20)에 대한 노출에 저항해서 상기 중합체 기판(10)을 마스킹하는 동안 상기 반도체 막(1)에 에너지 빔 처리가 실시된다.
상기 방법은 :
(a) 도 1의 방식과 유사한 방식으로 상기 기판의 중합체 물질에 대한 최대 사용 가능한 온도이하의 온도로 장시간 가열함으로써 상기 중합체 기판을 선-수축시키는 단계와,
(b) 상기 중합체 기판(10)상에 제 1 절연층(11) 및 반도체 막(1)을 순차적으로 증착시키는 단계로서, 상기 제 1 절연층(11)은 단계(a)의 상가 장시간 가열 온도보다 낮은 온도로 증착되며, 상기 반도체 막(1)은 상기 표면 전체에 걸쳐서 연속적인 층으로서 증착되는, 상기 증착 단계와,
(c) 상기 반도체 막(1)이 도 9에 도시된 바와 같이 중합체 기판(10)의 표면 전체에 걸쳐서 연속적인 층으로서 제공되는 동안 반도체 막(1)이 에너지 빔 처리되는 단계와,
(d) 분리된 반도체 아이슬란드(1a 및 1b)가 제공되는 곳을 제외하고 상기 반도체 막(1)으로부터 상기 중합체 기판의 상기 표면 대부분에서 상기 반도체 막 및 상기 제 1 절연층(11)을 제거하는 단계를 포함한다.
상기 방법에 따른 도 9에서 중합체 기판(10)을 적절하게 보호하기 위하여, 반도체 막(1)은 도 9의 에너지 빔 처리 단계(c)동안 중합체 기판의 표면(15) 전체에 걸쳐서 연속적이 되도록 유지되고 바람직하게는 반도체 물질의 열 확산 길이보다 큰 두께를 갖는다. 따라서, 도 9의 실시예에서 실리콘 막(1)은 예를 들어 0.1㎛ 두께이고 상기 층(11)은 예를 들어 0.3㎛ 두께일 수 있다.
도 2 내지 9를 참조하여 서술된 실시예에서, 레이저는 에너지 빔(20 및 30)을 발생시키기 위하여 사용된다. 레이저 빔(20)은 특히 결정화 및 가열 조건을 제어하는데 편리하다. 그러나, 에너지 빔의 다른 형태(예를 들어, 전자 빔 또는 고전력 램프 방사)가 도 3 또는 도 9의 단계에서 결정 성장을 위해 사용될 수 있고 특히 도 4 또는 도 8 단계에서 주입 어닐링을 위해 사용될 수 있다. 따라서, 절연 및 마스킹 층 구조체(11 내지 13)가 중합체 기판(10)을 보호하는 동안 도 3, 4, 8 및 9의 에너지 빔 처리는 매우 높은 세기의 램프들로 짧은 시간 동안의 노출에 의해 효과적일 수 있다.
다결정 실리콘 자기-정렬 TFT들의 제조는 도 4 내지 도 6 및 도 8과 관계하여 상술되었다. 그러나, 다른 형태의 박막 회로 소자가 실리콘 막(1)으로부터 형성된 실리콘 아일랜드들과 더불어 제조될 수 있다는 것이 입증되었다. 따라서, 예를 들어 실리콘 아일랜드들(1a 및 1b)에 소스 및 드레인 전극 영역(22 및 23)을 형성하는 대신에, 소스 및 드레인 전극 영역(22 및 23)은 도핑되지 않은 실리콘 아일랜드들(1a 및 1b) 상에 증착되는 도핑 막에 의해 형성될 수 있다. 이 경우에, 소위 "코-플래너 " TFT들은 또한 제조될 수 있다. 또한 "스태거(staggered)"형의 TFT들도 제조될 수 있는데, 이 경우에 소스 및 드레인 전극 영역(22 및 23)은 실리콘 막(1)앞의 절연층(12)상에 증착되는 도핑된 반도체 막에 의해 형성된다. 본 발명은 또한 소위 "반전된 스태거"형의 TFT들을 제조하는데 사용될 수 있는데, 이 형태에서 절연된 게이트 구조체(24, 25)는 반도체 막(1)의 증착 전에, 절연층(12)상에 형성되고 소스 및 드레인 영역들(22 및 23)은 아일랜드들(1a 및 1b)상의 도핑된 반도체 막에 의해 형성된다.
도 4에 도시된 아일랜드들(1a 및 1b) 둘 다는 도 3의 결정 단계에서 성장된 다결정 실리콘 물질로 이루어지지만, 막(1)의 선택된 영역들이 도 3의 레이저 노출에 의해 국부화되는 것은 자명하다. 이 경우에, 비정질 실리콘 물질은 선택되지 않은 영역들에 남아있게 되는데, 이로 인해서 비정질 실리콘 TFT들은 이들 비선택된 영역들에 형성될 수 있다. 따라서, 디바이스는 다결정 실리콘 TFT들 및 비정질 실리콘 TFT들을 포함할 수 있다.
TFT들 이외의 박막 회로 소자는 상기 디바이스로 제조될 수 있다는 것이 입증되었다. 따라서, 예를 들어 실리콘 박막 다이오드들은 예를 들어 비정질 실리콘 아일랜드들에 형성될 수 있다. 이들 다이오드는 예를 들어 p-형 도핑 막 및 n-형 도핑 막간에 샌드위치된 도핑되지 않은(진성) 막을 갖는 소위 "α - Si:H PIN" 형이 될 수 있다. 이와 같은 다이오드들은 예를 들어 대면적의 이미지 센서의 픽셀 광다이오드들을 형성할 수 있다.
본 실시예를 토대로 당업자는 각종 수정 및 변경을 행할 수 있다. 이와 같은 변경 및 수정은 박막 회로, 반도체 디바이스 이 디바이스의 구성부품을 포함하는 전자 디바이스의 설계, 제조 및 사용하는데 이미 널리 공지되어 있고 본원에 상술된 특성들 대신에 또는 이외에 사용될 수 있는 특성을 포함한다. 비록 본원이 상술된 실시예를 토대로 서술되었지만, 본원은 이에만 국한되지 않고 본원의 원리 및 영역안에서 각종 수정 및 변경된 것을 모두 포함한다는 것을 알 수 있을 것이다.
본 발명은 박막 회로를 포함하는 전자 장치에 적용 가능하다.

Claims (11)

  1. 분리된 반도체 아일랜드들로 형성된 박막 회로를 포함하는 전자 장치를 제조하는 방법으로서, 반도체 막이 중합체 기판의 표면에서 상기 분리된 반도체 아일랜드들로 패터닝되고, 상기 반도체 막은 상기 표면상의 제 1 절연 층상의 마스킹 층에 의해 에너지 빔에 노출되지 않도록 상기 중합체 기판을 마스킹하는 동안 에너지 빔 처리되는, 상기 전자 장치 제조 방법에 있어서,
    (a) 상기 기판의 중합체 재료에 대해 최대 사용 가능한 온도 미만의 온도에서 장시간 가열함으로써 상기 중합체 기판을 선-수축시키는 단계,
    (b) 그 후 상기 제 1 절연 층 및 상기 마스킹 층을 순차로 증착하는 단계로서, 상기 제 1 절연 층은 상기 단계(a)의 상기 장시간 가열 온도 보다 더 낮은 온도에서 상기 선-수축된 중합체 기판 상에 증착되며, 상기 마스킹 층은 상기 표면 전체에 걸쳐 연속적인 층으로서 상기 제 1 절연 층상에 증착되는, 상기 증착 단계,
    (c) 상기 마스킹 층이 상기 중합체 기판의 상기 표면 전체에 걸쳐 상기 연속적인 층으로서 제공되는 동안 상기 반도체 막을 상기 에너지 빔 처리하는 단계 , 및
    (d) 그 후 상기 반도체 막의 상기 분리 반도체 아일랜드들이 제공되는 곳을 제외한 상기 중합체 기판의 상기 표면 대부분으로부터 상기 마스킹 층 및 상기 제 1 절연 층을 제거하는 단계를 포함하는 것을 특징으로 하는, 전자 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 반도체 막은, 상기 마스킹 층을 형성하도록 상기 제 1 절연 층상에 증착되고, 상기 에너지 빔 처리 단계(c) 동안 상기 중합체 기판의 상기 표면 전체에 걸쳐 연속적이며, 상기 반도체 재료 내의 상기 에너지 빔의 흡수 깊이 보다 더 큰 두께를 갖는 것을 특징으로 하는, 전자 장치 제조 방법.
  3. 제 1 항에 있어서,
    상기 단계(b)는 상기 제 1 절연 층, 상기 마스킹 층, 제 2 절연 층, 및 상기 반도체 막을 상기 중합체 기판 상에 순차로 증착하는 단계를 포함하며, 상기 단계(d)는, 상기 반도체 막의 상기 분리된 반도체 아일랜드들에 의해 덮여진 곳을 제외한 상기 중합체 기판의 상기 표면 대부분으로부터 상기 제 2 절연 층, 상기 마스킹 층, 및 상기 제 1 절연 층을 제거하는 단계를 포함하는 것을 특징으로 하는, 전자 장치 제조 방법.
  4. 제 3 항에 있어서,
    상기 제 2 절연 층은 상기 제 1 절연층 보다 더 높은 온도에서 증착되는 것을 특징으로 하는, 전자 장치 제조 방법.
  5. 제 3 항 또는 제 4 항에 있어서, 상기 마스킹 층은 단계(c)에서의 상기 입사 에너지 빔을 반사시키는 금속으로 이루어지는 것을 특징으로 하는, 전자 장치 제조 방법.
  6. 제 3 항 또는 제 4 항에 있어서, 상기 마스킹 층은, 단계(c)에서의 상기 입사 에너지 빔을 흡수하는 반도체 재료로 이루어지고, 상기 반도체 재료내의 상기 에너지 빔의 흡수 깊이보다 더 큰 두께를 갖는 것을 특징으로 하는, 전자 장치 제조 방법.
  7. 제 6 항에 있어서, 상기 마스킹 층은 상기 반도체 막과 동일한 반도체 재료로 이루어지고, 상기 반도체 막 보다 더 낮은 온도 및 더 큰 두께로 증착되는 것을 특징으로 하는, 전자 장치 제조 방법.
  8. 제 3 항 또는 제 4 항에 있어서,
    상기 마스킹 층 및 상기 제 2 절연 층은 단계(a)의 상기 장시간 가열 온도를 초과하지 않는 온도에서 증착되는 것을 특징으로 하는, 전자 장치 제조 방법.
  9. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 반도체 막은 상기 에너지 빔 처리 단계(c) 동안 상기 중합체 기판의 상기 표면 위의 연속적인 막이며, 상기 반도체 막의 영역들은 상기 에너지 빔 처리 단계(c) 이후에 상기 분리된 반도체 아일랜드들을 형성하도록 에칭되는 것을 특징으로 하는, 전자 장치 제조 방법.
  10. 제 3 항 또는 제 4 항에 있어서,
    상기 반도체 막의 영역들은 상기 에너지 빔 처리 단계(c) 이전에 상기 분리된 반도체 아일랜드들을 형성하도록 에칭되는 것을 특징으로 하는, 전자 장지 제조 방법.
  11. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 마스킹 층은 단계(c)에서 상기 입사 에너지 빔을 흡수하고 이에 의해 단계(a)의 상기 장시간 가열 온도 보다 더 높은 온도까지 가열되며, 상기 제 1 절연 층은, 단계(c)에서의 상기 중합체 기판의 상기 온도를 단계(a)의 상기 장시간 가열 온도 미만으로 유지하기 위한, 상기 중합체 기판 및 상기 가열된 마스킹 층 사이의 열 장벽으로서 작용하는 것을 특징으로 하는, 전자 장치 제조 방법.
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