JPH10510681A - 電気的に消去かつプログラム可能な不揮発性メモリセル - Google Patents

Abstract

(57)【要約】 ソース‐チャネル‐ドレイン接合により形成されたただ１つのＭＯＳトランジスタにより形成されている電気的に消去かつプログラム可能な不揮発性のメモリセルは、第１の導電形の半導体基板（１）に第１の導電形と反対の極性を有する第２の導電形のドレイン範囲（２）およびソース範囲（３）が構成されており、浮動している電位に位置し、ドレイン範囲（２）からトンネル酸化物（５）により、またドレイン範囲（２）とソース範囲（３）との間に位置しているチャネル範囲（９）からゲート酸化物（５；１０）により電気的に絶縁され、またソース‐チャネル‐ドレイン方向に少なくともチャネル範囲（９）の一部分およびドレイン範囲（２）の一部分の上に延びているゲート電極（４）を有し、また結合酸化物（８）によりゲート電極（４）から電気的に絶縁されている制御電極（７）を有する。

Description

【発明の詳細な説明】 電気的に消去かつプログラム可能な不揮発性メモリセル マイクロコントローラは一般的な制御課題に対する応用の際に特にチップカー ドにプログラムメモリおよびデータメモリとて不揮発性のメモリを必要とする。 なかんずく可動性のデータ伝送およびデータ処理のような電池作動による、また は無接触のチップカードのような無線のエネルギー供給による携帯可能なデータ 担体に応用する際には、特にデータメモリに対して電力消費の小さいプログラミ ングおよび消去方法しか受け入れ可能でない。同様に供給電圧は３Ｖ以下である べきであろう。コントローラおよびチップカードは高い価格上の圧力をこうむる ので、広範囲の応用に対しては不揮発性のメモリの製造プロセスが複雑でないこ とが重要である。 たとえばディートリッヒ・ラインおよびハインツ・フライターク著「マイクロ エレクトロニック‐メモリ」シュプリンガー出版、ウィーン、１９９２年、特に 第１２２頁から知られているようなチップカードに現在広く使用されているＦＬ ＯＴＯＸ‐ＥＥＰＲＯＭセルは、ファウラー・ノルドハイム・トンネル電流を介 してプログラムかつ消去されるので、電力消費が小さい点で優れている。それに よりプログラミング電圧が簡単にチップ上で３Ｖ以下であってよい低い供給電圧 からも発生され得る。再プログラミングがこのようなメモリではバイトごとに可 能であるので、ＦＬＯＴＯＸ‐ＥＥＰＲＯＭセルは特に、作動中に再プログラム されるデータメモリに対して適している。これらのＦＬＯＴＯＸ‐ＥＥＰＲＯＭ セルは選択トランジスタおよびメモリトランジスタから成っており、従って大き いセル面積を必要とするので、チップ上に小さいメモリしか実現可能でない。さ らに、１５ないし２０Ｖの高いプログラミング電圧を必要とするので、このプロ グラミング電圧をスイッチングするためには高電圧トランジスタの実現に高い費 用を要する。 フラッシュ‐メモリはＥＥＰＲＯＭと対照的にメモリセルあたりただ１つのト ランジスタにより実現されているので、この場合には明らかにＦＬＯＴＯＸ‐Ｅ ＥＰＲＯＭセルによる場合よりも複雑なメモリが可能である。しかしながら、そ れらはホットな電荷担体（チャネルホットエレクトロン：ＣＨＥ）によりプログ ラムされる。この形式のプログラミングは、最小の供給電圧を約５Ｖに制限する 高いプログラミングデータを必要とする。従ってそれらは、作動中に低い供給電 圧からまたは無接触のエネルギー供給を介して再プログラムされるべきデータメ モリとしては使用可能でない。現在通常のスプリット‐ゲート‐フラッシュ‐Ｅ ＥＰＲＯＭセルは同様に文献「マイクロエレクトロニック‐メモリ」第１２６頁 に図示かつ説明されている。 従って本発明の課題は、占有面積が小さく、可動性のシステムに使用可能な電 気的に消去かつプログラム可能な不揮発性のメモリセルを提供することにある。 この課題は本発明によれば、請求項１の特徴を有するメモリセルにより解決さ れる。有利な実施態様は従属請求項に示されている。 本発明によるメモリセルはただ１つのトランジスタから成っており、従ってそ の占有面積は従来通常のＦＬＯＴＯＸ‐ＥＥＰＲＯＭセルにくらべて明らかに小 さい。しかしこのメモリセルはそれはこのようなＦＬＯＴＯＸ‐ＥＥＰＲＯＭセ ルと同じようにファウラー・ノルドハイム・トンネル電流によりプログラムされ 、また消去される。 しかし、プログラミングおよび消去のために負および正の電圧を本発明により 使用することによって高電圧の値が比較的低く保たれるので、非高電圧回路部分 も耐電圧性が低くてよく、またそれによってわずかな製造費用で製造され得る。 さらに、高電圧の発生のために必要なオン‐チップ‐電荷ポンプがより小さい寸 法で間に合う。 第１の導電形がｐ導電形であり、セルを形成するＭＯＳトランジスタがｎチャ ネルトランジスタであれば、セルは典型的な仕方で、その制御ゲートに−１２Ｖ の電圧が、またドレインに＋５Ｖの電圧が与えられ、他方においてソースが接地 電位と接続されていることによりプログラムされる。それによりトンネル酸化物 の範囲内、すなわち浮動電位に位置しているゲート電極であるいわゆる浮動ゲー トがドレイン範囲と重なる範囲内で、電荷担体がトンネル酸化物を通り抜けて移 動するので、浮動ゲートが正に充電する。それによりこのＭＯＳトランジスタの しきい電圧が低いほうの値にずれる。このようにしてプログラムされたセルを消 去するためには、制御電極に典型的には１２Ｖの電圧が、またソース電極に典型 的には−６Ｖの電圧が与えられ、他方においてドレイン電極は開いた状態にとど まる。それにより電荷担体が浮動ゲートとソースおよびチャネル範囲との間を通 り抜けて移動するので、浮動ゲートは再び放電され、またトランジスタのしきい 電圧が高いほうの値に向けてずれる。しきい電圧はプログラムされたセルでは約 １Ｖ、またプログラムされていないセルでは約５Ｖである。従って、読出しのた めには制御ゲートに約３Ｖの電圧が与えられ、他方においてドレインには約１Ｖ の電圧が、またソースには０Ｖの電圧が与えられている。プログラムされたセル においてのみ、その場合、たとえば論理“１”として検出され得る電流が流れる 。 本発明によるメモリセルのプログラミングおよび消去のために正の電圧および 負の電圧を本発明により同時に使用することにより、追加的な大きい占有面積を 必要とする選択トランジスタを省略し、それにもかかわらず各メモリセルを個々 にアドレス指定し得ることが可能となる。メモリセルのゲート端子がワード線と 、またドレイン端子がビット線と接続されているメモリマトリックス内のメモリ セルの従来通常の配置では、ワード線に負の電圧を与える際に必然的に、ゲート 端子でこのワード線と接続されているすべてのメモリセルがこの負の電圧と接続 されている。しかし、ドレイン端子で正の電圧と接続されているメモリセルのみ がプログラムされる。両電圧が同時に単一のメモリセルに与えられているという 条件はこうしてただ１つのワード線およびただ１つのビット線の選択により満足 され得る。 本発明によるメモリセルではドレイン端子に最大で供給電圧が与えられている ので、ドレイン端子と接続されているビット線にも、またそれによって評価回路 にも最大で供給電圧が与えられており、またこうしてこの評価回路を保護するた めの特別な対策が講じられなくてよい。 本発明によるメモリセルは有利なことに標準ＣＭＯＳ論理回路と一緒に半導体 基板の上に、すなわちチップの上に実現することができる。さらに、同時に必要 な正および負の高電圧をスイッチングするための高電圧ＣＭＯＳ回路も同一の半 導体基板の上に実現することが可能である。メモリセルも高電圧回路もこの目的 で半導体基板の導電形の極性と反対の導電形の極性を有する深いウェル内に配置 される。 本発明によるメモリセルの第１の実施態様では、浮動ゲートはソース‐チャネ ル‐ドレイン方向にチャネル範囲全体を覆って、またドレイン範囲の一部分をも 覆って延びている。浮動ゲート‐ドレインのこの重なり範囲はここにプログラミ ングの際のトンネル範囲を画定する。 特に有利な実施態様では絶縁性の酸化物が少なくとも重なり範囲の一部分でチ ャネル範囲の上の厚みよりも薄い。このより薄い範囲によりその場合にトンネル 範囲が画定される。しかし、プログラミングの際にゲート領域に誘導されるドレ イン漏れ電流を避けるため、ドレイン範囲からチャネル範囲へのｐｎ接合の範囲 内で酸化物がトンネル酸化物よりも厚いと特に有利である。 浮動ゲートがチャネル範囲全体を覆っているメモリセルでは過度に長いプログ ラミングの際にセルのしきい電圧が負になるので、読出しの際のこのようなプロ グラムされたセルの脱選択が妨げられる。このことはいわゆるスプリット‐ゲー ト‐セルの有利な実施態様により防止される。その際に浮動ゲートはチャネル範 囲の一部分の上にのみ延びており、他方において制御電極はチャネル範囲全体の 上に延び、またその際に浮動ゲートがもはや存在しない範囲内では静電容量的に その制御のためのチャネルに連結されている。このようなスプリット‐ゲート‐ セルにより、たとえ浮動ゲートおよびゲート酸化物から成るトランジスタ部分の しきい電圧が負になるとしても、制御電極およびゲート酸化物から形成される直 列トランジスタを介してセルの下側のしきい電圧が制限される。 以下、図面を参照して実施例により本発明を一層詳細に説明する。 図１は本発明によるメモリセルの断面の概要図、 図２は本発明によるメモリセルの別の実施例の断面の概要図、 図３はメモリセル‐マトリックス内のこのようなメモリセルの配置を示す概要 図、 図４は半導体基板内でのメモリ領域、標準ＣＭＯＳ論理および高電圧ＣＭＯＳ 回路の原理的実現を示す概要図である。 図１はたとえばｐ形であってよい第１の導電形の半導体基板１を示す。そのな かに半導体基板１の導電形と反対の極性を有する導電形、すなわちこの例ではｎ 形のドレイン範囲２およびソース範囲３が設けられている。相応してこのメモリ セルのトランジスタはｎチャネルトランジスタである。ドレイン範囲２はドレイ ン端子Ｄを、またソース範囲３はソース端子Ｓを設けられている。ドレイン範囲 ２およびソース範囲３およびこれらの範囲の間に位置しているチャネル範囲９の 上に酸化物層が電気絶縁層として構成されている。この酸化物層５、６の上に、 電気的に浮動する電位にあるゲート電極４が構成されている。この電極は通常浮 動ゲートと呼ばれる。この電極は本発明による仕方でＭＯＳトランジスタのソー ス‐チャネル‐ドレイン方向にチャネル範囲とドレイン範囲の少なくとも一部分 との上に延びている。浮動ゲート４とチャネル範囲との間の酸化物層の範囲はゲ ート酸化物５と呼ばれ、また浮動ゲート４とドレイン範囲２との間の酸化物層の 範囲はトンネル酸化物６と呼ばれる。図１に示されている本発明の実施例ではト ンネル酸化物６はゲート酸化物５よりも薄い厚みを有する。図１中に示されてい るようにトンネル酸化物６がドレイン範囲２からチャネル範囲９へのｐｎ接合の 範囲内でゲート酸化物５と同一の厚みを有し、それによってゲート範囲に誘導さ れるドレイン漏れ電流が阻止され、または少なくとも減ぜられると特に有利であ る。より高いこのようなドレイン漏れ電流がプログラミングの際に受容され得る 応用に対しては、図１中の装置は、トンネル酸化物６およびゲート酸化物５の厚 みが等しく選ばれることにより簡単化され得る。この簡単化されたメモリセルに 対しては製造方法においていくつかのプロセス過程が省略される。ゲート電極ま たは浮動ゲート４の上に、結合酸化物８により電気的に浮動ゲート４から絶縁さ れた制御電極７が配置されている。これはゲート端子Ｇと接続されている。 図２は図１によるメモリセルの別の実施例を示し、その際に等しい部分は等し い符号を有する。ここにはスプリット‐ゲート‐セルが示されている。その際に 浮動ゲート４はチャネル範囲９の一部分範囲の上にのみ延びている。それにより ゲート酸化物の部分範囲１０の上の制御電極７は静電容量的にチャネル範囲９と 連結し、またこれをそれにより制御し得る。この措置により“オーバープログラ ミング”の際の負のしきい電圧の作用が補償される。 図３はメモリセル‐マトリックスにおける本発明によるメモリセルの概要図を 示す。メモリセル‐マトリックスはワード線…ＷＬ_n、ＷＬ_m…およびビット線… ＢＬ_k、ＢＬ_l…に編成されている。メモリセルはそれぞれそのゲート端子Ｇでワ ード線…ＷＬ_n、ＷＬ_m…の１つと、またそのドレイン端子Ｄでビット線…ＢＬ_k 、ＢＬ_l…の１つと接続されている。すべてのメモリセルのソース端子Ｓはソー ス線ＳＬと接続されている。もちろん多くのソース線が存在していてもよく、そ れらはその場合にそれぞれメモリセル‐ソース端子Ｓの１つの群とのみと接続さ れている。 ＮＭＯＳトランジスタにより形成されるメモリセルではプログラミングのため に高い負のプログラミング電圧がソース電極に、すなわちメモリセルのゲート端 子Ｇに与えられなければならない。図３により、このことは、ワード線ＷＬ_nに このプログラミング電圧が与えられなければならないことを意味する。しかし、 そのことは、ゲート端子でこのワード線と接続されているすべての他のメモリセ ルに同時にこのプログラミング電圧が与えらていることを意味する。しかし本発 明によるメモリセルにおいて実際にプログラミングが行われるためには、ゲート 端子Ｇに高い負のプログラミング電圧が与えらると同時にドレイン端子Ｄに正の 電圧が与えられなければならない。再び図３からわかるように、この正の電圧は ビット線ＢＬ_kに与えられなければならず、それによって再びこの正の電圧がこ のビット線ＢＬ_kと接続されているメモリセルのすべてのドレイン端子Ｄに与え られている。しかしプログラミングは、同時にゲート端子に負のプログラミング 電圧が、またドレイン端子に正の電圧が与えられているときにのみ行われる。た だ１つのワード線のみおよびただ１つのビット線のみが選ばれたならば、この条 件は単一のメモリセルに対してのみ満足されている。こうして、本発明によるメ モリセルにより構成されたメモリでは、各メモリセルが個々にアドレス指定され 得る。もちろん、同時に多くのワード線および／または多くのビット線のアドレ ス指定により多くのメモリセルを同時にプログラムすることも可能である。 消去のためにはメモリセルのゲート端子に高い正の電圧が、またソース端子に 負の電圧が与えられなければならない。すべてのソース端子がソース線と接続さ れているならば、高い正の電圧が与えられているただ１つのワード線の選択の際 に、一度に消去されるメモリセルの最小数はワード線に接続されているメモリセ ルの数である。この措置により消去過程が顕著に加速される。 上記の電気的に消去かつプログラム可能な不揮発性のメモリセルをＣＭＯＳ論 理回路と一緒に実現する際には、特に高い正および負の電圧のゆえに特別な装置 を講じなければならない。これらは図４に概要を示されている。ｐ導電性の半導 体基板から出発して、論理回路に対するＮおよびＰＭＯＳ電界効果トランジスタ がｐ基板およびｎウェル内に発生される。それによってＣＭＯＳ論理回路が標準 ＣＭＯＳ回路に対してデザイン上コンパチブルである。高電圧ＣＭＯＳトランジ スタに対してはより厚いゲート酸化物が必要であり、さらに負の電圧をスイッチ ングするためのＮＭＯＳトランジスタが基板から絶縁されて深いｎウェル内のｐ ウェル内に置かれる。高電圧ＰＭＯＳトランジスタはｎウェル内に位置している 。論理回路のスイッチング速度への要求をごくわずかにとどめれば、高電圧およ び論理トランジスタが等しい（より厚い）酸化物厚みによっても実現され得る。 メモリセルは基板から絶縁されて深いｎウェル内のｐウェル内に作られる。それ によって、論理部分に影響することなしに、負の電圧を共通のソース線に与える ことが可能となる。 正および負の電圧の使用により、生ずるプログラミング電圧の大きさが約１２ Ｖに制限されるので、高電圧部分はこの大きさに設計されればよい。深いｎウェ ル内の絶縁されたｐウェルの使用により、高電圧部分に電圧インバータまたはＰ ＭＯＳソースホロワーを使用する必要なしに、負の電圧が処理され得る。正およ び負のプログラミング電圧はファウラー・ノルドハイム・プログラミングのわず かな電力消費に基づいて電荷ポンプによりチップ上で容易に発生され得る。 図４中の個々の構成部分は電界酸化物範囲ＦＯにより互いに隔てられている。 図４中では確かにＣＭＯＳ論理および高電圧ＣＭＯＳ回路のゲート電極Ｇはチャ ネル範囲に対して等しい間隔で示されているが、実際には、高速ＣＭＯＳ論理回 路が必要な場合には、ゲート電極Ｇの下側の酸化物の厚みは異なる厚みに選ばれ る。図４中に図示されているメモリ領域のセルでは浮動ゲートＦＧおよび制御ゲ ートＳＧは概要を示されているにすぎない。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/792

Claims (1)

1. 【特許請求の範囲】 １．ソース‐チャネル‐ドレイン接合により形成されたただ１つのＭＯＳトラン ジスタにより形成されている電気的に消去かつプログラム可能な不揮発性のメモ リセルであって、 −第１の導電形の半導体基板（１）に第１の導電形と反対の極性を有する第２の 導電形のドレイン範囲（２）およびソース範囲（３）が構成されており、 −浮動している電位に位置し、ドレイン範囲（２）からトンネル酸化物（５）に より、またドレイン範囲（２）とソース範囲（３）との間に位置しているチャネ ル範囲（９）からゲート酸化物（５；１０）により電気的に絶縁され、またソー ス‐チャネル‐ドレイン方向に少なくともチャネル範囲（９）の一部分およびド レイン範囲（２）の一部分の上に延びているゲート電極（４）を有し、また −結合酸化物（８）によりゲート電極（４）から電気的に絶縁されている制御電 極（７）を有する メモリセルにおいて、 −メモリセルのプログラミングのために制御電極（７）に高い負の電圧が、また ドレイン電極（Ｄ）に供給電圧が、またソース電極（Ｓ）に０Ｖが与えられてお り、また −メモリセルの消去のために制御電極（７）に高い正の電圧が、またソース電極 （Ｓ）に負の電圧が与えられており、またドレイン電極（Ｄ）が接続されていな い ことを特徴とするメモリセル。 ２．ゲート電極（４）がチャネル範囲（９）の全体の上に延びていることを特徴 とする請求項１記載のメモリセル。 ３．チャネル範囲（９）の上の酸化物層が、ゲート電極（４）を静電容量的にチ ャネル範囲（９）に結合する第１のゲート酸化物範囲（５）と、第２のゲート酸 化物範囲（１０）とに分けられており、 その際に第２のゲート酸化物範囲（１０）が制御電極（７）の部分範囲を静電 容量的にチャネル範囲（９）に結合する ことを特徴とする請求項１記載のメモリセル。 ４．トンネル酸化物（６）がゲート酸化物（５）よりも薄いことを特徴とする請 求項１ないし３の１つに記載のメモリセル。 ５．ゲート酸化物（５）がドレイン領域（２）からチャネル領域への移行の範囲 内まで延びており、またドレイン領域（２）と部分的に重なっていることを特徴 とする請求項４記載のメモリセル。 ６．ＭＯＳトランジスタが第２の導電形の深いウェル内に配置されている第１の 導電形のウェル内に構成されていることを特徴とする請求項１ないし５の１つに 記載のメモリセル。 ７．ＭＯＳトランジスタが標準ＣＭＯＳ論理回路および／または高電圧回路と一 緒に半導体基板（１）に配置されていることを特徴とする請求項６記載のメモリ セル。