DE3701649A1

DE3701649A1 - Verfahren zur herstellung von eeprom-speicherzellen mit tunnelstromprogrammierung in zweifacher poly-silizium-nmos-technologie

Info

Publication number: DE3701649A1
Application number: DE19873701649
Authority: DE
Inventors: Erwin Hopf
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1987-01-21
Filing date: 1987-01-21
Publication date: 1988-08-04

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Her stellung von EEPROM-Speicherzellen (Electrically Erasable Programmable Read-Only Memory) in zweifacher Poly-Silizium- NMOS-Technologie.

EEPROM-Speicherzellen sind durch ein sogenanntes Floating Gate, das kapazitiv über eine Isolationsschicht mit einem sogenannten Control-Gate und über ein Gate-Oxid mit einem Drain-Gebiet auf einem Substrat gekoppelt ist, charakteri siert. Das Floating-Gate bildet dabei zusammen mit dem Drain- Gebiet und dem Control-Gate einen kapazitiven Spannungstei ler. Das Gate-Oxid ist im Bereich des Drain-Gebietes dünner ausgeführt. Über diesen, als Tunnelfenster bezeichneten Be reich, fließt beim Anlegen einer ausreichend hohen Program mierspannung ein Fowler-Nordheim-Tunnelstrom, der das Floating- Gate auflädt. Sowohl das Control-Gate als auch das Floating- Gate bestehen aus Poly-Silizium-Schichten, die in der Regel mit Phosphor dotiert sind. Die dazwischenliegende Isolations schicht ist aus Silizium-Oxid oder aber aus einer Nitrid- Oxid-Sandwich-Struktur aufgebaut.

Da zum Programmieren der EEPROM-Speicherzelle elektrische La dungen auf das Floating Gate tunneln müssen, ist die Dielek trizitätskonstante der Isolationsschicht von besonderer Be deutung. Um eine gute Kopplung des Floating-Gates an das Con trol-Gate zu erreichen, muß nämlich die Dielektrizitätskon stante hoch und die Isolationsschicht entsprechend dünn her stellbar sein. Beide Kriterien werden in befriedigendem Maße von den bekannten Nitrid-Oxid-Sandwich-Strukturen erfüllt.

So beschreiben z.B. die europäischen Offenlegungsschriften Nr. 01 44 900 und 01 82 198 EEPROM-Speicherzellen mit zwei Poly-Silizium Ebenen und dazwischenliegenden Nitrid-Oxid- Sandwich-Strukturen. Die darin aufgezeigten Herstellungsver fahren beziehen sich hauptsächlich auf die Herstellung die ser Strukturen, deren Einzelschritte zahlreich und kompli ziert auszuführen sind. Eine vorteilhafte Einbindung aller Einzelschritte in einen Gasamtprozeß ist dort nicht aufge zeigt.

Aufgabe der vorliegenden Erfindung ist es, die Vielzahl an sich bekannter Einzelschritte zur Herstellung einer eingangs beschriebenen EEPROM-Speicherzelle so auszuwäh len und mit der Herstellung integrierter Logikschaltungen zu kombinieren, daß sich bei minimalem Fertigungsaufwand eine maximale Ausbeute an Bausteinen und eine optimale Leistung jeder einzelnen Speicherzelle erzielen läßt.

Zur Lösung dieser Aufgabe sieht die Erfindung bei einem Verfahren zur Herstellung von EEPROM-Halbleiter-Speicherzel len mit Tunnelstromprogrammierung in zweifacher Poly-Sili zium NMOS-Technologie folgende Prozeßschritte vor:

a) Herstellen von n⁺-dotierten Gebieten, welche durch ihre Lage Kanalbereiche begrenzen und von Gate-Oxiden mit der vorläufigen Dicke d ₁ auf einem p-leitenden Substrat,
b) Ausheilen der Kristallschäden in den n⁺-dotierten Ge bieten und Einstellen der Dotierstoffprofile durch eine Hochtemperaturbelastung in Inertgasatmosphäre.
c) Ätzen eines Tunnelfensters mit anschließender Oxidation bis zur Enddicke d ₂ des Gate-Oxids,
d) Herstellen einer phosphordotierten Poly-Silizium-1- Schicht,
e) Herstellen einer dünnen Oxidschicht auf der Poly-Si lizium-1-Schicht mit anschließender Abscheidung einer dün nen Si-Nitrid-Schicht,
f) Anisotropes Ätzen aller bisher aufgetragener Schichten bis zum Substrat mit Hilfe einer Lackmaske,
g) Entfernen der Lackmaske und Aufoxidation von Spacern und Streuoxid in feuchter Atmosphäre bei 850°C,
h) Abscheiden einer Poly-Silizium-2-Schicht,
i) Implantation puren Phosphors zur Erzeugung der Source und Drain-Bereiche und
k) Abscheiden eines Niedertemperatur-Flowglases bei 850 bis 900°C.

Weitere vorteilhafte Verfahrensschritte sind in den Unteransprüchen dargestellt.

Bei der erfindungsgemäßen Erzeugung des Streuoxides in feuchter Atmosphäre bei 850°C entsteht auf den Flanken der Poly-Silizium-1-Schicht selbstjustiert ein 0.2 bis 0.3 µm breiter Spacer, während die Poly-Silizium-1-Oberfläche, ge schützt durch die Silizium-Nitrid-Schicht, nicht oxidiert wird.

Während des Abscheidens und Verfließens des Niedertempera tur-Flowglases, beispielsweise Phosphorglas, wird der Phos phor lateral unter den zuvor erzeugten Spacer und ca. 0.1 µm unter die Poly-Silizium-1-Kante diffundiert, wodurch ein für eine hohe Spannungsfestigkeit notwendiger, weicher pn-Über gang entsteht. Bedingt durch diese hohe Spannungsfestigkeit kann die notwendige Kanallänge gekürzt werden, ohne daß es zur Generation heißer Ladungsträger kommt, die wiederum De gradation verursachen oder in CMOS-Strukturen "latch up" aus lösen können. Die erforderliche Kanallänge kann bereits bei der Implantation der n⁺-dotierten Gebiete exakt und gleich mäßig eingestellt werden.

Die als Oxidationsmaske verwendete Silizium-Nitrid-Schicht kann nach der Erzeugung des Spacers auf den Poly-Silizium 1-Schichten verbleiben und als Isolationsschicht zur Poly- Silizium-2-Schicht genutzt werden. Schwachstellen wie Ris se oder Pinholes werden während der Spacer- bzw. Streu oxidherstellung selbstjustierend beseitigt. Die Isolations schicht läßt sich dadurch defektfrei und extrem dünn her stellen.

Die äquivalente Dicke des erzeugten Nitrid-Oxid-Sandwiches ist aufgrund der hohen Dielektrizitätskonstanten von Nitrid um einen Faktor 2 bis 5 geringer als bei bekannten Oxid-Iso lationen. Da die kapazitive Kopplung zwischen Control- und Floating-Gate entsprechend hoch ist, können die EEPROM-Zell fläche und die Programmier- bzw. Löschspannungen entspre chend reduziert werden, zumal an den Poly-Silizium-1-Kanten keine Kurzschlüsse oder elektrische Felddurchbrüche auftre ten, die bei konventionellen Oxid-Isolationen die minimale Dicke beeinträchtigen würden.

Kontaktlöcher zu den n⁺-dotierten Gebieten und der Poly- Silizium-2-Schicht werden dadurch, daß die Streuoxidschicht auf den n⁺-dotierten Gebieten und den Poly-Silizium-2-Struk turen wie auch die Nitrid-Oxid-Sandwichschicht auf den Poly- Silizium-1-Strukturen nahezu gleich dick sind, auch etwa gleich tief. Kontaktlochätz- und Metallisierungsprozesse sind damit leichter beherrschbar.

Die Silizium-Nitrid-Schicht schützt die Poly-Silizium-1- Schicht vor störenden Einflüssen der weiteren Herstellungs prozesse. Der ursprünglich niedrige Schichtwiderstand, der für eine kurze Signallaufzeit unentbehrlich ist, kann da durch erhalten bleiben.

Zur weiteren Darstellung des erfindungsgemäßen Herstellungs verfahrens sind in der Zeichnung zwei Zwischenprodukte er läutert. Es zeigt:

Fig. 1 einen Schnitt durch ein Zwischenprodukt bei der Herstellung einer EEPROM-Speicherzelle in schema tischer Darstellung,

Fig. 2 in gleicher Darstellung die EEPROM-Speicherzelle nach Fig. 1 zu einem späteren Herstellungszeitpunkt.

In beiden Figuren sind gleiche Teile mit gleichen Bezugs zeichen versehen.

Der in Fig. 1 dargestellte Schnitt durch ein Zwischenpro dukt bei der Herstellung einer EEPROM-Speicherzelle zeigt in einem p-leitenden Substrat 1 zwei n⁺-dotierte Bereiche 2, die einen Kanalbereich 3 begrenzen. Über dem Kanalbe reich und zum Teil auch über den n⁺-dotierten Bereichen 2 befinden sich der Reihe nach ein Gateoxid 4 mit einem Tun nelfenster 5, eine Poly-Silizium-1-Schicht 6, eine dünne Oxidschicht 7 und eine gleichfalls dünne Silizium-Nitrid- Schicht 8. Die Oxidschicht 7 und die Silizium-Nitrid-Schicht 8 bilden zusammen das Nitrid-Oxid-Sandwich. Über diesem befindet sich eine etwa 1 µm dicke Lackmaske 9, welche als Maske für den vorausgegangenen anisotropen Ätzschritt diente, bei welchem alle in vorausgehenden Prozeßschritten auf das Substrat 1 aufgetragene Schichten in der dargestellten Form strukturiert wurden.

In Fig. 2 ist bei der nach Fig. 1 hergestellten EEPROM-Spei cherzelle nach Entfernen der Lackmaske eine Oxidation in feuchter Atmosphäre bei 850°C ausgeführt worden, wobei an den Flanken der Poly-Silizium-l-Schicht 6 selbstjustierte Spacer 10 entstehen, während auf dem Substrat 1 ein Streu oxid 1 abgeschieden wird.

Claims

1. Verfahren zur Herstellung einer EEPROM-Halbleiter- Speicherzelle mit Tunnelstromprogrammierung in zweifacher Poly-Silizium-NMOS-Technologie, gekennzeichnet durch die folgenden Prozeß schritte:

a) Herstellen von n⁺-dotierten Gebieten (2), welche durch ihre Lage Kanalbereiche (3) begrenzen und von Gate-Oxiden (4) mit der vorläufigen Dicke d ₁ auf einem p-leitenden Silizium- Substrat (1)
b) Ausheilung der Kristallschäden in den n⁺-dotierten Ge bieten (2) und Einstellen der Dotierstoffprofile durch ei ne Hochtemperaturbelastung in Inertgasatmosphäre
c) Ätzen eines Tunnelfensters (5) mit anschließender Oxi dation bis zur Enddicke d ₂ des Gate-Oxides (4)
d) Herstellen einer phosphordotierten Poly-Silizium-1- Schicht (6)
e) Herstellen einer dünnen Oxidschicht (7) auf der Poly- Silizium-1-Schicht (6) mit anschließender Abscheidung einer dünnen Silizium-Nitrid-Schicht (8)
f) Anisotropes Ätzen aller bisher aufgetragener Schichten bis zum Substrat (1) mit Hilfe einer Lackmaske (9)
g) Entfernen der Lackmaske (9) und Aufoxidation von Spacern (10) und Streuoxid (11) in feuchter Atmosphäre bei 850°C,
h) Abscheiden einer Poly-Silizium-2-Schicht
i) Implantation puren Phosphors zur Erzeugung der Source und Drain-Bereiche
k) Abscheiden eines Niedertemperatur-Flowglases bei 850 bis 900°C.

2. Verfahren nach Anspruch 1, dadurch ge kennzeichnet, daß die Poly-Silizium-2-Schicht zusammen mit der Source- Drain-Implantation mit Phosphor dotiert wird.

3. Verfahren nach Anspruch 1, dadurch ge kennzeichnet, daß nach dem Abscheiden der Poly-Silizium-2-Schicht diese dotiert, strukturiert und anschließend bei 850°C einer kurzzeitigen Oxidation unterzogen wird.

4. Verfahren nach Anspruch 1, dadurch ge kennzeichnet, daß mindestens eine der beiden Poly-Silizium-Schichten bereits dotiert abgeschieden wird.

5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß vor der Gateoxidation eine Implantation zur Dotierung der Kanalbereiche (3) und der n⁺-dotierten Gebiete (2) mindestens teilweise durch ein Streuoxid erfolgt, das nach der Ausheilung von Kristallfehlern wieder abgeätzt wird.

6. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Kanalbereiche (3) und die n⁺-dotierten Gebiete (2) erst nach der Herstellung des Gate-Oxides (4) mit der vorläufigen Dicke d ₁ implantiert werden.

7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß nach der Herstellung der phosphordotierten Poly-Sili zium-1-Schicht eine trockene Oxidation zwischen 800 und 850°C mit niedriger Oxidationsrate erfolgt und die Oxid schichtdicke zwischen 10 und 20 nm beträgt.

8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Silizium-Nitrid-Schicht mittels eines LPCVD-Prozes ses abgeschieden wird und eine typische Schichtdicke von 10 bis 30 nm aufweist.

9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß das Streuoxid auf dem Substrat (1) auf eine Dicke zwischen 40 und 70 nm eingestellt wird.