JPH1050819A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＭＯＳトランジスタ形成プロセスのイオン注
入工程数を減らしてスループットを向上させ、チャネル
領域の重金属汚染を低減させる。 【解決手段】 ＰＢＬ(Polysilicon Buffered LOCOS)法
により素子分離領域８を形成した後、選択酸化マスク７
を残したまま、ｎＭＯＳ形成領域へはホウ素（Ｂ⁺ ）、
ｐＭＯＳ形成領域へは砒素（Ａｓ⁺ ）をそれぞれイオン
注入し、素子分離領域８の直下へのチャネル・ストップ
層１０ａ，１１ａの形成と、活性領域内への短チャネル
効果抑制層１０ｂ，１１ｂの形成とを同時に行う。この
ように形成深さの大きく異なる不純物拡散層が１回のイ
オン注入で同時に形成できるのは、活性領域におけるイ
オンの実質的な飛程が選択酸化マスク７の膜厚分だけ差
し引かれているからである。選択酸化マスク７はまた、
重金属汚染物質をトラップする役割も果たす。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＩＳ型半導体装
置の製造工程数の削減とチャネル領域への重金属汚染の
低減を可能とする半導体装置の製造方法に関する。

【０００２】

【従来の技術】半導体デバイスのデザイン・ルールが高
度に縮小されるに伴い、電界効果トランジスタ（ＦＥ
Ｔ）においてはゲート電極の線幅を縮小してチャネル長
を短縮することが、動作の高速化を図る上で重要となっ
ている。しかし、このチャネル長の縮小は一方で、いわ
ゆる短チャネル効果を招く原因ともなっている。この短
チャネル効果の代表例にパンチスルー現象がある。この
現象は、たとえばＭＯＳ−ＦＥＴでは、チャネル長の短
縮に伴ってドレイン領域から延びる空乏層とソース領域
から延びる空乏層とが互いに接した場合にＳｉ基板の内
部をリーク電流が流れる現象となって現れ、特にＤＲＡ
Ｍの転送トランジスタやＣＭＯＳインバータにおいて重
大な性能劣化の原因となる。

【０００３】パンチスルー対策としては従来より様々な
方法が提案されているが、そのひとつに、チャネルの下
方に基板濃度を高めた領域（短チャネル効果抑制層）を
形成し、ソース／ドレイン領域からの空乏層の広がりを
抑制する方法がある。この方法は、チャネル・プロファ
イルが埋込みチャネル型となるｐＭＯＳで特に有効であ
る。

【０００４】一方、半導体基板上における素子の電気的
分離は素子分離領域（フィールド絶縁膜）により行われ
ているが、素子同士を接続する配線をこの素子分離領域
上で引き回した場合、この部分の積層構造はＭＯＳと同
じとなる。したがって、配線の電圧が素子分離領域の直
下の基板表面を弱反転または反転させるに十分な値とな
ると、不純物拡散層の配置によっては寄生ＭＯＳトラン
ジスタが発生し、回路動作に悪影響を及ぼすようにな
る。そこで、素子分離領域の直下に半導体基板またはウ
ェルの導電型と同じ導電型の不純物を高濃度に導入した
チャネル・ストップ層を形成することが一般に行われて
いる。

【０００５】ここで、従来の一般的なＬＯＣＯＳ法によ
る素子分離と、チャネル・ストップ層および短チャネル
効果抑制層の形成を行う半導体装置の製造プロセスにつ
いて、図９ないし図１３を参照しながら説明する。な
お、これらの図面ではｎＭＯＳ形成領域とｐＭＯＳ形成
領域とを並べて表示するが、この両者の状態は同時進行
的に達成されるものではなく、実際には一方のトランジ
スタの形成領域において共通マスクで行うことのできる
プロセスをすべて終了した後に、他方のトランジスタの
形成領域でのプロセスを行っている。

【０００６】図９は、ｎ型のＳｉ基板２１（ｎ−Ｓｕ
ｂ）の上に、選択酸化マスク２４を形成した状態を示し
ている。この選択酸化マスク２４は、応力緩和用として
設けられている下層側の薄いパッド酸化膜２２と、これ
より厚い上層側の窒化シリコン膜２３との積層膜をパタ
ーニングして形成されたものである。この状態でＳｉ基
板２１の選択酸化を行うと、図１０に示されるように、
選択酸化マスク２４の設けられていない領域に素子分離
領域２５が形成される。このときの素子分離領域２５の
厚さは、約４００ｎｍである。

【０００７】続いて、上記窒化シリコン膜２３を熱リン
酸水溶液を用いて除去した後、パッド酸化膜２２を希フ
ッ酸水溶液を用いて除去する。この段階で行われるオー
バーエッチングにより、素子分離領域２５の膜厚は約３
２０ｎｍに減少する。次に、Ｓｉ基板２１の表面を酸化
することにより、図１１に示されるように改めてチャネ
リング防止膜２６を形成する。このチャネリング防止膜
２６の厚さは３０ｎｍ程度である。さらに、ｎＭＯＳ形
成領域においてウェル形成のためのホウ素（Ｂ⁺ ）のイ
オン注入を行い、ｐ型ウェル２７（ｐ−Ｗｅｌｌ）を形
成する。このときのイオン注入条件は、たとえばイオン
加速電圧＝２３０ｋｅＶ，ドース量＝１×１０¹³／ｃｍ
² ，投影飛程Ｒｐ＝６３０ｎｍとする。

【０００８】次に、図１２に示されるように、チャネル
・ストップ層を形成するためのイオン注入を行う。この
時、ｎＭＯＳ形成領域にはたとえばホウ素（Ｂ⁺ ）をた
とえばイオン加速電圧＝８０ｋｅＶ，ドース量＝６×１
０¹²／ｃｍ² ，投影飛程Ｒｐ＝６３０ｎｍの条件でイオ
ン注入する。一方のｐＭＯＳ形成領域には、リン
（Ｐ⁺ ）をたとえばイオン加速電圧＝２４０ｋｅＶ，ド
ース量＝４×１０¹²／ｃｍ²，投影飛程Ｒｐ＝２５０ｎ
ｍの条件でイオン注入する。これらのイオン注入によ
り、ｎＭＯＳ形成領域の素子分離領域２５の直下にはｐ
⁺ 型のチャネル・ストップ層２８が、またｐＭＯＳ形成
領域の素子分離領域２５の直下にはｎ⁺ 型のチャネル・
ストップ層２９がそれぞれ形成される。なお、これらの
チャネル・ストップ層２８，２９の不純物拡散プロファ
イルは、図中に破線で示されるように、素子分離領域２
５の直下の領域が活性領域の深部で連結された形となっ
ている。

【０００９】次に、ｐＭＯＳ形成領域において短チャネ
ル効果抑制層を形成するための砒素（Ａｓ⁺ ）のイオン
注入を行う。この時のイオン注入条件は、たとえばイオ
ン加速電圧＝２７０ｋｅＶ，ドース量＝３×１０¹²／ｃ
ｍ² ，投影飛程Ｒｐ＝１５０ｎｍの条件で行う。これに
より、チャネル直下の基板深部（ただし、上記チャネル
・ストップ層２９よりは浅い）にｎ⁺ 型の短チャネル効
果抑制層３０が形成される。なお、ここでは省略した
が、短チャネル効果抑制層はｎＭＯＳにも形成すること
ができる。ただし、ｎＭＯＳはｐＭＯＳと異なりチャネ
ル・プロファイルが表面チャネル型なので、ソース／ド
レイン間のパンチスルーはｐＭＯＳほど深刻ではなく、
したがって省略してもそれほど大きな特性上の問題は生
じない。

【００１０】

【発明が解決しようとする課題】ところで、上述のよう
な従来のプロセスでは、チャネル・ストップ層２９と短
チャネル効果抑制層３０の形成とが独立のイオン注入工
程により行われている。これは、チャネル・ストップ層
２９と短チャネル効果抑制層３０の形成深さが互いに大
きく異なるので、これらを形成するためのイオンの投影
飛程Ｒｐが違いすぎて単一のイオン注入条件では対応で
きないからである。この投影飛程Ｒｐは、イオン加速電
圧，イオン種，あるいはこれら双方の選択により調節さ
れる。上述のプロセスでは実際、より深いチャネル・ス
トップ層２９に導入するイオンとしてリン・イオン（Ｐ
⁺ ）、より浅い短チャネル効果抑制層３０に導入するイ
オンとしてリンよりも質量の重い砒素イオン（Ａｓ⁺ ）
を用い、不純物プロファイルの制御性を向上させてい
る。

【００１１】しかしながら、イオン注入は高速に加速さ
れたイオンを基板へ打ち込むプロセスなので、図１３に
示されるように、様々な経路でプロセス系内に侵入し得
る重金属汚染物質３１を基板内へ一緒に叩き込んでしま
う虞れが大きい。このイオン注入は、厚さ３０ｎｍ程度
のシリコン酸化膜であるチャネリング防止膜２６を介し
て行われているが、この程度の膜では重金属原子の基板
内侵入を阻止することはできない。つまり、イオン注入
の工程数が多いプロセスは、それだけ重金属汚染の機会
も大きいプロセスと言える。そこで本発明は、この問題
を解決し、イオン注入工程数を削減することで、工程削
減によるスループットの向上はもとより、重金属汚染を
低減することが可能な半導体装置の製造方法を提供する
ことを目的とする。

【００１２】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、選択酸化法により半導体基板上に素子分離領
域を形成し、この素子分離領域で規定される活性領域に
ＭＩＳ型半導体装置を形成する際に、選択酸化に用いた
マスクを半導体基板上に残したまま活性領域の導電型と
同じ導電型の不純物のイオン注入を行うことにより、該
活性領域内への短チャネル効果抑制層の形成と、前記素
子分離領域の直下へのチャネル・ストップ層の形成とを
同時に行い、しかる後に選択酸化マスクを除去すること
で、上述の目的を達成しようとするものである。

【００１３】前記活性領域を、半導体基板の導電型とは
逆の導電型を有するウェルの一部としたい場合には、選
択酸化が終了した後、上記のイオン注入を行う前に、ウ
ェル形成のためのイオン注入を行う。また、閾値電圧を
調節するためのイオン注入を行う場合には、活性領域の
表層部のごく浅い領域の不純物濃度を高めれば良いの
で、上記選択酸化マスクを除去した後に行う。

【００１４】

【発明の実施の形態】本発明では、選択酸化マスクを残
したままイオン注入を行うので、選択酸化マスクに遮蔽
された活性領域へは該マスクを貫通してイオンが打ち込
まれることになる。素子分離領域を貫通するイオンによ
りその直下へチャネル・ストップ層が形成される点は、
従来と同じである。ここで、上記活性領域におけるイオ
ンの実質的な飛程は、選択酸化マスクの膜厚分だけ差し
引かれた値となるので、従来のように選択酸化マスクを
除去してからイオン注入を行う場合とは異なり、活性領
域に形成される不純物層の深さを小とすることができ
る。つまり、従来のチャネル・ストップ層のうち基板の
深部へ潜入していた部分が表層側へ上昇した形となり、
この部分を短チャネル効果抑制層として使用することが
できるようになる。したがって、選択酸化マスクの膜厚
を短チャネル効果抑制層の所望の形成深さに応じて最適
化しておけば、従来は不可能であった深いチャネル・ス
トップ層と浅い短チャネル効果抑制層との同時形成が可
能となるのである。

【００１５】そこで、本発明では選択酸化マスクの選択
が重要となる。基本的には、活性領域におけるイオンの
投影飛程Ｒｐの一部を選択酸化マスクの膜厚で相殺でき
れば良いので、たとえば従来の一般的なＬＯＣＯＳ法で
用いられる窒化シリコン膜の膜厚を増すことも考えられ
る。しかし、窒化シリコン膜の厚膜化はストレスを増大
させ、半導体基板の結晶欠陥を多発させる虞れが大き
い。

【００１６】本発明では、このような懸念の無い選択酸
化マスクとして、パッド酸化膜，パッド・ポリシリコン
膜，窒化シリコン膜がこの順に積層された積層膜のパタ
ーンからなる選択酸化マスクを用いることが特に好適で
ある。この構成を有する選択酸化マスクは、いわゆるＰ
ＢＬ法（Polysilicon Buffered LOCOS) で用いられるも
のである。ＰＢＬ法とは、パッド酸化膜と窒化シリコン
膜との間にさらにポリシリコン膜を挟んだ選択酸化マス
クを用いる方法であり、従来のＬＯＣＯＳ法におけるバ
ーズビーク長を短縮するために提案されたものである。
ＰＢＬ法の選択酸化マスクであれば膜厚が十分に大きい
ため、チャネル領域への重金属汚染も低減させることが
できる。

【００１７】さらに、本発明の付随的効果として、狭チ
ャネル効果の低減を挙げることができる。狭チャネル効
果とは、チャネル幅が小さくなるにつれて、素子分離領
域の直下に導入された不純物が活性領域にまで広がり、
ＭＩＳ型半導体装置等の素子の閾値電圧Ｖ_thが上昇する
現象である。本発明では、素子分離領域のエッジ部、す
なわちチャネル・ストップ層と短チャネル効果抑制層の
境界近傍の不純物濃度が必然的に低くなるので、狭チャ
ネル効果が低減できる。これは、選択酸化時に素子分離
領域のエッジが選択酸化マスクの下に若干侵入してこれ
を持ち上げるために、次にこの選択酸化マスクをイオン
注入のマスクとする場合には素子分離領域のエッジ部に
おけるトータルのマスクの厚さが大きくなり、この部分
への不純物導入量が減少するからである。

【００１８】

【実施例】以下、本発明の具体的な実施例について説明
する。本実施例では、ＰＢＬ法による素子分離と、チャ
ネル・ストップ層および短チャネル効果抑制層の形成を
行う半導体装置の製造プロセスについて、図１ないし図
８を参照しながら説明する。なお、これらの図面ではｎ
ＭＯＳ形成領域とｐＭＯＳ形成領域とを並べて表示する
が、この両者の状態は同時進行的に達成されるものでは
なく、実際には一方のトランジスタの形成領域において
共通マスクで行うことのできるプロセスをすべて終了し
た後に、他方のトランジスタの形成領域でのプロセスを
行っている。

【００１９】まず、図１に示されるように、ｎ型のＳｉ
基板１（ｎ−Ｓｕｂ）の上に厚さ約５ｎｍのパッド酸化
膜２と、厚さ約５０ｎｍのパッド・ポリシリコン膜３と
を順次積層した。上記パッド酸化膜２は、たとえば８５
０℃で基板のパイロジェニック酸化を行うことにより形
成し、また上記パッド・ポリシリコン膜３は、たとえば
ＳｉＨ₄ ガスを用いたＬＰＣＶＤ法により成膜した。

【００２０】次に、上記パッド・ポリシリコン膜３の表
面の熱酸化を行い、図２に示されるように、厚さ約６ｎ
ｍの表面酸化膜４（ＳｉＯｘ）を形成した。この表面酸
化膜は、後工程で選択酸化分離を終了後、窒化シリコン
膜（図５の符号５）を除去する際に、パッド・ポリシリ
コン膜３に存在するピンホールを通じて浸透したエッチ
ング液がＳｉ基板１を浸食することがない様、保護膜と
して設けられるものである。

【００２１】次に、図３に示されるように、上記の表面
酸化膜４の上に厚さ約１００ｎｍの窒化シリコン膜５を
成膜した。この窒化シリコン膜５の成膜条件は、たとえ
ば ＳｉＨ₂ Ｃｌ₂ 流量 ５０ ＳＣＣＭ ＮＨ₃ 流量 ２００ ＳＣＣＭ 圧力 ７０ Ｐａ 基板加熱温度 ７６０ ℃ とした。

【００２２】次に、図４に示されるように、上記窒化シ
リコン膜５の上に通常のフォトリソグラフィ技術により
レジスト・パターン６を形成し、これをマスクとしてパ
ッド・ポリシリコン膜３の膜厚をたとえば３０ｎｍ程度
残すところまでドライエッチングを行った。このエッチ
ングは、マグネトロンＲＩＥ装置を用い、たとえば下記
の条件 ｃ−Ｃ₄ Ｆ₈ 流量 ５ ＳＣＣＭ Ｏ₂ 流量 ４ ＳＣＣＭ Ａｒ流量 １００ ＳＣＣＭ 圧力 ２．７ Ｐａ ＲＦパワー １０００ Ｗ（１３．５６ ＭＨｚ） 基板加熱温度 ３０ ℃ で行った。このようにして、窒化シリコン膜５，表面酸
化膜４，パッド・ポリシリコン膜３，パッド酸化膜２か
らなる選択酸化マスク７を形成した。なお、上記のよう
にパッド・ポリシリコン膜３の膜厚の一部を残すのは、
続く選択酸化分離工程における酸化速度を速め、また形
成される素子分離領域（図５の符号８）のモホロジーを
改善するためである。

【００２３】次に、レジスト・パターン６を除去してか
ら上記の選択酸化マスク７を介してＳｉ基板１の選択酸
化を行い、図５に示されるような素子分離領域８を形成
した。この素子分離領域８の膜厚は、約４００ｎｍであ
った。次に、図６に示されるように、ｎＭＯＳ形成領域
においてウェル形成のためのホウ素イオン（Ｂ⁺ ）のイ
オン注入を行い、ｐ型ウェル２７（ｐ−Ｗｅｌｌ）を形
成した。このときのイオン注入条件は、たとえばイオン
加速電圧＝２３０ｋｅＶ，ドース量＝１×１０¹³／ｃｍ
² ，投影飛程Ｒｐ＝６３０ｎｍとした。

【００２４】次が、本発明の特色をなす工程であるが、
イオン注入による短チャネル効果抑制層とチャネル・ス
トップ層の同時形成を行った。まず、ｎＭＯＳ形成領域
では、上記の選択酸化マスクを基板上に残したまま、ホ
ウ素イオン（Ｂ⁺ ）をイオン加速電圧＝１３５ｋｅＶ，
ドース量＝６×１０¹²／ｃｍ² ，投影飛程Ｒｐ＝４００
ｎｍ（素子分離領域８の下），２０７ｎｍ（Ｓｉ基板１
の下）の条件で導入した。これにより、素子分離領域８
の直下にｐ⁺ 型のチャネル・ストップ層１０ａ、活性領
域にｐ⁺ 型の短チャネル効果抑制層１０ｂを同時に形成
した。一方、ｐＭＯＳ形成領域では、砒素イオン（Ａｓ
⁺ ）をイオン加速電圧＝６４０ｋｅＶ，ドース量＝３×
１０¹²／ｃｍ² ，投影飛程Ｒｐ＝２９０ｎｍ（素子分離
領域８の下），１５０ｎｍ（Ｓｉ基板１の下）の条件で
それぞれ導入し、素子分離領域８の直下にｎ⁺ 型のチャ
ネル・ストップ層１１ａ、活性領域にｎ⁺ 型の短チャネ
ル効果抑制層１１ｂを同時に形成した。

【００２５】なお、上記のイオン注入は、素子分離領域
８上のエッジ部にオーバーラップした選択酸化マスク７
を介して行われるため、この選択酸化マスク７と素子分
離領域８の両方がイオン注入マスクとなる該エッジ部の
近傍では不純物の導入量が少なくなる。このことは、チ
ャネル・ストップ領域からチャネル領域への不純物の拡
散が低減されることを意味し、これにより狭チャネル効
果が抑制される。

【００２６】次に、図８に示されるように、選択酸化マ
スク７を除去した。この除去は、以下のような手順で行
う。まず、選択酸化中に窒化シリコン膜５の表面に形成
された酸化膜（図示せず。）を希フッ酸溶液を用いた１
回目ライトエッチングで除去した。続いて、熱リン酸溶
液を用いたウェットエッチングにより、窒化シリコン膜
５を除去した。次に、２回目ライトエッチングを行って
表面酸化膜４を除去した。さらに、露出したパッド・ポ
リシリコン膜３をドライエッチングした。このドライエ
ッチングは、たとえばマグネトロンＲＩＥ装置を用い、 Ｃｌ₂ 流量 ７０ ＳＣＣＭ Ｏ₂ 流量 １０ ＳＣＣＭ 圧力 ０．４ Ｐａ ＲＦパワー ７０ Ｗ（１３．５６ ＭＨｚ） 基板加熱温度 ３０ ℃ の条件で行った。最後に、３回目ライトエッチングを行
い、パッド酸化膜２を除去した。

【００２７】次に、Ｓｉ基板１の露出面を再び熱酸化
し、チャネリング防止膜１２を形成した。この膜は、続
くイオン注入工程で単結晶基板内にチャネリングを発生
させないための表面保護膜である。さらに、ｎＭＯＳ形
成領域とｐＭＯＳ形成領域の双方に、閾値電圧Ｖ_thを調
整するためのチャネル・イオン注入を行った。このイオ
ン注入は、ホウ素イオン（Ｂ⁺ ）を用い、イオン加速電
圧＝２０ｋｅＶ，ドース量＝３×１０¹⁴／ｃｍ² ，投影
飛程Ｒｐ＝６０ｎｍの条件で行った。

【００２８】この後は、常法にしたがって活性領域上で
ゲート電極のパターニングを行い、このゲート電極をマ
スクとするイオン注入により自己整合的にソース／ドレ
イン領域を形成し、さらに上層配線の形成を行ってＭＯ
Ｓトランジスタを完成させた。このようにして完成され
たＭＯＳトランジスタは、寄生ＭＯＳトランジスタ，狭
チャネル効果，あるいは重金属汚染に起因する回路動作
特性の劣化が、いずれも効果的に抑制されていた。

【００２９】以上、本発明の具体的な実施例について説
明したが、本発明は上述の実施例に何ら限定されるもの
ではない。たとえば、実施例ではＭＯＳトランジスタに
ついて説明したが、本発明は酸化膜以外のゲート絶縁膜
を持つＭＩＳ型半導体装置にも適用できる。また、実施
例ではｎ型基板にｐ型ウェルを形成するプロセスを説明
したが、これは逆にｐ型基板にｎ型ウェルを形成するプ
ロセスとしても、あるいは低濃度ｎ型（ν型）基板にｎ
型ウェルとｐ型ウェルの双方を形成するようなプロセス
に替えても良い。さらに、基板の構成，各膜の厚さ，プ
ロセス条件の細部については、適宜変更や選択が可能で
ある。

【００３０】

【発明の効果】以上の説明からも明らかなように、本発
明によれば回路動作特性に優れるＭＩＳ型半導体装置
を、少ない工程数で製造することができる。つまり、高
性能の半導体装置を高いスループットと短いＴＡＴ（納
期）で供給することが可能となる。

【図面の簡単な説明】

【図１】ＰＢＬ法による素子分離を行う本発明のプロセ
ス例において、ｎ型のＳｉ基板上にパッド酸化膜とパッ
ド・ポリシリコン膜とを順次積層した状態を示す模式的
断面図である。

【図２】図１のパッド・ポリシリコン膜の表面を熱酸化
して表面酸化膜を形成した状態を示す模式的断面図であ
る。

【図３】図２の基体の表面にさらに窒化シリコン膜を成
膜した状態を示す模式的断面図である。

【図４】図３の基体の表面にレジスト・パターンを形成
し、これをマスクとするドライエッチングにより選択酸
化マスクを形成した状態を示す模式的断面図である。

【図５】図４の選択酸化マスクを用いた熱酸化により素
子分離領域を形成した状態を示す模式的断面図である。

【図６】図５の選択酸化マスクを残したままｎＭＯＳ形
成領域にイオン注入を行い、ｐ型ウェルを形成した状態
を示す模式的断面図である。

【図７】図６の選択酸化マスクを残したままｎＭＯＳ形
成領域にはｐ型不純物、ｐＭＯＳ形成領域にはｎ型不純
物をそれぞれイオン注入し、短チャネル効果抑制層とチ
ャネル・ストップ層とを同時に形成した状態を示す模式
的断面図である。

【図８】図７の選択酸化マスクを除去した後にＳｉ基板
の表面にチャネリング防止膜を成膜し、閾値電圧Ｖ_th調
整用のチャネル・イオン注入を行っている状態を示す模
式的断面図である。

【図９】通常のＬＯＣＯＳ法により素子分離を行う従来
のプロセスにおいて、Ｓｉ基板上にパッド酸化膜と窒化
シリコン膜からなる選択酸化マスクを形成した状態を示
す模式的断面図である。

【図１０】図９の選択酸化マスクを用いた熱酸化により
素子分離領域を形成した状態を示す模式的断面図であ
る。

【図１１】図１０の選択酸化マスクを除去した後にＳｉ
基板の表面にチャネリング防止膜を成膜し、ウェル形成
用のイオン注入を行っている状態を示す模式的断面図で
ある。

【図１２】ｎＭＯＳ形成領域にはｐ型不純物、ｐＭＯＳ
形成領域にはｎ型不純物をそれぞれイオン注入し、チャ
ネル・ストップ層を形成している状態を示す模式的断面
図である。

【図１３】ｐＭＯＳ形成領域にｎ型不純物をイオン注入
し、短チャネル効果抑制層を形成している状態を示す模
式的断面図である。

【符号の説明】

１…Ｓｉ基板（ｎ−Ｓｕｂ） ２…パッド酸化膜 ３…
パッド・ポリシリコン膜 ４…表面酸化膜 ５…窒化シリコン膜 ７…選択酸化マ
スク ８…素子分離領域 ９…ｐ型ウェル（ｐ−Ｗｅｌ
ｌ） １０ａ…チャネル・ストップ層（ｐ⁺ 型） １０
ｂ…短チャネル効果抑制層（ｐ⁺ 型） １１ａ…チャネ
ル・ストップ層（ｎ⁺ 型） １１ｂ…短チャネル効果抑
制層（ｎ⁺ 型） １２…チャネリング防止膜 １３…チ
ャネル不純物

Claims (5)

【特許請求の範囲】
1. 【請求項１】 選択酸化法により半導体基板上に形成さ
   れる素子分離領域で規定される活性領域にＭＩＳ型半導
   体装置を形成する半導体装置の製造方法であって、 半導体基板上に形成された選択酸化マスクを介して該半
   導体基板を酸化することにより素子分離領域を形成する
   第１工程と、 前記選択酸化マスクを残したまま、前記活性領域の導電
   型と同じ導電型の不純物のイオン注入を行うことによ
   り、前記活性領域内への短チャネル効果抑制層の形成
   と、前記素子分離領域の直下へのチャネル・ストップ層
   の形成とを同時に行う第２工程と、 前記選択酸化マスクを除去する第３工程とを有する半導
   体装置の製造方法。
2. 【請求項２】 前記選択酸化マスクの厚さを、前記短チ
   ャネル効果抑制層を形成するための不純物イオンの飛程
   に応じて最適化する請求項１記載の半導体装置の製造方
   法。
3. 【請求項３】 前記活性領域が前記半導体基板の導電型
   とは逆の導電型を有するウェルの一部であり、このウェ
   ルを前記第１工程と前記第２工程との間でイオン注入を
   行うことにより形成する請求項１記載の半導体装置の製
   造方法。
4. 【請求項４】 前記半導体基板がＳｉ基板であり、前記
   選択酸化マスクがパッド酸化膜，ポリシリコン膜，窒化
   シリコン膜がこの順に積層された積層膜のパターンから
   なる請求項１記載の半導体装置の製造方法。
5. 【請求項５】 前記選択酸化マスクを除去した後に、Ｍ
   ＩＳ型半導体装置の閾値電圧を調節するためのイオン注
   入を行う請求項１記載の半導体装置の製造方法。