JPH104319A - マイクロ波逓倍器 - Google Patents
マイクロ波逓倍器Info
- Publication number
- JPH104319A JPH104319A JP15450896A JP15450896A JPH104319A JP H104319 A JPH104319 A JP H104319A JP 15450896 A JP15450896 A JP 15450896A JP 15450896 A JP15450896 A JP 15450896A JP H104319 A JPH104319 A JP H104319A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- stub
- multiplier
- short
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Waveguide Connection Structure (AREA)
- Microwave Amplifiers (AREA)
- Transmitters (AREA)
Abstract
(57)【要約】
【課題】 製作後の調整が困難で、かつ狭帯域であるた
めエッチング精度等の製造バラツキによる特性変動が大
きく、かつ回路自体が大型化するなどの課題があった。 【解決手段】 逓倍回路１５およびバッファ増幅回路１
６の出力側のバイアス線路を基本周波数の１／４波長の
電気長を有する先端短絡スタブ２１ａ，２１ｂと、逓倍
回路１５の出力部に設けられたインダクタ２３ａ，２３
ｂとキャパシタ２４とから構成される集中定数形ハイパ
スフィルタとを組み合わせることにより、不要波を抑圧
することができる効果を得るものである。
めエッチング精度等の製造バラツキによる特性変動が大
きく、かつ回路自体が大型化するなどの課題があった。 【解決手段】 逓倍回路１５およびバッファ増幅回路１
６の出力側のバイアス線路を基本周波数の１／４波長の
電気長を有する先端短絡スタブ２１ａ，２１ｂと、逓倍
回路１５の出力部に設けられたインダクタ２３ａ，２３
ｂとキャパシタ２４とから構成される集中定数形ハイパ
スフィルタとを組み合わせることにより、不要波を抑圧
することができる効果を得るものである。
Description
【０００１】
【発明の属する技術分野】この発明は、小型かつ簡単な
構造で低スプリアスを可能にするとともに、逓倍波周波
数及び抑圧したい周波数を容易に設定可能にすることが
できるマイクロ波逓倍器に関するものである。
構造で低スプリアスを可能にするとともに、逓倍波周波
数及び抑圧したい周波数を容易に設定可能にすることが
できるマイクロ波逓倍器に関するものである。
【０００２】
【従来の技術】図１３は従来のマイクロ波逓倍器を示す
構成図であり、図において、１は逓倍回路、２は逓倍回
路１により出力された逓倍波を所望の電力レベルまで増
幅するバッファ増幅回路、３は逓倍回路１に設けられ、
ＧａＡｓ電界効果トランジスタ（以下、ＧａＡｓ ＦＥ
Ｔという）５の効率が最大となるように信号を入力した
り出力したりするための基本波整合回路、５はソース接
地されたＧａＡｓ ＦＥＴ、６はＧａＡｓ ＦＥＴ５か
ら出力されたｎ倍波周波数に対してインピーダンス整合
を行うｎ倍波整合回路、７は設定された帯域以外の周波
数を除去するとともに、基本波周波数およびｎ倍波周波
数以外の高調波をＧａＡｓ ＦＥＴ５のドレイン端子側
に反射させるバンドパスフィルタであり、８はバッファ
増幅回路２に設けられ、バンドパスフィルタ７から入力
した周波数に対してインピーダンス整合を行うｎ倍波整
合回路、９はバッファ増幅回路２に設けられたＧａＡｓ
ＦＥＴ、１０はバッファ増幅回路２に設けられＧａＡ
ｓ ＦＥＴ９から出力された周波数に対してインピーダ
ンス整合を行うｎ倍波整合回路、１１は出力端子であ
る。
構成図であり、図において、１は逓倍回路、２は逓倍回
路１により出力された逓倍波を所望の電力レベルまで増
幅するバッファ増幅回路、３は逓倍回路１に設けられ、
ＧａＡｓ電界効果トランジスタ（以下、ＧａＡｓ ＦＥ
Ｔという）５の効率が最大となるように信号を入力した
り出力したりするための基本波整合回路、５はソース接
地されたＧａＡｓ ＦＥＴ、６はＧａＡｓ ＦＥＴ５か
ら出力されたｎ倍波周波数に対してインピーダンス整合
を行うｎ倍波整合回路、７は設定された帯域以外の周波
数を除去するとともに、基本波周波数およびｎ倍波周波
数以外の高調波をＧａＡｓ ＦＥＴ５のドレイン端子側
に反射させるバンドパスフィルタであり、８はバッファ
増幅回路２に設けられ、バンドパスフィルタ７から入力
した周波数に対してインピーダンス整合を行うｎ倍波整
合回路、９はバッファ増幅回路２に設けられたＧａＡｓ
ＦＥＴ、１０はバッファ増幅回路２に設けられＧａＡ
ｓ ＦＥＴ９から出力された周波数に対してインピーダ
ンス整合を行うｎ倍波整合回路、１１は出力端子であ
る。
【０００３】このような従来のマイクロ波逓倍器におい
て、逓倍回路１のＧａＡｓ ＦＥＴ５はソース接地され
ており、入力側は基本波周波数に対してインピーダンス
整合をとり、かつ出力側はｎ倍波に対してインピーダン
ス整合をとることにより、基本波からｎ倍波への変換を
効率よく行っていた。また、逓倍回路１とバッファ増幅
回路２との間に設けられたバンドパスフィルタ７は不要
波を除去し、かつ基本波及び所望波以外の高調波をＧａ
Ａｓ ＦＥＴ５のドレイン端子側に反射することによ
り、変換効率を更に高めている。また、バッファ増幅回
路２は逓倍回路１と同様、ソース接地されたＧａＡｓ
ＦＥＴ９の入出力部にｎ倍波に対するｎ倍波整合回路１
０を設けており、逓倍回路１により出力された逓倍波を
所望の電力レベルまで増幅する。
て、逓倍回路１のＧａＡｓ ＦＥＴ５はソース接地され
ており、入力側は基本波周波数に対してインピーダンス
整合をとり、かつ出力側はｎ倍波に対してインピーダン
ス整合をとることにより、基本波からｎ倍波への変換を
効率よく行っていた。また、逓倍回路１とバッファ増幅
回路２との間に設けられたバンドパスフィルタ７は不要
波を除去し、かつ基本波及び所望波以外の高調波をＧａ
Ａｓ ＦＥＴ５のドレイン端子側に反射することによ
り、変換効率を更に高めている。また、バッファ増幅回
路２は逓倍回路１と同様、ソース接地されたＧａＡｓ
ＦＥＴ９の入出力部にｎ倍波に対するｎ倍波整合回路１
０を設けており、逓倍回路１により出力された逓倍波を
所望の電力レベルまで増幅する。
【０００４】
【発明が解決しようとする課題】従来のマイクロ波逓倍
器は以上のように構成されているので、逓倍回路１とバ
ッファ増幅器２の間に設けられたバンドパスフィルタ７
には不要波の抑圧、及び基本波及び所望波以外の高調波
をＧａＡｓ ＦＥＴ５のドレイン端子側に反射するとい
う設計上の要求があるため、狭帯域かつ多段のバンドパ
スフィルタ７が必要となり、例えば側面結合形バンドパ
スフィルタなどを用いた場合には製作後の調整が困難
で、かつ、狭帯域であるためエッチング精度等の製造バ
ラツキによる特性変動が大きく，かつ回路自体が大型化
するなどの課題があった。
器は以上のように構成されているので、逓倍回路１とバ
ッファ増幅器２の間に設けられたバンドパスフィルタ７
には不要波の抑圧、及び基本波及び所望波以外の高調波
をＧａＡｓ ＦＥＴ５のドレイン端子側に反射するとい
う設計上の要求があるため、狭帯域かつ多段のバンドパ
スフィルタ７が必要となり、例えば側面結合形バンドパ
スフィルタなどを用いた場合には製作後の調整が困難
で、かつ、狭帯域であるためエッチング精度等の製造バ
ラツキによる特性変動が大きく，かつ回路自体が大型化
するなどの課題があった。
【０００５】この発明は上記のような課題を解決するた
めになされたもので、逓倍回路１及びバッファ増幅回路
２のＧａＡｓ ＦＥＴ５および９に電源電圧を供給する
バイアス線路を不要波抑圧の機能を付加したものとし、
かつ逓倍回路１の出力部に集中定数形ＨＰＦ及び分布定
数形ＤＣカットを組み合わせ、さらにバッファ増幅回路
２のｎ倍波整合回路８および１０を対ＧＮＤ間にシャン
ト接続したインダクタを用いることで、小型かつ調整の
容易なマイクロ波逓倍器を得ることを目的とする。
めになされたもので、逓倍回路１及びバッファ増幅回路
２のＧａＡｓ ＦＥＴ５および９に電源電圧を供給する
バイアス線路を不要波抑圧の機能を付加したものとし、
かつ逓倍回路１の出力部に集中定数形ＨＰＦ及び分布定
数形ＤＣカットを組み合わせ、さらにバッファ増幅回路
２のｎ倍波整合回路８および１０を対ＧＮＤ間にシャン
ト接続したインダクタを用いることで、小型かつ調整の
容易なマイクロ波逓倍器を得ることを目的とする。
【０００６】また、この発明は、プリント基板のエッチ
ング精度等の製造上の誤差に対しても特性の変動が小さ
くなるようにしたマイクロ波逓倍器を得ることを目的と
する。
ング精度等の製造上の誤差に対しても特性の変動が小さ
くなるようにしたマイクロ波逓倍器を得ることを目的と
する。
【０００７】
【課題を解決するための手段】請求項１記載の発明に係
るマイクロ波逓倍器は、逓倍回路とバッファ増幅回路と
の出力側のバイアス線路に不要な周波数帯を抑圧するよ
うにしたものである。
るマイクロ波逓倍器は、逓倍回路とバッファ増幅回路と
の出力側のバイアス線路に不要な周波数帯を抑圧するよ
うにしたものである。
【０００８】請求項２記載の発明に係るマイクロ波逓倍
器の抑圧手段は、ＧａＡｓ電界効果トランジスタのゲー
ト端子と入力端子間に接続された基本波整合回路と、Ｇ
ａＡｓ電界効果トランジスタのドレイン端子に接続さ
れ、バイアス電圧供給線路を兼ねるとともに、基本周波
数の１／４波長の電気長を有する先端短絡スタブと、こ
の先端短絡スタブの出力側に接続された集中定数形ハイ
パスフィルタとを組み合わせたものである。
器の抑圧手段は、ＧａＡｓ電界効果トランジスタのゲー
ト端子と入力端子間に接続された基本波整合回路と、Ｇ
ａＡｓ電界効果トランジスタのドレイン端子に接続さ
れ、バイアス電圧供給線路を兼ねるとともに、基本周波
数の１／４波長の電気長を有する先端短絡スタブと、こ
の先端短絡スタブの出力側に接続された集中定数形ハイ
パスフィルタとを組み合わせたものである。
【０００９】請求項３記載の発明に係るマイクロ波逓倍
器は、逓倍回路とバッファ増幅回路との間に逓倍波周波
数以外の高周波を抑圧する分布定数形直流電圧阻止回路
を備えたものである。
器は、逓倍回路とバッファ増幅回路との間に逓倍波周波
数以外の高周波を抑圧する分布定数形直流電圧阻止回路
を備えたものである。
【００１０】請求項４記載の発明に係るマイクロ波逓倍
器の集中定数形ハイパスフィルタは、先端短絡スタブと
分布定数形直流電圧阻止回路との間に接続され、キャパ
シタおよびＧＮＤとシャント接続されたインダクタから
構成されたものである。
器の集中定数形ハイパスフィルタは、先端短絡スタブと
分布定数形直流電圧阻止回路との間に接続され、キャパ
シタおよびＧＮＤとシャント接続されたインダクタから
構成されたものである。
【００１１】請求項５記載の発明に係るマイクロ波逓倍
器は、先端短絡スタブの代わりに、出力側のバイアス線
路に基本周波数の１／４波長の電気長を有する先端開放
スタブを設けたものである。
器は、先端短絡スタブの代わりに、出力側のバイアス線
路に基本周波数の１／４波長の電気長を有する先端開放
スタブを設けたものである。
【００１２】請求項６記載の発明に係るマイクロ波逓倍
器の分布定数形直流電圧阻止回路は、１／４波長の電気
長を有する結合線路とするようにしたものである。
器の分布定数形直流電圧阻止回路は、１／４波長の電気
長を有する結合線路とするようにしたものである。
【００１３】請求項７記載の発明に係るマイクロ波逓倍
器の集中定数形ハイパスフィルタのキャパシタは、可変
容量キャパシタとするようにしたものである。
器の集中定数形ハイパスフィルタのキャパシタは、可変
容量キャパシタとするようにしたものである。
【００１４】請求項８記載の発明に係るマイクロ波逓倍
器の分布定数形直流電圧阻止回路は、チップコンデンサ
の取付位置を可変できるようにしたものである。
器の分布定数形直流電圧阻止回路は、チップコンデンサ
の取付位置を可変できるようにしたものである。
【００１５】請求項９記載の発明に係るマイクロ波逓倍
器の取付位置可変手段は、逓倍回路およびバッファ増幅
回路に設けられた先端短絡スタブと並走するように設け
られたＧＮＤパターンと、このＧＮＤパターンに設けら
れた裏面の地導体と導通するためのスルーホールと、先
端短絡スタブとＧＮＤパターンとの間でスライドさせ、
先端短絡スタブの電気長を変化させるチップキャパシタ
とを設けたものである。
器の取付位置可変手段は、逓倍回路およびバッファ増幅
回路に設けられた先端短絡スタブと並走するように設け
られたＧＮＤパターンと、このＧＮＤパターンに設けら
れた裏面の地導体と導通するためのスルーホールと、先
端短絡スタブとＧＮＤパターンとの間でスライドさせ、
先端短絡スタブの電気長を変化させるチップキャパシタ
とを設けたものである。
【００１６】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるマ
イクロ波逓倍器を示す構成図であり、図において、１５
はこの発明の実施の形態１による逓倍回路、１６は逓倍
回路１５により出力された逓倍波を所望の電力レベルま
で増幅するバッファ増幅回路、３は逓倍回路１５に設け
られ、ＧａＡｓ ＦＥＴ５の効率が最大となるように信
号を入力したり出力したりするための基本波整合回路
（抑圧手段）、５はソース接地されたＧａＡｓ ＦＥＴ
（ＧａＡＳ電界効果トランジスタ）、８はバッファ増幅
回路１６に設けられ、入力した周波数に対してインピー
ダンス整合を行うｎ倍波整合回路、９はバッファ増幅回
路１６に設けられたＧａＡｓ ＦＥＴ、１０はバッファ
増幅回路１６に設けられＧａＡｓ ＦＥＴ９から出力さ
れた周波数に対してインピーダンス整合を行うｎ倍波整
合回路、１１は出力端子である。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるマ
イクロ波逓倍器を示す構成図であり、図において、１５
はこの発明の実施の形態１による逓倍回路、１６は逓倍
回路１５により出力された逓倍波を所望の電力レベルま
で増幅するバッファ増幅回路、３は逓倍回路１５に設け
られ、ＧａＡｓ ＦＥＴ５の効率が最大となるように信
号を入力したり出力したりするための基本波整合回路
（抑圧手段）、５はソース接地されたＧａＡｓ ＦＥＴ
（ＧａＡＳ電界効果トランジスタ）、８はバッファ増幅
回路１６に設けられ、入力した周波数に対してインピー
ダンス整合を行うｎ倍波整合回路、９はバッファ増幅回
路１６に設けられたＧａＡｓ ＦＥＴ、１０はバッファ
増幅回路１６に設けられＧａＡｓ ＦＥＴ９から出力さ
れた周波数に対してインピーダンス整合を行うｎ倍波整
合回路、１１は出力端子である。
【００１７】２１ａ，２１ｂは基本波ｆ1 の１／４波長
の電気長を有する先端短絡スタブ（抑圧手段）、２２
ａ，２２ｂは上記先端短絡スタブ２１ａ，２１ｂを介し
てＧａＡｓ ＦＥＴ５，９にバイアス電圧を供給する短
絡スタブ用電源端子、２３ａ，２３ｂは集中定数形ハイ
パスフィルタを構成するインダクタ（抑圧手段）、２４
は集中定数形ハイパスフィルタを構成するキャパシタ
（抑圧手段）、２５は所望の逓倍波の１／４波長の電気
長を有する結合線路で構成されたＤＣカット（分布定数
形直流電圧阻止回路、抑圧手段）、２６ａ，２６ｂはバ
ッファ増幅回路１６のｎ倍波整合回路８，１０に用いた
インダクタ（抑圧手段）である。
の電気長を有する先端短絡スタブ（抑圧手段）、２２
ａ，２２ｂは上記先端短絡スタブ２１ａ，２１ｂを介し
てＧａＡｓ ＦＥＴ５，９にバイアス電圧を供給する短
絡スタブ用電源端子、２３ａ，２３ｂは集中定数形ハイ
パスフィルタを構成するインダクタ（抑圧手段）、２４
は集中定数形ハイパスフィルタを構成するキャパシタ
（抑圧手段）、２５は所望の逓倍波の１／４波長の電気
長を有する結合線路で構成されたＤＣカット（分布定数
形直流電圧阻止回路、抑圧手段）、２６ａ，２６ｂはバ
ッファ増幅回路１６のｎ倍波整合回路８，１０に用いた
インダクタ（抑圧手段）である。
【００１８】次に動作について説明する。図２は図１の
（１）での横軸を時間（ａ）および横軸を周波数（ｂ）
としたときの波形を示す波形図、図３は図１の（２）で
の横軸を時間（ａ）および横軸を周波数（ｂ）としたと
きの波形を示す波形図、図４は図１の（３）での横軸を
時間（ａ）および横軸を周波数（ｂ）としたときの波形
を示す波形図、図５は図１の（４）での横軸を時間
（ａ）および横軸を周波数（ｂ）としたときの波形を示
す波形図、図６は図１の先端短絡スタブおよび集中定数
形ハイパスフィルタの通過特性を示す波形図である。ま
ず、基本波整合回路３では、入力端子４から入力した基
本波周波数（図２（ａ），（ｂ）参照）に対してＧａＡ
ｓ ＦＥＴ５の効率が最大となるように信号を入力した
り出力したりし、ＧａＡｓ ＦＥＴ５に出力される。次
に、ＧａＡｓ ＦＥＴ５では、入力した波形に対して逓
倍波への変換が行われ（図３（ａ），（ｂ）参照）、出
力される。このＧａＡｓ ＦＥＴ５から先端短絡スタブ
２１ａ側を見込んだインピーダンスは、基本波ｆ1 を含
む入力周波数の奇数次の高調波の周波数で開放、偶数次
の高調波に対しては短絡となるため、偶数次の高調波は
先端短絡スタブ２１ａにより抑圧される。
（１）での横軸を時間（ａ）および横軸を周波数（ｂ）
としたときの波形を示す波形図、図３は図１の（２）で
の横軸を時間（ａ）および横軸を周波数（ｂ）としたと
きの波形を示す波形図、図４は図１の（３）での横軸を
時間（ａ）および横軸を周波数（ｂ）としたときの波形
を示す波形図、図５は図１の（４）での横軸を時間
（ａ）および横軸を周波数（ｂ）としたときの波形を示
す波形図、図６は図１の先端短絡スタブおよび集中定数
形ハイパスフィルタの通過特性を示す波形図である。ま
ず、基本波整合回路３では、入力端子４から入力した基
本波周波数（図２（ａ），（ｂ）参照）に対してＧａＡ
ｓ ＦＥＴ５の効率が最大となるように信号を入力した
り出力したりし、ＧａＡｓ ＦＥＴ５に出力される。次
に、ＧａＡｓ ＦＥＴ５では、入力した波形に対して逓
倍波への変換が行われ（図３（ａ），（ｂ）参照）、出
力される。このＧａＡｓ ＦＥＴ５から先端短絡スタブ
２１ａ側を見込んだインピーダンスは、基本波ｆ1 を含
む入力周波数の奇数次の高調波の周波数で開放、偶数次
の高調波に対しては短絡となるため、偶数次の高調波は
先端短絡スタブ２１ａにより抑圧される。
【００１９】そして、キャパシタ２４およびインダクタ
２３ａ，２３ｂから構成される集中定数形ハイパスフィ
ルタでは、入力した波形に対して基本波ｆ1 および２倍
波の抑圧が行われ（図６参照）、ＤＣカット２５に出力
される。なお、この集中定数形ハイパスフィルタのカッ
トオフ周波数を基本波ｆ1 よりも高く設定することによ
り基本波ｆ1 を抑圧し、かつ、先端短絡スタブ２１ａ及
び集中定数形ハイパスフィルタにより基本波ｆ1 及び偶
数次の逓倍波をＧａＡｓ ＦＥＴ５のドレイン端子側に
反射することにより、この回路を３次以上の奇数次の高
調波を得るための逓倍回路として使用した場合に変換効
率を高めることができる。次に、ＤＣカット２５では、
入力した波形に対して不要波の抑圧が行われ、バッファ
増幅回路１６の入出力整合回路としてのインダクタ２６
ａに出力される。このインダクタ２６ａでは、入力した
波形に対してｔ／Ｎが行われ（図４（ａ），（ｂ）参
照）、ＧａＡｓ ＦＥＴ９に出力される。次に、ＧａＡ
ｓ ＦＥＴ９、インダクタ２６ｂおよび先端短絡スタブ
２１ｂを介して増幅が行われ（図５（ａ），（ｂ）参
照）、出力端子１１から出力される。
２３ａ，２３ｂから構成される集中定数形ハイパスフィ
ルタでは、入力した波形に対して基本波ｆ1 および２倍
波の抑圧が行われ（図６参照）、ＤＣカット２５に出力
される。なお、この集中定数形ハイパスフィルタのカッ
トオフ周波数を基本波ｆ1 よりも高く設定することによ
り基本波ｆ1 を抑圧し、かつ、先端短絡スタブ２１ａ及
び集中定数形ハイパスフィルタにより基本波ｆ1 及び偶
数次の逓倍波をＧａＡｓ ＦＥＴ５のドレイン端子側に
反射することにより、この回路を３次以上の奇数次の高
調波を得るための逓倍回路として使用した場合に変換効
率を高めることができる。次に、ＤＣカット２５では、
入力した波形に対して不要波の抑圧が行われ、バッファ
増幅回路１６の入出力整合回路としてのインダクタ２６
ａに出力される。このインダクタ２６ａでは、入力した
波形に対してｔ／Ｎが行われ（図４（ａ），（ｂ）参
照）、ＧａＡｓ ＦＥＴ９に出力される。次に、ＧａＡ
ｓ ＦＥＴ９、インダクタ２６ｂおよび先端短絡スタブ
２１ｂを介して増幅が行われ（図５（ａ），（ｂ）参
照）、出力端子１１から出力される。
【００２０】以上のように、この実施の形態１によれ
ば、逓倍回路１５およびバッファ増幅回路１６の出力側
のバイアス線路を基本周波数の１／４波長の電気長を有
する先端短絡スタブ２１ａ，２１ｂと、逓倍回路１５の
出力部に設けられたインダクタ２３ａ，２３ｂとキャパ
シタ２４とから構成される集中定数形ハイパスフィルタ
とを組み合わせることにより、不要波を抑圧することが
できるなどの効果が得られる。
ば、逓倍回路１５およびバッファ増幅回路１６の出力側
のバイアス線路を基本周波数の１／４波長の電気長を有
する先端短絡スタブ２１ａ，２１ｂと、逓倍回路１５の
出力部に設けられたインダクタ２３ａ，２３ｂとキャパ
シタ２４とから構成される集中定数形ハイパスフィルタ
とを組み合わせることにより、不要波を抑圧することが
できるなどの効果が得られる。
【００２１】実施の形態２．図７はこの発明の実施の形
態２によるマイクロ波逓倍器を示す構成図、図８はＤＣ
カットの通過特性を示す波形図であり、図において実施
の形態１と同一符号は同一または相当部分を示すので説
明を省略する。実施の形態１では逓倍回路１５およびバ
ッファ増幅回路１６の出力側のバイアス線路を基本周波
数の１／４波長の電気長を有する先端短絡スタブ２１
ａ，２１ｂと、逓倍回路１５の出力部に設けられた集中
定数形ハイパスフィルタとを組み合わせたものについて
示したが、図７に示すように、逓倍回路１５の出力側に
所望の逓倍波の１／４波長の電気長を有する結合線路で
構成されたＤＣカット（分布定数形直流電圧阻止回路、
抑圧手段）３２を設けることにより、このＤＣカット３
２の周波数特性により、逓倍波周波数ｆ11以外の高調波
ｆ12およびｆ13を抑圧することができるなどの効果が得
られる。
態２によるマイクロ波逓倍器を示す構成図、図８はＤＣ
カットの通過特性を示す波形図であり、図において実施
の形態１と同一符号は同一または相当部分を示すので説
明を省略する。実施の形態１では逓倍回路１５およびバ
ッファ増幅回路１６の出力側のバイアス線路を基本周波
数の１／４波長の電気長を有する先端短絡スタブ２１
ａ，２１ｂと、逓倍回路１５の出力部に設けられた集中
定数形ハイパスフィルタとを組み合わせたものについて
示したが、図７に示すように、逓倍回路１５の出力側に
所望の逓倍波の１／４波長の電気長を有する結合線路で
構成されたＤＣカット（分布定数形直流電圧阻止回路、
抑圧手段）３２を設けることにより、このＤＣカット３
２の周波数特性により、逓倍波周波数ｆ11以外の高調波
ｆ12およびｆ13を抑圧することができるなどの効果が得
られる。
【００２２】実施の形態３．図９はこの発明の実施の形
態３によるマイクロ波逓倍器を示す構成図であり、図に
おいて、実施の形態１と同一符号は同一または相当部分
を示すので説明を省略する。３５はこの発明の実施の形
態３による逓倍回路、３６はこの発明の実施の形態３に
よるバッファ増幅回路、４１ａ，４１ｂは基本波周波数
の１／４波長の電気長を有する先端開放スタブ（抑圧手
段）、４２ａ，４２ｂは先端開放スタブ４１ａ，４１ｂ
を介してＧａＡｓ ＦＥＴ５，９にバイアス電圧を供給
する開放スタブ用電源端子である。実施の形態１ではＧ
ａＡｓ ＦＥＴ５，９には先端短絡スタブ２１ａ，２１
ｂが接続されているものについて示したが、図９に示す
ように、ＧａＡｓ ＦＥＴ５，９に先端開放スタブ４１
ａ，４１ｂを接続してもよい。
態３によるマイクロ波逓倍器を示す構成図であり、図に
おいて、実施の形態１と同一符号は同一または相当部分
を示すので説明を省略する。３５はこの発明の実施の形
態３による逓倍回路、３６はこの発明の実施の形態３に
よるバッファ増幅回路、４１ａ，４１ｂは基本波周波数
の１／４波長の電気長を有する先端開放スタブ（抑圧手
段）、４２ａ，４２ｂは先端開放スタブ４１ａ，４１ｂ
を介してＧａＡｓ ＦＥＴ５，９にバイアス電圧を供給
する開放スタブ用電源端子である。実施の形態１ではＧ
ａＡｓ ＦＥＴ５，９には先端短絡スタブ２１ａ，２１
ｂが接続されているものについて示したが、図９に示す
ように、ＧａＡｓ ＦＥＴ５，９に先端開放スタブ４１
ａ，４１ｂを接続してもよい。
【００２３】この場合、ＧａＡｓ ＦＥＴ５から先端開
放スタブ４１ａ側を見込んだインピーダンスは、基本波
ｆ1 を含む入力周波数の奇数次の高調波の周波数で短絡
で、偶数次の高調波に対しては開放となるため、奇数次
の高調波は先端開放スタブ４１ａにより抑圧される。一
方、キャパシタ２４およびインダクタ２３ａ，２３ｂか
ら構成される集中定数形ハイパスフィルタにより、基本
波ｆ1 をさらに抑圧し、基本波ｆ1 及び奇数次の逓倍波
をＧａＡｓ ＦＥＴ５のドレイン端子側に反射すること
により、この回路を２次以上の偶数次の高調波を得るた
めの逓倍回路３５として使用した場合に変換効率を高め
ることができるなどの効果が得られる。
放スタブ４１ａ側を見込んだインピーダンスは、基本波
ｆ1 を含む入力周波数の奇数次の高調波の周波数で短絡
で、偶数次の高調波に対しては開放となるため、奇数次
の高調波は先端開放スタブ４１ａにより抑圧される。一
方、キャパシタ２４およびインダクタ２３ａ，２３ｂか
ら構成される集中定数形ハイパスフィルタにより、基本
波ｆ1 をさらに抑圧し、基本波ｆ1 及び奇数次の逓倍波
をＧａＡｓ ＦＥＴ５のドレイン端子側に反射すること
により、この回路を２次以上の偶数次の高調波を得るた
めの逓倍回路３５として使用した場合に変換効率を高め
ることができるなどの効果が得られる。
【００２４】また、図１０はバッファ増幅回路の入出力
整合回路にインダクタを用いたときの特性を示す波形図
であり、図に示すように、バッファ増幅回路３６の入出
力整合回路を対ＧＮＤ間にシャント接続されたインダク
タ２６ａ，２６ｂを用いることにより、先端開放スタブ
４１ｂを用いた整合回路とした場合に比べて、図１０に
示すように、所望の周波数以外での不要な利得を抑圧す
ることができるなどの効果が得られる。
整合回路にインダクタを用いたときの特性を示す波形図
であり、図に示すように、バッファ増幅回路３６の入出
力整合回路を対ＧＮＤ間にシャント接続されたインダク
タ２６ａ，２６ｂを用いることにより、先端開放スタブ
４１ｂを用いた整合回路とした場合に比べて、図１０に
示すように、所望の周波数以外での不要な利得を抑圧す
ることができるなどの効果が得られる。
【００２５】実施の形態４．図１１はこの発明の実施の
形態４によるマイクロ波逓倍器の逓倍回路を示す構成図
であり、図において、実施の形態１と同一符号は同一ま
たは相当部分を示すので説明を省略する。実施の形態１
では逓倍回路１５の出力部に設けた集中定数形ハイパス
フィルタを構成するキャパシタ２４は可変させることが
できないものについて示したが、図１１に示すように、
キャパシタ２４を可変容量キャパシタ４６とすることに
より集中定数形ハイパスフィルタのカットオフ周波数を
調整し、逓倍回路出力での不要波の抑圧量を可変するこ
とができるなどの効果が得られる。
形態４によるマイクロ波逓倍器の逓倍回路を示す構成図
であり、図において、実施の形態１と同一符号は同一ま
たは相当部分を示すので説明を省略する。実施の形態１
では逓倍回路１５の出力部に設けた集中定数形ハイパス
フィルタを構成するキャパシタ２４は可変させることが
できないものについて示したが、図１１に示すように、
キャパシタ２４を可変容量キャパシタ４６とすることに
より集中定数形ハイパスフィルタのカットオフ周波数を
調整し、逓倍回路出力での不要波の抑圧量を可変するこ
とができるなどの効果が得られる。
【００２６】実施の形態５．図１２はこの発明の実施の
形態５による先端短絡スタブの電気長を変化させる回路
パターンを示した構成図である。図において実施の形態
１と同一符号は同一または相当部分を示すので説明を省
略する。５１は逓倍回路１５及びバッファ増幅回路１６
に設けられた先端短絡スタブ２１ａ，２１ｂと並走する
ように設けられたＧＮＤパターン（取付位置可変手
段）、５２はＧＮＤパターン５１に設けられた裏面の地
導体と導通するためのスルーホール（取付位置可変手
段）、５３は先端短絡スタブ２１ａ，２１ｂと地導体間
のＤＣカット用のチップキャパシタ（取付位置可変手
段）である。この実施の形態５において、図に示すよう
に、チップキャパシタ５３を先端短絡スタブ２１ａとＧ
ＮＤパターン５１間でスライドさせ、先端短絡スタブ２
１ａの電気長を変化させることにより、抑圧すべき高調
波の周波数調整をパターンカットや部品交換等を伴わず
に容易に行えるなどの効果が得られる。
形態５による先端短絡スタブの電気長を変化させる回路
パターンを示した構成図である。図において実施の形態
１と同一符号は同一または相当部分を示すので説明を省
略する。５１は逓倍回路１５及びバッファ増幅回路１６
に設けられた先端短絡スタブ２１ａ，２１ｂと並走する
ように設けられたＧＮＤパターン（取付位置可変手
段）、５２はＧＮＤパターン５１に設けられた裏面の地
導体と導通するためのスルーホール（取付位置可変手
段）、５３は先端短絡スタブ２１ａ，２１ｂと地導体間
のＤＣカット用のチップキャパシタ（取付位置可変手
段）である。この実施の形態５において、図に示すよう
に、チップキャパシタ５３を先端短絡スタブ２１ａとＧ
ＮＤパターン５１間でスライドさせ、先端短絡スタブ２
１ａの電気長を変化させることにより、抑圧すべき高調
波の周波数調整をパターンカットや部品交換等を伴わず
に容易に行えるなどの効果が得られる。
【００２７】
【発明の効果】以上のように、請求項１記載の発明によ
れば、逓倍回路とバッファ増幅回路との出力側のバイア
ス線路に抑圧手段を付加するように構成したので、不要
な周波数帯を抑圧することができ、小型化かつ調整が容
易にできる効果がある。
れば、逓倍回路とバッファ増幅回路との出力側のバイア
ス線路に抑圧手段を付加するように構成したので、不要
な周波数帯を抑圧することができ、小型化かつ調整が容
易にできる効果がある。
【００２８】請求項２記載の発明によれば、抑圧手段を
ＧａＡｓ電界効果トランジスタのゲート端子と入力端子
間に接続された基本波整合回路と、ＧａＡｓ電界効果ト
ランジスタのドレイン端子に接続され、バイアス電圧供
給線路を兼ねるとともに、基本周波数の１／４波長の電
気長を有する先端短絡スタブと、この先端短絡スタブの
出力側に接続された集中定数形ハイパスフィルタを備え
るように構成したので、不要な周波数帯を抑圧すること
ができる効果がある。
ＧａＡｓ電界効果トランジスタのゲート端子と入力端子
間に接続された基本波整合回路と、ＧａＡｓ電界効果ト
ランジスタのドレイン端子に接続され、バイアス電圧供
給線路を兼ねるとともに、基本周波数の１／４波長の電
気長を有する先端短絡スタブと、この先端短絡スタブの
出力側に接続された集中定数形ハイパスフィルタを備え
るように構成したので、不要な周波数帯を抑圧すること
ができる効果がある。
【００２９】請求項３記載の発明によれば、逓倍回路と
バッファ増幅回路との間に分布定数形直流電圧阻止回路
を備えるように構成したので、逓倍波周波数以外の高周
波を抑圧することができる効果がある。
バッファ増幅回路との間に分布定数形直流電圧阻止回路
を備えるように構成したので、逓倍波周波数以外の高周
波を抑圧することができる効果がある。
【００３０】請求項４記載の発明によれば、集中定数形
ハイパスフィルタを先端短絡スタブと分布定数形直流電
圧阻止回路との間に接続し、キャパシタおよびＧＮＤと
シャント接続されたインダクタを備えるように構成した
ので、基本波および所望の逓倍波以外の高周波を抑圧で
きる効果がある。
ハイパスフィルタを先端短絡スタブと分布定数形直流電
圧阻止回路との間に接続し、キャパシタおよびＧＮＤと
シャント接続されたインダクタを備えるように構成した
ので、基本波および所望の逓倍波以外の高周波を抑圧で
きる効果がある。
【００３１】請求項５記載の発明によれば、先端短絡ス
タブの代わりに、出力側のバイアス線路に基本周波数の
１／４波長の電気長を有する先端開放スタブを備えるよ
うに構成したので、奇数次の高調波を抑圧することがで
きる効果がある。
タブの代わりに、出力側のバイアス線路に基本周波数の
１／４波長の電気長を有する先端開放スタブを備えるよ
うに構成したので、奇数次の高調波を抑圧することがで
きる効果がある。
【００３２】請求項６記載の発明によれば、分布定数形
直流電圧阻止回路は、１／４波長の電気長を有する結合
線路とするように構成したので、所望の逓倍波以外の高
調波を抑圧することができる効果がある。
直流電圧阻止回路は、１／４波長の電気長を有する結合
線路とするように構成したので、所望の逓倍波以外の高
調波を抑圧することができる効果がある。
【００３３】請求項７記載の発明によれば、集中定数形
ハイパスフィルタのキャパシタを可変容量キャパシタと
するように構成したので、抑圧すべき高調波の次数およ
び抑圧レベルを可変とすることができる効果がある。
ハイパスフィルタのキャパシタを可変容量キャパシタと
するように構成したので、抑圧すべき高調波の次数およ
び抑圧レベルを可変とすることができる効果がある。
【００３４】請求項８記載の発明によれば、分布定数形
直流電圧阻止回路のチップコンデンサの取付位置を可変
できるように構成したので、抑圧すべき高調波の次数お
よび抑圧レベルを可変とすることができ、プリント基板
のエッチング精度等の製造上の誤差に対しても特性の変
動を小さくすることができる効果がある。
直流電圧阻止回路のチップコンデンサの取付位置を可変
できるように構成したので、抑圧すべき高調波の次数お
よび抑圧レベルを可変とすることができ、プリント基板
のエッチング精度等の製造上の誤差に対しても特性の変
動を小さくすることができる効果がある。
【００３５】請求項９記載の発明によれば、取付位置可
変手段を逓倍回路およびバッファ増幅回路に設けられた
先端短絡スタブと並走するように設けられたＧＮＤパタ
ーンと、このＧＮＤパターンに設けられた裏面の地導体
と導通するためのスルーホールと、先端短絡スタブとＧ
ＮＤパターンとの間でスライドさせ、先端短絡スタブの
電気長を変化させるチップキャパシタを備えるように構
成したので、抑圧すべき高調波の次数および抑圧レベル
を可変とすることができ、プリント基板のエッチング精
度等の製造上の誤差に対しても特性の変動を小さくする
ことができる効果がある。
変手段を逓倍回路およびバッファ増幅回路に設けられた
先端短絡スタブと並走するように設けられたＧＮＤパタ
ーンと、このＧＮＤパターンに設けられた裏面の地導体
と導通するためのスルーホールと、先端短絡スタブとＧ
ＮＤパターンとの間でスライドさせ、先端短絡スタブの
電気長を変化させるチップキャパシタを備えるように構
成したので、抑圧すべき高調波の次数および抑圧レベル
を可変とすることができ、プリント基板のエッチング精
度等の製造上の誤差に対しても特性の変動を小さくする
ことができる効果がある。
【図１】 この発明の実施の形態１によるマイクロ波逓
倍器を示す構成図である。
倍器を示す構成図である。
【図２】 図１の（１）での横軸を時間（ａ）および横
軸を周波数（ｂ）としたときの波形を示す波形図であ
る。
軸を周波数（ｂ）としたときの波形を示す波形図であ
る。
【図３】 図１の（２）での横軸を時間（ａ）および横
軸を周波数（ｂ）としたときの波形を示す波形図であ
る。
軸を周波数（ｂ）としたときの波形を示す波形図であ
る。
【図４】 図１の（３）での横軸を時間（ａ）および横
軸を周波数（ｂ）としたときの波形を示す波形図であ
る。
軸を周波数（ｂ）としたときの波形を示す波形図であ
る。
【図５】 図１の（４）での横軸を時間（ａ）および横
軸を周波数（ｂ）としたときの波形を示す波形図であ
る。
軸を周波数（ｂ）としたときの波形を示す波形図であ
る。
【図６】 図１の先端短絡スタブおよび集中定数形ハイ
パスフィルタの通過特性を示す波形図である。
パスフィルタの通過特性を示す波形図である。
【図７】 この発明の実施の形態２によるマイクロ波逓
倍器を示す構成図である。
倍器を示す構成図である。
【図８】 ＤＣカットの通過特性を示す波形図である。
【図９】 この発明の実施の形態３によるマイクロ波逓
倍器を示す構成図である。
倍器を示す構成図である。
【図１０】 バッファ増幅回路の入出力整合回路にイン
ダクタを用いたときの特性を示す波形図である。
ダクタを用いたときの特性を示す波形図である。
【図１１】 この発明の実施の形態４によるマイクロ波
逓倍器の逓倍回路を示す構成図である。
逓倍器の逓倍回路を示す構成図である。
【図１２】 この発明の実施の形態５による先端短絡ス
タブの電気長を変化させる回路パターンを示した構成図
である。
タブの電気長を変化させる回路パターンを示した構成図
である。
【図１３】 従来のマイクロ波逓倍器を示す構成図であ
る。
る。
３ 基本波整合回路（抑圧手段）、５，９ ＧａＡｓ
ＦＥＴ（ＧａＡｓ電界効果トランジスタ）、１５ 逓倍
回路、１６ バッファ増幅回路、２１ａ，２１ｂ 先端
短絡スタブ（抑圧手段）、２３ａ，２３ｂ インダクタ
（抑圧手段）、２４ キャパシタ（抑圧手段）、２５，
３２ ＤＣカット（分布定数形直流電圧阻止回路、抑圧
手段）、４１ａ，４１ｂ 先端開放スタブ（抑圧手
段）、４６可変容量キャパシタ、５１ ＧＮＤパターン
（取付位置可変手段）、５２ スルーホール（取付位置
可変手段）、５３ チップキャパシタ（取付位置可変手
段）。
ＦＥＴ（ＧａＡｓ電界効果トランジスタ）、１５ 逓倍
回路、１６ バッファ増幅回路、２１ａ，２１ｂ 先端
短絡スタブ（抑圧手段）、２３ａ，２３ｂ インダクタ
（抑圧手段）、２４ キャパシタ（抑圧手段）、２５，
３２ ＤＣカット（分布定数形直流電圧阻止回路、抑圧
手段）、４１ａ，４１ｂ 先端開放スタブ（抑圧手
段）、４６可変容量キャパシタ、５１ ＧＮＤパターン
（取付位置可変手段）、５２ スルーホール（取付位置
可変手段）、５３ チップキャパシタ（取付位置可変手
段）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｆ 3/60 Ｈ０３Ｆ 3/60 Ｈ０４Ｂ 1/04 Ｈ０４Ｂ 1/04 Ｆ Ｒ
Claims (9)
- 【請求項１】 ソース接地されたＧａＡｓ電界効果トラ
ンジスタを有し、入力側は入力された基本波周波数に対
してインピーダンス整合を行い、出力側は上記基本波周
波数のｎ倍波に対してインピーダンス整合を行う逓倍回
路と、ソース接地されたＧａＡｓ電界効果トランジスタ
を有し、上記逓倍回路から出力された逓倍波を所望の電
力レベルにまで増幅するバッファ増幅回路とを備えたマ
イクロ波逓倍器において、上記逓倍回路と上記バッファ
増幅回路との出力側のバイアス線路に不要な周波数帯を
抑圧する抑圧手段を設けたことを特徴とするマイクロ波
逓倍器。 - 【請求項２】 抑圧手段は、ＧａＡｓ電界効果トランジ
スタのゲート端子と入力端子間に接続された基本波整合
回路と、上記ＧａＡｓ電界効果トランジスタのドレイン
端子に接続され、バイアス電圧供給線路を兼ねるととも
に、基本周波数の１／４波長の電気長を有する先端短絡
スタブと、この先端短絡スタブの出力側に接続された集
中定数形ハイパスフィルタとを組み合わせたことを特徴
とする請求項１記載のマイクロ波逓倍器。 - 【請求項３】 逓倍回路とバッファ増幅回路との間に逓
倍波周波数以外の高周波を抑圧する分布定数形直流電圧
阻止回路を備えたことを特徴とする請求項１または請求
項２記載のマイクロ波逓倍器。 - 【請求項４】 集中定数形ハイパスフィルタは、先端短
絡スタブと分布定数形直流電圧阻止回路との間に接続さ
れ、キャパシタおよびＧＮＤとシャント接続されたイン
ダクタから構成されたことを特徴とする請求項３記載の
マイクロ波逓倍器。 - 【請求項５】 先端短絡スタブの代わりに、出力側のバ
イアス線路に基本周波数の１／４波長の電気長を有する
先端開放スタブを設けたことを特徴とする請求項３記載
のマイクロ波逓倍器。 - 【請求項６】 分布定数形直流電圧阻止回路は、１／４
波長の電気長を有する結合線路を用いたことを特徴とす
る請求項３記載のマイクロ波逓倍器。 - 【請求項７】 集中定数形ハイパスフィルタのキャパシ
タは、可変容量キャパシタであることを特徴とする請求
項４記載のマイクロ波逓倍器。 - 【請求項８】 分布定数形直流電圧阻止回路は、チップ
コンデンサの取付位置を可変できる取付位置可変手段を
設けたことを特徴とする請求項３記載のマイクロ波逓倍
器。 - 【請求項９】 取付位置可変手段は、逓倍回路およびバ
ッファ増幅回路に設けられた先端短絡スタブと並走する
ように設けられたＧＮＤパターンと、このＧＮＤパター
ンに設けられた裏面の地導体と導通するためのスルーホ
ールと、上記先端短絡スタブと上記ＧＮＤパターンとの
間でスライドさせ、上記先端短絡スタブの電気長を変化
させるチップキャパシタとから設けられたことを特徴と
する請求項８記載のマイクロ波逓倍器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15450896A JP3224509B2 (ja) | 1996-06-14 | 1996-06-14 | マイクロ波逓倍器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15450896A JP3224509B2 (ja) | 1996-06-14 | 1996-06-14 | マイクロ波逓倍器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH104319A true JPH104319A (ja) | 1998-01-06 |
| JP3224509B2 JP3224509B2 (ja) | 2001-10-29 |
Family
ID=15585787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15450896A Expired - Lifetime JP3224509B2 (ja) | 1996-06-14 | 1996-06-14 | マイクロ波逓倍器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3224509B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030017932A (ko) * | 2001-08-25 | 2003-03-04 | 엘지전자 주식회사 | 발진기의 고조파 제거장치 |
| JP2005051499A (ja) * | 2003-07-28 | 2005-02-24 | Nec Corp | 電力分配回路及び周波数逓倍器 |
| JP2008005146A (ja) * | 2006-06-21 | 2008-01-10 | Nec Electronics Corp | マイクロ波整合回路とリアクタンス値調整方法 |
| US8310750B2 (en) | 2008-06-30 | 2012-11-13 | Fujitsu Limited | Waveform shaping circuit and optical switching device |
-
1996
- 1996-06-14 JP JP15450896A patent/JP3224509B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030017932A (ko) * | 2001-08-25 | 2003-03-04 | 엘지전자 주식회사 | 발진기의 고조파 제거장치 |
| JP2005051499A (ja) * | 2003-07-28 | 2005-02-24 | Nec Corp | 電力分配回路及び周波数逓倍器 |
| JP2008005146A (ja) * | 2006-06-21 | 2008-01-10 | Nec Electronics Corp | マイクロ波整合回路とリアクタンス値調整方法 |
| US8310750B2 (en) | 2008-06-30 | 2012-11-13 | Fujitsu Limited | Waveform shaping circuit and optical switching device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3224509B2 (ja) | 2001-10-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100527223B1 (ko) | 고주파 전력 증폭 회로 및 고주파 전력 증폭 모듈 | |
| KR930001293B1 (ko) | 고주파전력증폭회로 | |
| JP2008035083A (ja) | 電子回路装置 | |
| JP3515811B2 (ja) | インピーダンス整合回路 | |
| CN111010090B (zh) | 一种宽带有源二倍频器 | |
| JPH1056339A (ja) | 高周波増幅器 | |
| JPH104319A (ja) | マイクロ波逓倍器 | |
| CN116582090A (zh) | 一种可重构变频电路和无线通信设备 | |
| JPH06232657A (ja) | 高周波増幅器 | |
| JPH09289421A (ja) | 高周波用電力増幅器 | |
| JPH03250807A (ja) | 電力合成形多段増幅器 | |
| JPH11261314A (ja) | 高調波抑圧回路 | |
| JPH04129308A (ja) | 高周波増幅器 | |
| JP3412292B2 (ja) | 高調波抑圧回路 | |
| JPH0946148A (ja) | 電力増幅器 | |
| JPH0585101U (ja) | マイクロ波半導体装置用バイアス回路 | |
| JP2020191551A (ja) | 増幅回路、高周波フロントエンド回路および通信装置 | |
| JPH0918255A (ja) | 半導体装置 | |
| JP2018142827A (ja) | 半導体装置および電子機器 | |
| JP2000165163A (ja) | 高周波用電力増幅器 | |
| JPH039642B2 (ja) | ||
| JP2000244262A (ja) | 高周波用電力増幅器 | |
| JP2000323929A (ja) | 逓倍器 | |
| JP2005223502A (ja) | マイクロ波装置用バイアス回路 | |
| KR100333340B1 (ko) | 피이드백 회로가 있는 능동 인버터를 이용한 고주파용 여파기 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070824 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080824 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080824 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090824 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090824 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100824 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110824 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110824 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120824 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120824 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130824 Year of fee payment: 12 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |