JPH1042549A - 集積回路 - Google Patents
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- JPH1042549A JPH1042549A JP8194864A JP19486496A JPH1042549A JP H1042549 A JPH1042549 A JP H1042549A JP 8194864 A JP8194864 A JP 8194864A JP 19486496 A JP19486496 A JP 19486496A JP H1042549 A JPH1042549 A JP H1042549A
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Abstract
(57)【要約】
【課題】 低電圧・高速動作で、かつ、低消費電流化を
実現できる昇圧回路を内蔵する集積回路を提供する。 【解決手段】動作モードにより、発振回路２、ＣＰＵ等
の負荷回路３の消費電流に差があるような場合、昇圧回
路１で昇圧する倍率を動作モードに合わせて変更できる
ように昇圧倍率制御回路７，昇圧クロック制御回路８を
付加したものである。これにより、昇圧することによる
消費電力の損失が抑えられることになり、従来の構成よ
りも低消費電流化が実現できる。また、発振回路２、Ｃ
ＰＵ等の負荷回路３の電源を、定電圧回路出力とする
と、更に低消費電流化が実現できる。
実現できる昇圧回路を内蔵する集積回路を提供する。 【解決手段】動作モードにより、発振回路２、ＣＰＵ等
の負荷回路３の消費電流に差があるような場合、昇圧回
路１で昇圧する倍率を動作モードに合わせて変更できる
ように昇圧倍率制御回路７，昇圧クロック制御回路８を
付加したものである。これにより、昇圧することによる
消費電力の損失が抑えられることになり、従来の構成よ
りも低消費電流化が実現できる。また、発振回路２、Ｃ
ＰＵ等の負荷回路３の電源を、定電圧回路出力とする
と、更に低消費電流化が実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、昇圧回路、昇圧回
路かつ定電圧回路を内蔵した集積回路に関するものであ
る。
路かつ定電圧回路を内蔵した集積回路に関するものであ
る。
【０００２】
【従来の技術】近年では、機器の小型化や環境保護を理
由に、電源として用いる電池の使用本数を、削減しよう
という動きがある。また、電池使用本数の削減分、電池
の長寿命化が叫ばれており、これらをうけて半導体集積
回路やマイクロコンピュータは、低電圧化、高速化及び
低消費電流化が要求されている。半導体集積回路、特に
マイクロコンピュータにおいては、電源電圧の低電圧化
に伴い昇圧回路、昇圧回路かつ定電圧回路を内蔵し、低
電圧化、高速化及び低消費電流化を実現しようとしてい
る。
由に、電源として用いる電池の使用本数を、削減しよう
という動きがある。また、電池使用本数の削減分、電池
の長寿命化が叫ばれており、これらをうけて半導体集積
回路やマイクロコンピュータは、低電圧化、高速化及び
低消費電流化が要求されている。半導体集積回路、特に
マイクロコンピュータにおいては、電源電圧の低電圧化
に伴い昇圧回路、昇圧回路かつ定電圧回路を内蔵し、低
電圧化、高速化及び低消費電流化を実現しようとしてい
る。
【０００３】以下に従来の昇圧回路、定電圧回路を用い
た集積回路について説明する。
た集積回路について説明する。
【０００４】図３は、従来の集積回路の回路構成を示す
一例のブロック図である。図３において、１は昇圧回
路、２は発振回路、３はＣＰＵ等の負荷回路、４はスタ
ートアップ回路である。昇圧回路１の出力は、発振回路
２とＣＰＵ等の負荷回路３の電源として接続されてい
る。発振回路２の出力はＣＰＵ等の負荷回路３を介して
昇圧回路１に入力している。また、ＣＰＵ等の負荷回路
３からは信号線を介してスタートアップ回路４に制御信
号が入力される構成になっている。昇圧回路１の出力と
接地電位６の間に、スタートアップ回路４が接続されて
いる。
一例のブロック図である。図３において、１は昇圧回
路、２は発振回路、３はＣＰＵ等の負荷回路、４はスタ
ートアップ回路である。昇圧回路１の出力は、発振回路
２とＣＰＵ等の負荷回路３の電源として接続されてい
る。発振回路２の出力はＣＰＵ等の負荷回路３を介して
昇圧回路１に入力している。また、ＣＰＵ等の負荷回路
３からは信号線を介してスタートアップ回路４に制御信
号が入力される構成になっている。昇圧回路１の出力と
接地電位６の間に、スタートアップ回路４が接続されて
いる。
【０００５】以上のように構成された従来の集積回路に
ついて、以下その動作について説明する。
ついて、以下その動作について説明する。
【０００６】まず、電源投入時、リセット時、スタート
アップ回路４により、昇圧回路１の出力を電源(ＶＳＳ
電位)に固定させ、外部の電源電圧レベルで発振回路２
とＣＰＵ等の負荷回路３を駆動させる。次に、発振回路
２の出力であるクロック信号がＣＰＵ等の負荷回路３を
介して昇圧回路１に入力され、昇圧回路１が動作を開始
する。また、昇圧回路１の出力が安定後、ＣＰＵ等の負
荷回路３から制御信号を出力し、スタートアップ回路４
の動作を停止させる。これにより、外部の電源電圧が電
池１本(1.5Ｖ)の低電圧でもＣＰＵ等の負荷回路３を高
速で動作させることができる。
アップ回路４により、昇圧回路１の出力を電源(ＶＳＳ
電位)に固定させ、外部の電源電圧レベルで発振回路２
とＣＰＵ等の負荷回路３を駆動させる。次に、発振回路
２の出力であるクロック信号がＣＰＵ等の負荷回路３を
介して昇圧回路１に入力され、昇圧回路１が動作を開始
する。また、昇圧回路１の出力が安定後、ＣＰＵ等の負
荷回路３から制御信号を出力し、スタートアップ回路４
の動作を停止させる。これにより、外部の電源電圧が電
池１本(1.5Ｖ)の低電圧でもＣＰＵ等の負荷回路３を高
速で動作させることができる。
【０００７】また、図４は従来の集積回路の回路構成を
示す他の例のブロック図である。図４において、５は定
電圧回路であり、前記図３と同じ構成のブロックには同
じ符号を付してある。この回路構成において、昇圧回路
１の出力は、定電圧回路５の電源として接続されてい
る。定電圧回路５の出力は、発振回路２とＣＰＵ等の負
荷回路３の電源として接続されている。発振回路２の出
力はＣＰＵ等の負荷回路３を介して昇圧回路１に入力し
ている。また、ＣＰＵ等の負荷回路３からは信号線を介
してスタートアップ回路４に制御信号が入力される構成
になっている。定電圧回路５の出力と接地電位６の間
に、スタートアップ回路４が接続されている。
示す他の例のブロック図である。図４において、５は定
電圧回路であり、前記図３と同じ構成のブロックには同
じ符号を付してある。この回路構成において、昇圧回路
１の出力は、定電圧回路５の電源として接続されてい
る。定電圧回路５の出力は、発振回路２とＣＰＵ等の負
荷回路３の電源として接続されている。発振回路２の出
力はＣＰＵ等の負荷回路３を介して昇圧回路１に入力し
ている。また、ＣＰＵ等の負荷回路３からは信号線を介
してスタートアップ回路４に制御信号が入力される構成
になっている。定電圧回路５の出力と接地電位６の間
に、スタートアップ回路４が接続されている。
【０００８】以上のように構成された従来の集積回路に
ついて、以下その動作について説明する。
ついて、以下その動作について説明する。
【０００９】まず、電源投入時、リセット時、スタート
アップ回路４により、定電圧回路５の出力を電源(ＶＳ
Ｓ電位)に固定させ、外部の電源電圧レベルで発振回路
２とＣＰＵ等の負荷回路３を駆動させる。次に、発振回
路２の出力であるクロック信号がＣＰＵ等の負荷回路３
を介して昇圧回路１に入力され、昇圧回路１が動作を開
始する。また、昇圧回路１の出力が安定後、ＣＰＵ等の
負荷回路３から制御信号を出力し、スタートアップ回路
４の動作を停止させる。これにより、外部の電源電圧が
電池１本(1.5Ｖ)の低電圧でもＣＰＵ等の負荷回路３を
高速で動作させることができる。また、一定電圧を出力
する定電圧回路５を、発振回路２やＣＰＵ等の負荷回路
３の電源として挿入することにより、外部電源電圧に関
係なく発振回路２やＣＰＵ等の負荷回路３にかかる電圧
は一定となり、消費電流を抑えることができ、低消費電
流化が実現できる。
アップ回路４により、定電圧回路５の出力を電源(ＶＳ
Ｓ電位)に固定させ、外部の電源電圧レベルで発振回路
２とＣＰＵ等の負荷回路３を駆動させる。次に、発振回
路２の出力であるクロック信号がＣＰＵ等の負荷回路３
を介して昇圧回路１に入力され、昇圧回路１が動作を開
始する。また、昇圧回路１の出力が安定後、ＣＰＵ等の
負荷回路３から制御信号を出力し、スタートアップ回路
４の動作を停止させる。これにより、外部の電源電圧が
電池１本(1.5Ｖ)の低電圧でもＣＰＵ等の負荷回路３を
高速で動作させることができる。また、一定電圧を出力
する定電圧回路５を、発振回路２やＣＰＵ等の負荷回路
３の電源として挿入することにより、外部電源電圧に関
係なく発振回路２やＣＰＵ等の負荷回路３にかかる電圧
は一定となり、消費電流を抑えることができ、低消費電
流化が実現できる。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、低電圧・高速動作を実現するために、昇
圧回路出力は、常に外部電源電圧をＮ倍に昇圧するた
め、外部電源電圧で発振回路やＣＰＵ等の負荷回路を、
動作させる時の消費電流と、昇圧回路出力をＮ倍に昇圧
して、発振回路やＣＰＵ等の負荷回路の電源とした場合
とを比較すると、消費電流もＮ倍となる。したがって、
このような構成では、低電圧・高速動作が実現できる
が、消費電流が増大するという問題が生じていた。
来の構成では、低電圧・高速動作を実現するために、昇
圧回路出力は、常に外部電源電圧をＮ倍に昇圧するた
め、外部電源電圧で発振回路やＣＰＵ等の負荷回路を、
動作させる時の消費電流と、昇圧回路出力をＮ倍に昇圧
して、発振回路やＣＰＵ等の負荷回路の電源とした場合
とを比較すると、消費電流もＮ倍となる。したがって、
このような構成では、低電圧・高速動作が実現できる
が、消費電流が増大するという問題が生じていた。
【００１１】本発明は上記従来の課題を解決するもの
で、低電圧・高速動作で、かつ、低消費電流化を実現で
きる昇圧回路を内蔵する集積回路を提供することを目的
とする。
で、低電圧・高速動作で、かつ、低消費電流化を実現で
きる昇圧回路を内蔵する集積回路を提供することを目的
とする。
【００１２】
【課題を解決する手段】本発明の上記した課題を解決し
目的を達成するために、動作モードにより、発振回路、
ＣＰＵ等の負荷回路の消費電流に差があるような場合、
昇圧回路で昇圧する倍率を動作モードに合わせて変更で
きるように構成したものである。これにより、昇圧する
ことによる消費電力の損失が抑えられることになり、従
来の構成よりも低消費電流化が実現できる。また、発振
回路、ＣＰＵ等の負荷回路の電源を、定電圧回路出力と
すると、更に低消費電流化が実現できる。
目的を達成するために、動作モードにより、発振回路、
ＣＰＵ等の負荷回路の消費電流に差があるような場合、
昇圧回路で昇圧する倍率を動作モードに合わせて変更で
きるように構成したものである。これにより、昇圧する
ことによる消費電力の損失が抑えられることになり、従
来の構成よりも低消費電流化が実現できる。また、発振
回路、ＣＰＵ等の負荷回路の電源を、定電圧回路出力と
すると、更に低消費電流化が実現できる。
【００１３】
【発明の実施の形態】本発明の請求項１記載の発明は、
電源を昇圧する昇圧回路と、前記昇圧回路出力を電源と
する発振回路、ＣＰＵ等の負荷となる回路と、前記発振
回路の発振開始時に前記発振回路、前記ＣＰＵ等の負荷
となる回路の電源に一定電位を供給するスタートアップ
回路と、前記昇圧回路出力の出力値を外部入力により制
御する昇圧倍率制御回路と、前記昇圧倍率制御回路を介
して昇圧用クロックを前記昇圧回路に供給する昇圧クロ
ック制御回路を有するものであり、昇圧する倍率を必要
に応じて変更することにより、低消費電流化するという
作用を有する。
電源を昇圧する昇圧回路と、前記昇圧回路出力を電源と
する発振回路、ＣＰＵ等の負荷となる回路と、前記発振
回路の発振開始時に前記発振回路、前記ＣＰＵ等の負荷
となる回路の電源に一定電位を供給するスタートアップ
回路と、前記昇圧回路出力の出力値を外部入力により制
御する昇圧倍率制御回路と、前記昇圧倍率制御回路を介
して昇圧用クロックを前記昇圧回路に供給する昇圧クロ
ック制御回路を有するものであり、昇圧する倍率を必要
に応じて変更することにより、低消費電流化するという
作用を有する。
【００１４】請求項２に記載の発明は、電源を昇圧する
昇圧回路と、前記昇圧回路出力を電源として一定電圧を
出力する定電圧回路と、前記定電圧回路出力を電源とす
る発振回路、ＣＰＵ等の負荷となる回路と、前記発振回
路の発振開始時に前記発振回路、前記ＣＰＵ等の負荷と
なる回路の電源に一定電位を供給するスタートアップ回
路と、前記昇圧回路出力の出力値を外部入力により制御
する昇圧倍率制御回路と、前記昇圧倍率制御回路を介し
て昇圧用クロックを前記昇圧回路に供給する昇圧クロッ
ク制御回路を有するものであり、昇圧する倍率を必要に
応じて変更することにより、低消費電流化するという作
用を有する。また、発振回路とＣＰＵ等の負荷回路の電
源として、一定電位を供給する定電圧回路により、更
に、低消費電流化するという作用も有する。
昇圧回路と、前記昇圧回路出力を電源として一定電圧を
出力する定電圧回路と、前記定電圧回路出力を電源とす
る発振回路、ＣＰＵ等の負荷となる回路と、前記発振回
路の発振開始時に前記発振回路、前記ＣＰＵ等の負荷と
なる回路の電源に一定電位を供給するスタートアップ回
路と、前記昇圧回路出力の出力値を外部入力により制御
する昇圧倍率制御回路と、前記昇圧倍率制御回路を介し
て昇圧用クロックを前記昇圧回路に供給する昇圧クロッ
ク制御回路を有するものであり、昇圧する倍率を必要に
応じて変更することにより、低消費電流化するという作
用を有する。また、発振回路とＣＰＵ等の負荷回路の電
源として、一定電位を供給する定電圧回路により、更
に、低消費電流化するという作用も有する。
【００１５】以下、本発明の各実施の形態について、図
１，図２を用いて説明する。
１，図２を用いて説明する。
【００１６】（実施の形態１）図１は、本発明の実施の
形態１における集積回路の回路構成を示すブロック図で
ある。図１において、７は昇圧倍率制御回路、８は昇圧
クロック制御回路であり、その他の前記従来例(図３，
図４)と同じ機能のブロックには同じ符号を付してあ
る。この回路構成では昇圧回路１の出力は、発振回路２
とＣＰＵ等の負荷回路３の電源として接続されている。
発振回路２の出力はＣＰＵ等の負荷回路３を介して昇圧
クロック制御回路８に入力され、更に昇圧倍率制御回路
７を介して昇圧回路１に入力されている。外部入力９に
より、ＣＰＵ等の負荷回路３と昇圧クロック制御回路８
と昇圧倍率制御回路７を制御する。また、ＣＰＵ等の負
荷回路３からは信号線を介してスタートアップ回路４に
制御信号が入力される構成になっている。昇圧回路１の
出力と接地電位６の間に、スタートアップ回路４が接続
されている。
形態１における集積回路の回路構成を示すブロック図で
ある。図１において、７は昇圧倍率制御回路、８は昇圧
クロック制御回路であり、その他の前記従来例(図３，
図４)と同じ機能のブロックには同じ符号を付してあ
る。この回路構成では昇圧回路１の出力は、発振回路２
とＣＰＵ等の負荷回路３の電源として接続されている。
発振回路２の出力はＣＰＵ等の負荷回路３を介して昇圧
クロック制御回路８に入力され、更に昇圧倍率制御回路
７を介して昇圧回路１に入力されている。外部入力９に
より、ＣＰＵ等の負荷回路３と昇圧クロック制御回路８
と昇圧倍率制御回路７を制御する。また、ＣＰＵ等の負
荷回路３からは信号線を介してスタートアップ回路４に
制御信号が入力される構成になっている。昇圧回路１の
出力と接地電位６の間に、スタートアップ回路４が接続
されている。
【００１７】以上のように構成された本実施の形態の集
積回路について、以下その動作について説明する。
積回路について、以下その動作について説明する。
【００１８】まず、電源投入時、リセット時、スタート
アップ回路４により、昇圧回路出力を電源(ＶＳＳ電位)
に固定させ、外部の電源電圧レベルで発振回路２とＣＰ
Ｕ等の負荷回路３を駆動させる。次に、発振回路２の出
力であるクロック信号がＣＰＵ等の負荷回路３を介して
昇圧クロック制御回路８に入力され、更に昇圧倍率制御
回路７を介して昇圧回路１に入力され、昇圧回路１が動
作を開始する。また、昇圧回路１の出力が安定後、ＣＰ
Ｕ等の負荷回路３から制御信号を出力し、スタートアッ
プ回路４の動作を停止させる。これにより、外部の電源
電圧が電池１本(1.5Ｖ)の低電圧でも、ＣＰＵ等の負荷
回路３を高速で動作させることができる。
アップ回路４により、昇圧回路出力を電源(ＶＳＳ電位)
に固定させ、外部の電源電圧レベルで発振回路２とＣＰ
Ｕ等の負荷回路３を駆動させる。次に、発振回路２の出
力であるクロック信号がＣＰＵ等の負荷回路３を介して
昇圧クロック制御回路８に入力され、更に昇圧倍率制御
回路７を介して昇圧回路１に入力され、昇圧回路１が動
作を開始する。また、昇圧回路１の出力が安定後、ＣＰ
Ｕ等の負荷回路３から制御信号を出力し、スタートアッ
プ回路４の動作を停止させる。これにより、外部の電源
電圧が電池１本(1.5Ｖ)の低電圧でも、ＣＰＵ等の負荷
回路３を高速で動作させることができる。
【００１９】また、外部入力９により、動作モードを変
更し、発振回路２やＣＰＵ等の負荷回路３の消費電流が
少なくなった場合、これに合わせて昇圧回路１で昇圧す
る倍率も変更するように、昇圧回路１を昇圧クロック制
御回路８と、昇圧倍率制御回路７を用いて制御する。ま
た、外部入力９だけでなく、ＣＰＵ等の負荷回路３の命
令により、昇圧する倍率を変更できるようにすることも
できる。これにより、低電圧・高速動作・低消費電流化
が実現できる。また、本発明の実施の形態１を利用した
場合、３Ｖや５Ｖの通常電圧や低速動作においても同様
の効果が得られる。
更し、発振回路２やＣＰＵ等の負荷回路３の消費電流が
少なくなった場合、これに合わせて昇圧回路１で昇圧す
る倍率も変更するように、昇圧回路１を昇圧クロック制
御回路８と、昇圧倍率制御回路７を用いて制御する。ま
た、外部入力９だけでなく、ＣＰＵ等の負荷回路３の命
令により、昇圧する倍率を変更できるようにすることも
できる。これにより、低電圧・高速動作・低消費電流化
が実現できる。また、本発明の実施の形態１を利用した
場合、３Ｖや５Ｖの通常電圧や低速動作においても同様
の効果が得られる。
【００２０】（実施の形態２）図２は本発明の実施の形
態２における集積回路の回路構成を示すブロック図であ
り、図２において、定電圧回路５が昇圧回路１の出力側
に接続され、その出力を発振回路２及びＣＰＵ等の負荷
回路３に入力する構成となっていて、その他は図１の実
施の形態１と同様である。
態２における集積回路の回路構成を示すブロック図であ
り、図２において、定電圧回路５が昇圧回路１の出力側
に接続され、その出力を発振回路２及びＣＰＵ等の負荷
回路３に入力する構成となっていて、その他は図１の実
施の形態１と同様である。
【００２１】以上のように構成された本実施の形態の集
積回路について、以下その動作について説明する。
積回路について、以下その動作について説明する。
【００２２】まず、電源投入時、リセット時、スタート
アップ回路４により、定電圧回路出力を電源(ＶＳＳ電
位)に固定させ、外部の電源電圧レベルで発振回路２と
ＣＰＵ等の負荷回路３を駆動させる。次に、発振回路２
の出力であるクロック信号がＣＰＵ等の負荷回路３を介
して昇圧クロック制御回路８に入力され、更に昇圧倍率
制御回路７を介して昇圧回路１に入力され、昇圧回路１
が動作を開始する。また、昇圧回路１の出力が安定後、
ＣＰＵ等の負荷回路３から制御信号を出力し、スタート
アップ回路４の動作を停止させる。これにより、外部の
電源電圧が電池１本(1.5Ｖ)の低電圧でも、ＣＰＵ等の
負荷回路３を高速で動作させることができる。
アップ回路４により、定電圧回路出力を電源(ＶＳＳ電
位)に固定させ、外部の電源電圧レベルで発振回路２と
ＣＰＵ等の負荷回路３を駆動させる。次に、発振回路２
の出力であるクロック信号がＣＰＵ等の負荷回路３を介
して昇圧クロック制御回路８に入力され、更に昇圧倍率
制御回路７を介して昇圧回路１に入力され、昇圧回路１
が動作を開始する。また、昇圧回路１の出力が安定後、
ＣＰＵ等の負荷回路３から制御信号を出力し、スタート
アップ回路４の動作を停止させる。これにより、外部の
電源電圧が電池１本(1.5Ｖ)の低電圧でも、ＣＰＵ等の
負荷回路３を高速で動作させることができる。
【００２３】また、外部入力９により、動作モードを変
更し、発振回路２やＣＰＵ等の負荷回路３の消費電流が
少なくなった場合、これに合わせて昇圧回路１で昇圧す
る倍率も変更するように、昇圧回路１を昇圧クロック制
御回路８と、昇圧倍率制御回路７を用いて制御する。ま
た、外部入力９だけでなく、ＣＰＵ等の負荷回路３の命
令により、昇圧する倍率を変更できるようにすることも
できる。これにより、低電圧・高速動作・低消費電流化
が実現できる。
更し、発振回路２やＣＰＵ等の負荷回路３の消費電流が
少なくなった場合、これに合わせて昇圧回路１で昇圧す
る倍率も変更するように、昇圧回路１を昇圧クロック制
御回路８と、昇圧倍率制御回路７を用いて制御する。ま
た、外部入力９だけでなく、ＣＰＵ等の負荷回路３の命
令により、昇圧する倍率を変更できるようにすることも
できる。これにより、低電圧・高速動作・低消費電流化
が実現できる。
【００２４】更に、一定電圧を出力する定電圧回路５
を、発振回路２やＣＰＵ等の負荷回路３の電源として挿
入することにより、外部電源電圧に関係なく発振回路２
やＣＰＵ等の負荷回路３にかかる電圧は一定となり、消
費電流を抑えることができ、低消費電流化が実現でき
る。また、本発明の実施の形態２を利用した場合、３Ｖ
や５Ｖの通常電圧や低速動作においても同様の効果が得
られる。
を、発振回路２やＣＰＵ等の負荷回路３の電源として挿
入することにより、外部電源電圧に関係なく発振回路２
やＣＰＵ等の負荷回路３にかかる電圧は一定となり、消
費電流を抑えることができ、低消費電流化が実現でき
る。また、本発明の実施の形態２を利用した場合、３Ｖ
や５Ｖの通常電圧や低速動作においても同様の効果が得
られる。
【００２５】
【発明の効果】以上説明したように本発明の集積回路
は、昇圧クロック制御回路と、昇圧倍率制御回路あるい
は定電圧回路を設けることにより、低電圧・高速動作・
低消費電流化することができる。
は、昇圧クロック制御回路と、昇圧倍率制御回路あるい
は定電圧回路を設けることにより、低電圧・高速動作・
低消費電流化することができる。
【図１】本発明の実施の形態１における集積回路の構成
を示すブロック図である。
を示すブロック図である。
【図２】本発明の実施の形態２における集積回路の構成
を示すブロック図である。
を示すブロック図である。
【図３】従来の昇圧回路を内蔵する集積回路の構成を示
すブロック図である。
すブロック図である。
【図４】従来の昇圧回路と定電圧回路を内蔵する集積回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
１…昇圧回路、 ２…発振回路、 ３…ＣＰＵ等の負荷
回路、 ４…スタートアップ回路、 ５…定電圧回路、
６…接地電位、 ７…昇圧倍率制御回路、 ８…昇圧
クロック制御回路、 ９…外部入力。
回路、 ４…スタートアップ回路、 ５…定電圧回路、
６…接地電位、 ７…昇圧倍率制御回路、 ８…昇圧
クロック制御回路、 ９…外部入力。
Claims (2)
- 【請求項１】 電源を昇圧する昇圧回路と、前記昇圧回
路出力を電源とする発振回路、ＣＰＵ等の負荷となる回
路と、前記発振回路の発振開始時に前記発振回路、前記
ＣＰＵ等の負荷となる回路の電源に一定電位を供給する
スタートアップ回路と、前記昇圧回路出力の出力値を外
部入力により制御する昇圧倍率制御回路と、前記昇圧倍
率制御回路を介して昇圧用クロックを前記昇圧回路に供
給する昇圧クロック制御回路を有することを特徴とする
集積回路。 - 【請求項２】 電源を昇圧する昇圧回路と、前記昇圧回
路出力を電源として一定電圧を出力する定電圧回路と、
前記定電圧回路出力を電源とする発振回路、ＣＰＵ等の
負荷となる回路と、前記発振回路の発振開始時に前記発
振回路、前記ＣＰＵ等の負荷となる回路の電源に一定電
位を供給するスタートアップ回路と、前記昇圧回路出力
の出力値を外部入力により制御する昇圧倍率制御回路
と、前記昇圧倍率制御回路を介して昇圧用クロックを前
記昇圧回路に供給する昇圧クロック制御回路を有するこ
とを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8194864A JPH1042549A (ja) | 1996-07-24 | 1996-07-24 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8194864A JPH1042549A (ja) | 1996-07-24 | 1996-07-24 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1042549A true JPH1042549A (ja) | 1998-02-13 |
Family
ID=16331575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8194864A Pending JPH1042549A (ja) | 1996-07-24 | 1996-07-24 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1042549A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004507809A (ja) * | 2000-07-24 | 2004-03-11 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 電圧レベルがプロセッサにより制御されるシステムにおいて決定論的電源投入電圧を与える方法および装置 |
| WO2009011267A1 (ja) * | 2007-07-19 | 2009-01-22 | Hochiki Corporation | 警報器 |
-
1996
- 1996-07-24 JP JP8194864A patent/JPH1042549A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004507809A (ja) * | 2000-07-24 | 2004-03-11 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 電圧レベルがプロセッサにより制御されるシステムにおいて決定論的電源投入電圧を与える方法および装置 |
| JP4716642B2 (ja) * | 2000-07-24 | 2011-07-06 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 電圧レベルがプロセッサにより制御されるシステムにおいて決定論的電源投入電圧を与える方法および装置 |
| WO2009011267A1 (ja) * | 2007-07-19 | 2009-01-22 | Hochiki Corporation | 警報器 |
| JP5216767B2 (ja) * | 2007-07-19 | 2013-06-19 | ホーチキ株式会社 | 警報器 |
| US8742937B2 (en) | 2007-07-19 | 2014-06-03 | Hochiki Corporation | Alarm unit |
| KR101429320B1 (ko) * | 2007-07-19 | 2014-08-11 | 호치키 가부시키가이샤 | 경보기 |
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