JPH1041993A - ゼロクロス二値化回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＰＨＳ等のデジタル移動通信機器の受信装置
において、受信時の誤り率の劣化を防止することができ
るゼロクロス二値化回路を提供することを目的とする。 【解決手段】 サンプリング周期で抽出されたクロック
位相信号を連続３サンプルにわたって保持レジスタ３，
４で保持した後、符号検出手段５，６によって符号ビッ
トの正負の変化点を検出する。第１サンプルと第２サン
プルの間に変化点があり、かつ第３サンプルの符号が第
２サンプルと同一である時、別途、絶対値大小比較手段
９および遅延レジスタ１０，１１によって算出された第
一サンプルと第二サンプルの比較結果から絶対値の小さ
い方のサンプルをより真のゼロクロス点に近いサンプル
点と判定して二値化を行うゼロクロス判定手段１２を設
けた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル通信の受
信機におけるクロック再生装置において、入力信号を二
値化するゼロクロス二値化回路に関するものである。

【０００２】

【従来の技術】デジタル移動通信分野においては、端末
や基地局において受信した変調波から復調検波のための
クロックタイミングを再生する必要がある。例えばＰＨ
Ｓにおいてはπ／４シフトＱＰＳＫ変調波から１９２ｋ
Ｈｚの送信シンボルクロックをフィルタリングによって
抽出することになるが、この処理は線形・非線形な高精
度の演算処理を必要とするため、ＤＳＰなどを用いたデ
ジタル信号処理回路によって構成されることが多い。処
理方式としてはゼロクロス抽出といわれる方式が一般的
であり、ゼロクロス点がクロック位相を表わしゼロクロ
ス周期がクロック周期となる信号出力が得られる。しか
し、実際には受信ＳＮ比の条件に応じた位相ジッタを含
んでいるため、その後段のＢＰＦやＰＬＬによって平滑
処理を行うことが必要になる。平滑手段はクロック再生
の初期引き込み性能、および、ジッタ性能を決定する要
因であり、様々な実現回路が考えられるが、クロック抽
出信号の二値化を行うことによって構成の容易なデジタ
ルＰＬＬ（ＤＰＬＬ）を使用することが出来るため、二
値化したうえでＤＰＬＬと組み合わせる方式をとるのが
一般的である。

【０００３】以下、この二値化の実現手段として従来用
いられている回路方式について説明する。図５は従来の
デジタル二値化回路を用いたクロック再生装置の構成図
である。図５において１はＡＤ変換器、２はクロック位
相信号を抽出するクロック位相抽出手段、３と４は抽出
された信号をサンプリング周期で遅延させる保持レジス
タ、５と６はそれぞれの保持レジスタ３，４の内容から
符号の極性を検出する符号検出手段、７は得られた２つ
の符号を監視してゼロクロス点を判定して二値化するゼ
ロクロス判定手段、８は二値化されたクロック位相信号
を平滑化して安定な再生クロックに変換するデジタルＰ
ＬＬ手段である。

【０００４】以上のように構成された従来の二値化回路
を用いたクロック再生装置について、以下その動作を説
明する。従来の回路は受信変調信号をＡＤ変換した後、
デジタル信号処理回路で構成されたクロック位相抽出手
段２によってクロック位相信号を抽出する。この信号は
２の補数表現、または符号付きバイナリ表現で出力さ
れ、サンプル周期で２段のシフトレジスタに蓄えられ
る。次に、この２つのレジスタの符号ビットの変化点を
検出してデコードすることにより、連続する２サンプル
の正符号から負符号への変化、又は、負符号から正符号
への変化をもってゼロクロスと判定して二値化すること
ができる。一般にデジタル信号処理演算においては、ナ
イキスト条件を満たす入力の帯域制限が前提となってい
るため、アナログ処理のようなゼロクロス近傍での符号
不確定によるチャタリングの発生は考慮されず、このよ
うな簡単な処理回路で実現されることが多い。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来の方法および構成では、符号変化後のサンプル点を位
相のゼロクロスとしているため、量子化されない厳密な
ゼロクロス点からみると、補正不可能な遅延オフセット
がついてしまう欠点がある。

【０００６】これを説明するため図６に動作図を示す。
図６は従来の二値化処理方式の動作説明図である。図６
において、クロック抽出信号に対して真のゼロ基準がど
のサンプルとサンプルの間に位置していたかによって二
値化出力が決定してしまい、その間のオフセット情報が
二値化に反映されないことを表わしている。このオフセ
ットがＣＡＳＥ１の場合には信号の下りゼロクロスの時
に二値化出力が１サンプル周期以下の遅れを生じ、ＣＡ
ＳＥ２の場合には信号の上りゼロクロスの時に二値化出
力が１サンプル周期以下の遅れを生じてしまう。更に、
このオフセットは一定値ではなく様々な要因によってド
リフトするアナログ量であり厳密な調整が不可能である
ため、実際には動作中のオフセット量はＣＡＳＥ１とＣ
ＡＳＥ２の間で変位していく可能性が高い。従ってこの
ような場合、得られた二値化出力には補正不可能な遅延
誤差が混入してくるという問題を有している。

【０００７】更に、この誤差はおくれ方向にしか発生せ
ず直流成分として累積するため、通常は後段のＰＬＬに
よって取り除くことができない量である。もちろんオー
バーサンプルによってサンプリング周期がクロック周期
に対して十分短くとられていれば、このオフセットによ
るクロック位相ずれは問題にならないが、構成上、高々
１０倍程度の差しかとれないのが普通であり、この場
合、１サンプリング幅程度の位相ずれは決して無視でき
る量ではなく、復調検波処理において確実にビット誤り
率（ＢＥＲ）の悪化を招く要因となる。

【０００８】本発明は上記従来の問題点を解決するもの
で、再生クロックの補正不可能なオフセットが発生しな
い二値化処理が可能なゼロクロス二値化回路を提供する
ことを目的とする。

【０００９】

【課題を解決するための手段】請求項１の発明は、サン
プリング周期で抽出されたクロック位相信号を入力と
し、連続する３サンプルにわたって符号の正負を判定し
保持する符号検出手段と、保持されたサンプル値を用い
て第一サンプル値と第二サンプル値の絶対値の大小を比
較する比較手段と、前記保持された符号と前記大小比較
結果を入力として、第一サンプルと第二サンプルの間に
符号の変化があり、かつ第三サンプルの符号が第二サン
プルと同一である時に、第一サンプルと第二サンプルの
絶対値の小さいサンプル位置をゼロクロスと判定して二
値化を行うゼロクロス判定手段を設けた。

【００１０】また請求項２の発明は、二値化処理によっ
て発生する固定遅延をデータクロック周期の整数倍の値
に補正する補正手段を備えた。

【００１１】

【発明の実施の形態】上記構成の本発明によれば、二値
化におけるゼロクロス誤差（量子化ジッタ）が厳密なゼ
ロクロス点から見て、遅れ側、進み側の両側にガウス状
に均等に分布するようになるため、後段のＰＬＬによっ
て除去することが可能となり、復調検波のＢＥＲの悪化
を防ぐことができる。

【００１２】以下、本発明の実施の形態について図面を
参照して説明する。図１は本発明の一実施の形態による
二値化処理回路を用いたクロック再生装置の構成図であ
る。図１において、１はＡＤ変換器、２はクロック位相
信号を抽出するクロック位相抽出手段、３と４は抽出さ
れた信号をサンプリング周期で遅延させる保持レジス
タ、５と６はそれぞれの保持レジスタ３，４の内容から
符号の極性を検出する符号検出手段、９は２つの保持レ
ジスタ３，４の内容の絶対値を大小比較する絶対値大小
比較手段、１０は得られた大小比較結果を１サンプル周
期保持する遅延レジスタ、１１は符号検出結果を１サン
プル周期保持する遅延レジスタ、１２はサンプル毎に前
３サンプル周期の期間に得られた３つの符号と１つの大
小比較結果を監視してゼロクロス点を判定して二値化出
力を発生するゼロクロス判定手段、１３は二値化のため
の処理遅延をクロック周期幅に調整する補正手段、１４
は二値化されたクロック位相信号を平滑化して安定な再
生クロックに変換するデジタルＰＬＬ手段である。

【００１３】以上のように構成された二値化回路を用い
たクロック再生装置について、以下その動作を説明す
る。図２は、本発明の一実施の形態によるクロック再生
装置で用いられる二値化処理方式の動作説明図、図３は
シミュレーションによる本発明と従来方式との二値化処
理出力の比較図である。図２では従来技術で問題になっ
た真のゼロクロス基準に対する抽出信号のオフセット位
置がＣＡＳＥ１の時にどのような二値化出力が得られる
か、又、ＣＡＳＥ２の時にどのような二値化出力が得ら
れるかを表わしており、得られた二値化出力に遅延補正
を施すことによって理想的な二値化出力が得られること
を表わしている。

【００１４】ゼロクロス基準は補正不可能なアナログ量
であり同一の受信変調信号の入力に対してもそのオフセ
ット量は特定できない。ただしゼロクロス基準は、クロ
ック抽出信号の符号変化サンプル位置の間のどこか（Ｃ
ＡＳＥ１とＣＡＳＥ２の間）にあることは間違いないた
め、符号変化サンプルの前後でどちらのサンプル値がよ
りゼロクロスとしてふさわしいかをその都度判定する手
段として、図１の絶対値大小比較手段９や遅延レジスタ
１０のようなサンプル値の絶対値を比較する回路手段を
用いることができる。

【００１５】本発明においては図２に示す様に、ゼロク
ロス近傍での単調増加信号あるいは単調減少信号を仮定
する。サンプル毎に符号が変化するような信号入力で
は、本発明による二値化アルゴリズムは適用できないた
めである。３つのサンプルのなかで、第１サンプルと第
２サンプルの間で符号の変化が検出された時、どちらが
絶対値が小さいかを判定し、第１サンプルがゼロクロス
に近い場合は第２サンプルのタイミングで二値化を判定
して出力し、第２サンプルがゼロクロスに近い場合は第
３サンプルのタイミングで二値化を出力することによっ
て、その処理遅延を１／８クロック周期に固定出来るよ
うになる。従ってこれを一定の遅延量（図２においては
クロック位相抽出手段２の処理遅延をゼロと仮定してい
るため７／８クロック周期の補正量となる。）だけ補正
すれば、１クロック周期おくれで全く遅延誤差のない二
値化出力を得ることができる。正確な復調検波に必要な
のは受信変調信号に対するクロック位相の相対位置であ
るから、図１の回路手段による処理遅延はゼロである
か、又はクロック周期の整数倍であればよい。これを補
正するのがこのクロック周期遅延補正である。

【００１６】又、第３サンプルの符号を二値化判定に用
いる理由は、第２サンプルとの間で符号が変化していな
いことを確認するためであり、もし同一でなければ第３
サンプルのタイミングでは二値化を出力しないようにす
る。このような手段によって符号がサンプル毎に交番す
るようなゼロクロスを無視する操作を行うことができ
る。本発明の二値化処理出力の特性を図３を用いて従来
方式と比較する。図３は二値化出力のジッタ特性を度数
分布として表わしたものであり、位相タイミング０以外
はジッタ成分である。白ヌキは従来方式、ハッチングは
本発明方式である。図からもわかるとおり、従来方式は
遅延オフセットによって位相タイミング１に大きな遅れ
ジッタが発生しているが、本発明による方式では位相タ
イミング０を中心としてジッタ成分が遅れ、進みの両側
に対照な分布をしていることがわかる。この様な出力が
得られるため、後段のデジタルＰＬＬでジッタ成分を除
去することが可能になった。

【００１７】図４は、本発明の他の実施の形態による二
値化処理方式を用いたクロック再生装置の構成図であ
る。この実施の形態では、図１の構成に、保持レジスタ
１５と符号検出手段１６を付加している。図２の動作は
図１の場合と同様であるが、図１の方が保持レジスタ等
を削減できる利点がある。

【００１８】

【発明の効果】以上のように本発明によれば、二値化処
理の際に補正不可能な遅延誤差の発生を防止し、従来に
比べて復調検波処理においてビット誤り率を低減させた
再生クロックを得ることができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態による二値化処理回路を
用いたクロック再生装置の構成図

【図２】本発明の一実施の形態によるクロック再生装置
で用いられる二値化処理方式の動作説明図

【図３】シミュレーションによる本発明と従来方式との
二値化処理出力の比較図

【図４】本発明の他の実施の形態による二値化処理方式
を用いたクロック再生装置の構成図

【図５】従来のデジタル二値化回路を用いたクロック再
生装置の構成図

【図６】従来の二値化処理方式の動作説明図

【符号の説明】

２ クロック位相抽出手段 ３，４，１５ 保持レジスタ ５，６，１６ 符号検出手段 ９ 絶対値大小比較手段 １０，１１ 遅延レジスタ １２ ゼロクロス判定手段 １３ 補正手段 １４ デジタルＰＬＬ手段

Claims (2)

【特許請求の範囲】
1. 【請求項１】サンプリング周期で抽出されたクロック位
   相信号を入力とし、連続する３サンプルにわたって符号
   の正負を判定し保持する符号検出手段と、保持されたサ
   ンプル値を用いて第一サンプル値と第二サンプル値の絶
   対値の大小を比較する大小比較手段と、前記保持された
   符号と前記大小比較結果を入力として、第一サンプルと
   第二サンプルの間に符号の変化があり、かつ第三サンプ
   ルの符号が第二サンプルと同一である時に、第一サンプ
   ルと第二サンプルの絶対値の小さいサンプル位置をゼロ
   クロスと判定して二値化を行うゼロクロス判定手段とを
   備えたことを特徴とするゼロクロス二値化回路。
2. 【請求項２】二値化処理によって発生する固定遅延をデ
   ータクロック周期の整数倍の値に補正する補正手段を備
   えたことを特徴とする請求項１記載のゼロクロス二値化
   回路。