JPH104188A - ゲートターンオフサイリスタ - Google Patents
ゲートターンオフサイリスタInfo
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- JPH104188A JPH104188A JP15664396A JP15664396A JPH104188A JP H104188 A JPH104188 A JP H104188A JP 15664396 A JP15664396 A JP 15664396A JP 15664396 A JP15664396 A JP 15664396A JP H104188 A JPH104188 A JP H104188A
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Abstract
ドセグメント当たりの電流密度の増加を抑制して、両者
のトレードオフ関係を改善したゲートターンオフサイリ
スタを提供する。 【解決手段】 ゲート引き出し部1を中心として、同心
円状に平面視形状が長円形の複数のカソードセグメント
2が配列され、最外周にはカソードセグメント20が配
列されている。そして、カソードセグメント20の幅を
dnとすると、幅d1、d2・・dn-1は全て同じ長さであ
り、幅dnだけが他よりも狭くなっている。
Description
イリスタに関し、特にターンオフ特性を改良したゲート
ターンオフサイリスタに関する。
(以下、GTOと略記)は、一般的に微小容量の単位G
TOを同心円状に配列した並列接続構造を採っている。
そして、これらの単位GTOに対して共通のゲート引き
出し部から制御電流(ゲート電流)を供給することによ
り並列に動作させて、主電流のオン、オフ制御を行う。
ド電極側)の構造を部分平面図として示す。図6には、
略円盤状のGTO80の上面全体を代表して、4分の1
に相当する部分が描かれている。
として、同心円状に平面視形状が長円形の複数のカソー
ドセグメント2が配列されている。なお、カソードセグ
メントとはカソード電極が形成されるnエミッタ層の領
域を指す。
14であり、pベース層14の上部にはゲート電極(図
示せず)が設けられている。ここで、カソードセグメン
ト2の配列をゲート引き出し部1に近い順にL1、L2と
呼称し、最外周の配列をLnと呼称する。そして、配列
L1、L2・・Lnにおける各カソードセグメント2の幅
をそれぞれd1、d2・・dnとすると、幅d1、d2・・
dnは全て同じ長さとなっている。
き出し部1を中心とし等角度で配設されているので、各
配列おけるカソードセグメント2間の間隔は、ゲート引
き出し部1から遠ざかるにつれて広くなっている。
ては、ゲート引き出し部1から最も距離の離れた配列L
nのカソードセグメント2(図中nで示す)において、
ターンオフ時にそのゲート・カソード間にかかる逆電圧
が抵抗成分により減少してターンオフ時間が長くなり、
電流の集中により破壊するといった問題があった。
2−147770号公報に記載のように、ゲート引き出
し部1からの距離に従って単位GTOのターンオフ時間
を調整する方法が知られている。
に記載のGTO90の、上面の構造を部分平面図として
示す。図7には、略円盤状のGTO90の上面全体を代
表して、4分の1に相当する部分が描かれている。
として、それぞれ幅が異なる平面視形状が長円形の複数
のカソードセグメント21、22、・・2nが同心円状
に配列されている。なお、カソードセグメント21、2
2、・・2nの周囲はpベース層14であり、pベース
層14の上部にはゲート電極(図示せず)が設けられて
いる。
・・2nの配列をゲート引き出し部1に近い順にL1、
L2と呼称し、最外周の配列をLnと呼称する。そして、
配列L1、L2・・Lnにおける各カソードセグメントの
幅をそれぞれd1、d2・・dnとすると、幅d1、d2・
・dnはゲート引き出し部1から遠ざかるにつれて狭く
なっている。
リスタの導電状態においてゲート・カソード間に逆バイ
アス電圧をかけることによりpベース領域中の過剰正孔
を引き抜き、その結果カソードからpベース領域への電
子の注入がなくなりpベース領域及びnベース領域中の
過剰キャリアが再結合により消滅するまでゲート・カソ
ード間の逆バイアス状態が維持されれば、ターンオフは
完了する。この時、ゲート・カソード間にかける逆バイ
アス電圧が大きければターンオフ時間は短くなり、逆に
バイアスが小さければターンオフオフ時間が長くなる。
セグメントがすべて同時にターンオフするためには、す
べてのカソードセグメントとゲートとの間に等しい逆バ
イアスを印加することが必要である。
部1からの距離の違いに起因する逆バイアスの違いによ
るターンオフ時間のバラツキを解消するために、カソー
ドセグメントの幅が狭いとターンオフ時は短く、広いと
ターンオフ時間が長くなることに着目し、ゲート引き出
し部1からの距離に対してカソードセグメント幅を順次
狭くすることで、ターンオフ時間を同じにするものであ
る。
ように構成されているので、ターンオフ時間のバラツキ
を解消できるとしても、ゲート引き出し部1(図7)か
ら遠ざかるにつれてカソードセグメント幅を順次狭くす
る必要があり、カソードセグメントの総面積が減少し
て、カソードセグメント当たりの電流密度が高くなり、
発熱によりサイリスタ特性が低下するという問題点があ
った。これは、大容量化に伴い装置がより大口径となっ
た場合でも、カソードセグメントの総面積が、口径に比
例して増加せず、大口径化による電流密度の緩和の効果
が低減することにもつながる。
ためになされたものであり、ターンオフ特性を改善する
とともに、カソードセグメント当たりの電流密度の増加
を抑制して、両者のトレードオフ関係を改善したGTO
を提供する。
載のゲートターンオフサイリスタは、順に積層されたp
エミッタ層、nベース層、pベース層、nエミッタ層を
有し、前記nエミッタ層が所定の幅で選択的に形成され
た単位GTOを複数備え、該単位GTOを共通のゲート
引き出し部を中心として同心円状に複数列となるように
配置して並列接続し、前記単位GTOに対して前記ゲー
ト引き出し部からゲート電流を並列に供給することによ
り並列に動作させて主電流のオン、オフ制御を行うゲー
トターンオフサイリスタにおいて、前記単位GTOの複
数の配列のうち、前記ゲート引き出し部から最遠に位置
する最外周列の前記単位GTOの前記nエミッタ層の所
定の幅のみを、他の前記単位GTOのそれよりも狭くし
た。
オフサイリスタは、前記最外周列の前記単位GTOの前
記nエミッタ層の所定の幅が、他の前記単位GTOの前
記nエミッタ層の所定の幅の3分の2以下である。
オフサイリスタは、前記最外周列の前記単位GTOが、
他の前記単位GTOよりも密に配置されている。
サイリスタの実施の形態1として、GTO100の上面
(カソード電極側)の構造を部分平面図として示す。図
1には、略円盤状のGTO100の上面全体を代表し
て、4分の1に相当する部分が描かれている。
として、同心円状に平面視形状が長円形の複数のカソー
ドセグメント2が配列され、最外周にはカソードセグメ
ント20が配列されている。なお、カソードセグメント
2および20の周囲はpベース層14であり、pベース
層14の上部にはゲート電極(図示せず)が設けられて
いる。
極が形成されるnエミッタ層の領域を指し、その構成に
ついては後述する。
ート引き出し部1に近い順にL1、L2と呼称し、最外周
のカソードセグメント20の配列をLn、その1つ前を
Ln-1と呼称する。なお、配列L1、L2、・・Ln-1(図
示せず)におけるカソードセグメント2の幅をそれぞれ
d1、d2、・・dn-1(図示せず)とし、カソードセグ
メント20の幅をdnとすると、幅d1、d2・・dn-1は
全て同じ長さであり、幅dnだけが他よりも狭くなって
いる。なお、カソードセグメント2および20はゲート
引き出し部1を中心とし等角度で配設されているので、
各配列おけるカソードセグメント2および20間の間隔
は、ゲート引き出し部1から遠ざかるにつれて広くなっ
ている。
位GTOの断面構造を図2に示す。図2に示すように単
位GTOは、母材となるシリコン半導体基板10の中
に、5つの半導体層を形成した構成となっている。すな
わち、p型不純物を含む選択的に形成されたpエミッタ
層11、該pエミッタ層11間に形成されn型不純物を
高濃度に含むn+層12、n型不純物を含むnベース層
13、p型不純物を含むpベース層14、およびn型不
純物を含む選択的に形成されたnエミッタ層15が、半
導体基板10の下主面から上主面へと順次積層され、い
わゆるpnpn構造が形成されている。このような構成
を有する単位GTOは、等価的にはpnpトランジスタ
とnpnトランジスタの2つのトランジスタが互いに結
合した構造となっている。
11およびn+層12が露出し、当該両層の露出面を覆
うように、主電極の一つであるアノード電極4が形成さ
れる。
層14および突出したnエミッタ層15が露出してお
り、nエミッタ層15の上面には図1においては図示し
ていないカソード電極5が形成される。また、pベース
層14の露出面には、図1においては図示していないゲ
ート電極3が形成される。
カソードセグメントが構成されていることになる。
同心円状に配列して並列接続し、ゲート引き出し1から
制御電流(ゲート電流)を供給することにより並列に動
作させて、主電流のオン、オフ制御を行っている。
フ電流ITGQによって決まる。そして、可制御オフ電流
ITGQは、以下に示す数式(1)によって表される。
と、kはGTOを構成するnpnトランジスタおよびp
npトランジスタの増倍率から得られる係数、VGRはゲ
ート・カソード間の逆バイアス電圧、ρPBはpベース層
14の平均抵抗率、WnEはnエミッタ層15の幅、SnE
はnエミッタ層15の長さ(長手方向寸法)である。な
お、ρPBとWnEの積は、nエミッタ層15直下のpベー
ス層14における、ゲート電極3間の抵抗値RPBとな
る。
定であるならば、nエミッタ層15の幅WnEを短くすれ
ばするほど(すなわち、抵抗値RPBを小さくすればする
ほど)可制御オフ電流ITGQを大きくすることができ
る。可制御オフ電流ITGQが大きくなるということは、
nエミッタ層15直下のpベース層14内のキャリアの
排出が容易にできることを意味しており、GTOのター
ンオフ速度およびターンオフ能力が向上することを意味
している。
メントの幅を一律に狭くしたり、図7を用いて説明した
GTO90のように、ゲート引き出し部1からの距離に
対してカソードセグメントの幅を順次狭くすることは有
効であるが、カソードセグメントの幅が狭くなると、セ
グメント当たりの電流密度が高くなる。電流密度が高く
なると、カソードセグメントにおいて熱が発生し、サイ
リスタ動作が低下する原因となる。
メント当たりの電流密度とはトレードオフの関係にあ
り、図7を用いて説明したGTO90ではこの関係を十
分に改善できていなかった。
行うために、GTOのターンオフ特性の詳細な解析を行
った。
す。図3において、横軸は時間経過を表し、縦軸に電流
(A)および電圧(V)を示す。また、ターンオフ時に
ゲート引き出し部1(図1)に最も近いカソードセグメ
ントの配列に流れる電流をI1、次のカソードセグメン
ト2の配列に流れる電流をI2、最終列の1つ前のカソ
ードセグメントに流れる電流をIn-1、最終列のカソー
ドセグメントに流れる電流をInとし、GTOの可制御
オフ電流をITGQとし、ターンオフ電圧をVDとする。
定値まで低下すると電流I2が立ち下がり始め、次へと
続く。そして最後に電流Inが立ち下がり始め、ターン
オフ電圧VDが増加してピークに達した後、電源電位に
まで低下して一定となる。すなわち、GTOのターンオ
フが完了する。
ゲート引き出し1に近い側のカソードセグメント2から
始まり、ゲート引き出し1から遠ざかる方向に移動し、
GTOの可制御オフ電流ITGQは電流I1〜Inの総計と
して与えられる。そして、最終列のカソードセグメント
に流れる電流Inが最も大きく、可制御オフ電流ITG
Qの大部分を占める、すなわち、GTOのターンオフ動
作は最終列のカソードセグメントのターンオフ動作によ
って大きく影響を受けることが判る。
に、最外周のカソードセグメント20の幅dnのみを他
よりも狭くすることで、可制御オフ電流ITGQが高めら
れGTOのターンオフ動作が改善され、その他のカソー
ドセグメント2の幅d1、d2、・・dn-1を従来のGT
Oと同様の寸法で一律に同じとすることで、セグメント
当たりの電流密度が緩和され、可制御オフ電流ITGQと
セグメント当たりの電流密度とのトレードオフ関係を改
善することができた。
となった場合に、カソードセグメントの総面積が口径に
比例して増加しないといった問題が解消され、大口径化
による電流密度の緩和の効果を十分に得ることができ
る。
幅dnは、その他のカソードセグメント2の幅d1、d
2、・・dn-1の2/3から1/2の寸法が望ましいこと
が判っている。
トターンオフサイリスタの実施の形態2として、GTO
200の上面(カソード電極側)の構造を部分平面図と
して示す。図4には、略円盤状のGTO200の上面全
体を代表して、4分の1に相当する部分が描かれてい
る。
ずれの配列においてもゲート引き出し部1を中心として
一律に同じ角度で配設され、1連の配列における配設個
数はいずれの配列においても同じであるが、カソードセ
グメント20はカソードセグメント2よりも狭い角度で
配設されている。すなわち、配設ピッチが狭く、1連の
配列における配設個数は、カソードセグメント2の配列
よりも多くなっている。なお、その他の構成については
図1を用いて説明したGTO100と同様であり、重複
する説明は省略する。
設個数をできるだけ多くすることで、カソードセグメン
ト20の幅dnを狭くすることで生じるカソードセグメ
ントの総面積の減少を抑制して、セグメント当たりの電
流密度の増加を抑制することができる。また、カソード
セグメント20の個数を増やすことで、可制御オフ電流
ITGQをさらに向上させることができる。
いては、カソードセグメント2の配列L1、L2、・・L
n-1と、カソードセグメント20の配列Lnとは、配列状
態が一致するものとして示した。すなわち、ゲート引き
出し部1の中心から外周に向かう1の軸上にカソードセ
グメント2および20が一列に並ぶ配列があったが、カ
ソードセグメント2および20が一列に並ぶ必要はな
く、図5に示すようにカソードセグメント20の配列L
nの配列状態が、カソードセグメント2の配列L1、L
2、・・Ln-1に対して完全にずれていても支障はない。
ンオフサイリスタによれば、最外周列の単位GTOのn
エミッタ層の所定の幅を狭くすることで、そのnエミッ
タ層直下のpベース層におけるゲート電極間の抵抗値が
小さくなり、可制御オフ電流を大きくすることができ
る。従って、nエミッタ層直下のpベース層内のキャリ
アの排出が容易にでき、ゲートターンオフサイリスタの
ターンオフ速度を向上することができる。また、nエミ
ッタ層の幅を狭くするのは最外周列の単位GTOのみで
あるので、nエミッタ層当たりの電流密度が増加するこ
とが抑制され、可制御オフ電流とnエミッタ層当たりの
電流密度とのトレードオフ関係を改善することができ
る。
オフサイリスタによれば、ゲートターンオフサイリスタ
のターンオフ速度の向上、および可制御オフ電流とnエ
ミッタ層当たりの電流密度とのトレードオフ関係を改善
するための実効的な構成が得られる。
オフサイリスタによれば、最外周列の単位GTOの個数
が増えるので、nエミッタ層の幅を狭くすることで生じ
る、nエミッタ層の総面積の減少を抑制して、nエミッ
タ層当たりの電流密度の増加を抑制することができると
ともに、可制御オフ電流をさらに向上させることができ
る。
造を説明する部分平面図である。
造を説明する部分平面図である。
明する部分平面図である。
図である。
図である。
nベース層、14pベース層、15 nエミッタ層、
2,20 カソードセグメント。
Claims (3)
- 【請求項1】 順に積層されたpエミッタ層、nベース
層、pベース層、nエミッタ層を有し、前記nエミッタ
層が所定の幅で選択的に形成された単位GTOを複数備
え、該単位GTOを共通のゲート引き出し部を中心とし
て同心円状に複数列となるように配置して並列接続し、
前記単位GTOに対して前記ゲート引き出し部からゲー
ト電流を並列に供給することにより並列に動作させて主
電流のオン、オフ制御を行うゲートターンオフサイリス
タにおいて、 前記単位GTOの複数の配列のうち、前記ゲート引き出
し部から最遠に位置する最外周列の前記単位GTOの前
記nエミッタ層の所定の幅のみを、他の前記単位GTO
のそれよりも狭くしたことを特徴とするゲートターンオ
フサイリスタ。 - 【請求項2】 前記最外周列の前記単位GTOの前記n
エミッタ層の所定の幅は、他の前記単位GTOの前記n
エミッタ層の所定の幅の3分の2以下である請求項1記
載のゲートターンオフサイリスタ。 - 【請求項3】 前記最外周列の前記単位GTOは、他の
前記単位GTOよりも密に配置される請求項1記載のゲ
ートターンオフサイリスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15664396A JP3318202B2 (ja) | 1996-06-18 | 1996-06-18 | ゲートターンオフサイリスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15664396A JP3318202B2 (ja) | 1996-06-18 | 1996-06-18 | ゲートターンオフサイリスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH104188A true JPH104188A (ja) | 1998-01-06 |
JP3318202B2 JP3318202B2 (ja) | 2002-08-26 |
Family
ID=15632154
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15664396A Expired - Fee Related JP3318202B2 (ja) | 1996-06-18 | 1996-06-18 | ゲートターンオフサイリスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3318202B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP3073530A1 (en) * | 2015-03-23 | 2016-09-28 | ABB Technology AG | Reverse conducting power semiconductor device |
-
1996
- 1996-06-18 JP JP15664396A patent/JP3318202B2/ja not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP3073530A1 (en) * | 2015-03-23 | 2016-09-28 | ABB Technology AG | Reverse conducting power semiconductor device |
KR20160113994A (ko) * | 2015-03-23 | 2016-10-04 | 에이비비 슈바이쯔 아게 | 역 도통 전력 반도체 디바이스 |
CN106129111A (zh) * | 2015-03-23 | 2016-11-16 | Abb技术有限公司 | 反向导通功率半导体器件 |
US9543305B2 (en) | 2015-03-23 | 2017-01-10 | Abb Schweiz Ag | Reverse conducting power semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JP3318202B2 (ja) | 2002-08-26 |
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