JPH10334669A - 信号ラインドライバー及び半導体メモリ装置 - Google Patents
信号ラインドライバー及び半導体メモリ装置Info
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- JPH10334669A JPH10334669A JP10074524A JP7452498A JPH10334669A JP H10334669 A JPH10334669 A JP H10334669A JP 10074524 A JP10074524 A JP 10074524A JP 7452498 A JP7452498 A JP 7452498A JP H10334669 A JPH10334669 A JP H10334669A
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- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
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Abstract
(57)【要約】
【課題】高速低電力信号ラインドライバー及び該ドライ
バーを含む半導体メモリ装置を提供する。 【解決手段】信号ラインドライバーは、第1プルアップ
部と、第2プルアップ部と、プルダウン部とを具備す
る。第1プルアップ部は、外部電源供給電圧ノードと信
号ラインドライバーの出力端との間に接続され、外部電
源供給電圧レベルより低い内部電源供給電圧レベルと接
地電圧レベルとの間でスイングする入力信号に応答して
出力端を内部電源供給電圧レベルより所定の電圧だけ低
いレベルにプルアップする。第2プルアップ部は、内部
電源供給電圧ノードと出力端との間に接続され、入力信
号の反転信号に応答して出力端を内部電源供給電圧レベ
ルに上昇させる。プルダウン部は、出力端と接地電圧ノ
ードとの間に接続され、入力信号の反転信号に応答して
出力端を接地電圧レベルにプルダウンする。
バーを含む半導体メモリ装置を提供する。 【解決手段】信号ラインドライバーは、第1プルアップ
部と、第2プルアップ部と、プルダウン部とを具備す
る。第1プルアップ部は、外部電源供給電圧ノードと信
号ラインドライバーの出力端との間に接続され、外部電
源供給電圧レベルより低い内部電源供給電圧レベルと接
地電圧レベルとの間でスイングする入力信号に応答して
出力端を内部電源供給電圧レベルより所定の電圧だけ低
いレベルにプルアップする。第2プルアップ部は、内部
電源供給電圧ノードと出力端との間に接続され、入力信
号の反転信号に応答して出力端を内部電源供給電圧レベ
ルに上昇させる。プルダウン部は、出力端と接地電圧ノ
ードとの間に接続され、入力信号の反転信号に応答して
出力端を接地電圧レベルにプルダウンする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に係り、特に信号ラインドライバー及びこれを具備する
半導体メモリ装置に関する。
に係り、特に信号ラインドライバー及びこれを具備する
半導体メモリ装置に関する。
【０００２】
【従来の技術】半導体メモリ装置の高速化及び高集積化
が絶え間なく進み、また、近来はノートブック型PCのよ
うに電池により動作するシステムに対する需要が増加し
てきた。これに伴って半導体メモリ装置の低電力化が強
く望まれている。
が絶え間なく進み、また、近来はノートブック型PCのよ
うに電池により動作するシステムに対する需要が増加し
てきた。これに伴って半導体メモリ装置の低電力化が強
く望まれている。
【０００３】通常、半導体メモリ装置は、低電圧動作及
び低電力消耗のためにチップの内部に内部電源供給電圧
発生器を有する。内部電源供給電圧発生器は、チップの
外部から印加される外部電源供給電圧を受けて、これよ
り電圧レベルが低い内部電源供給電圧を発生させる。そ
して、内部電源供給電圧を半導体メモリ装置の主要回路
で使用することによって電力消耗が低減される。
び低電力消耗のためにチップの内部に内部電源供給電圧
発生器を有する。内部電源供給電圧発生器は、チップの
外部から印加される外部電源供給電圧を受けて、これよ
り電圧レベルが低い内部電源供給電圧を発生させる。そ
して、内部電源供給電圧を半導体メモリ装置の主要回路
で使用することによって電力消耗が低減される。
【０００４】ところが、多数のデータ入出力ピンを有す
るマルチビットの半導体メモリ装置では、特に動作速度
が速い場合に、内部電源供給電圧発生器が耐えられる電
力消耗が大きく増加する。
るマルチビットの半導体メモリ装置では、特に動作速度
が速い場合に、内部電源供給電圧発生器が耐えられる電
力消耗が大きく増加する。
【０００５】具体的には、半導体メモリ装置では、書込
パス、即ちデータ入力バッファ→データ入出力ライン書
込ドライバー→データ入出力ライン→入出力ライン書込
ドライバー→入出力ライン→カラム選択ライン→ビット
ラインに連結される部分と、読出しパス、即ちビットラ
イン→カラム選択ライン→入出力ライン→データ入出力
ライン読出ドライバー→データ入出力ライン→データ出
力バッファに連結される部分とにおいて主に電力消耗が
起こる。
パス、即ちデータ入力バッファ→データ入出力ライン書
込ドライバー→データ入出力ライン→入出力ライン書込
ドライバー→入出力ライン→カラム選択ライン→ビット
ラインに連結される部分と、読出しパス、即ちビットラ
イン→カラム選択ライン→入出力ライン→データ入出力
ライン読出ドライバー→データ入出力ライン→データ出
力バッファに連結される部分とにおいて主に電力消耗が
起こる。
【０００６】特に、書込パスでは、長くて負荷が大きい
データ入出力ラインを駆動するデータ入出力ライン書込
ドライバーと、同様に長くて負荷が大きい入出力ライン
を駆動する入出力ライン書込ドライバーとにおいて、読
出しパスでは、データ入出力ラインを駆動するデータ入
出力ライン読出ドライバーにおいて、電力所望が大き
い。
データ入出力ラインを駆動するデータ入出力ライン書込
ドライバーと、同様に長くて負荷が大きい入出力ライン
を駆動する入出力ライン書込ドライバーとにおいて、読
出しパスでは、データ入出力ラインを駆動するデータ入
出力ライン読出ドライバーにおいて、電力所望が大き
い。
【０００７】従って、多数のデータ入出力ピンを有する
マルチビットの半導体メモリ装置、即ち書込及び読出動
作の際に同時に駆動すべきデータ入出力ライン及び入出
力ラインの個数が多い半導体メモリ装置では、データ入
出力ライン書込ドライバー、入出力ライン書込ドライバ
ー、及び、データ入出力ライン読出ドライバーの個数も
増加するために、電力消耗が大きくなる。特に、高速マ
ルチビットシンクロナスDRAMでは、動作速度を向上させ
るために、上記ドライバーの電源供給電圧として内部電
源供給電圧よりも高い外部電源供給電圧が使用されるた
め、高速動作が可能である一方で、電力消耗がさらに大
きくなる。
マルチビットの半導体メモリ装置、即ち書込及び読出動
作の際に同時に駆動すべきデータ入出力ライン及び入出
力ラインの個数が多い半導体メモリ装置では、データ入
出力ライン書込ドライバー、入出力ライン書込ドライバ
ー、及び、データ入出力ライン読出ドライバーの個数も
増加するために、電力消耗が大きくなる。特に、高速マ
ルチビットシンクロナスDRAMでは、動作速度を向上させ
るために、上記ドライバーの電源供給電圧として内部電
源供給電圧よりも高い外部電源供給電圧が使用されるた
め、高速動作が可能である一方で、電力消耗がさらに大
きくなる。
【０００８】
【発明が解決しようとする課題】本発明の目的は、例え
ば、半導体メモリ装置のデータ入出力ライン及び入出力
ラインのように長くて負荷が大きい信号ラインを駆動す
るために、高速で動作する一方で電力消耗が小さい信号
ラインドライバーを提供することにある。
ば、半導体メモリ装置のデータ入出力ライン及び入出力
ラインのように長くて負荷が大きい信号ラインを駆動す
るために、高速で動作する一方で電力消耗が小さい信号
ラインドライバーを提供することにある。
【０００９】本発明の他の目的は、例えば、上記の信号
ラインドライバーを具備することによって、高速で動作
する一方で電力消耗が小さい半導体メモリ装置を提供す
ることにある。
ラインドライバーを具備することによって、高速で動作
する一方で電力消耗が小さい半導体メモリ装置を提供す
ることにある。
【００１０】
【課題を解決するための手段】上記の目的は、信号ライ
ンドライバーに、少なくとも１つの第1プルアップ部
と、少なくとも１つの第2プルアップ部と、少なくとも
１つのプルダウン部とを具備することによって達成され
る。
ンドライバーに、少なくとも１つの第1プルアップ部
と、少なくとも１つの第2プルアップ部と、少なくとも
１つのプルダウン部とを具備することによって達成され
る。
【００１１】前記第1プルアップ部は、第2電源供給電圧
ノードと前記信号ラインドライバーの出力端との間に接
続され、前記第2電源供給電圧レベルより低い第1電源供
給電圧レベルと接地電圧レベルとの間でスイングする入
力信号に応答して前記出力端を前記第1電源供給電圧レ
ベルより所定の電圧だけ低いレベルにプルアップする。
前記第2プルアップ部は、前記第1電源供給電圧ノードと
前記出力端との間に接続され、前記入力信号の反転信号
に応答して前記出力端を前記第1電源供給電圧レベルに
上昇させる。前記プルダウン部は、前記出力端と接地電
圧ノードとの間に接続され、前記入力信号の反転信号に
応答して前記出力端を前記接地電圧レベルにプルダウン
する。
ノードと前記信号ラインドライバーの出力端との間に接
続され、前記第2電源供給電圧レベルより低い第1電源供
給電圧レベルと接地電圧レベルとの間でスイングする入
力信号に応答して前記出力端を前記第1電源供給電圧レ
ベルより所定の電圧だけ低いレベルにプルアップする。
前記第2プルアップ部は、前記第1電源供給電圧ノードと
前記出力端との間に接続され、前記入力信号の反転信号
に応答して前記出力端を前記第1電源供給電圧レベルに
上昇させる。前記プルダウン部は、前記出力端と接地電
圧ノードとの間に接続され、前記入力信号の反転信号に
応答して前記出力端を前記接地電圧レベルにプルダウン
する。
【００１２】前記第1プルアップ部は、ドレインが前記
第2電源供給電圧ノードに接続され、ゲートに前記入力
信号が印加され、ソースが前記出力端に接続されるNMOS
トランジスタを含む。前記第2プルアップ部は、ソース
が前記第1電源供給電圧ノードに接続され、ゲートに前
記入力信号の反転信号が印加され、ドレインが前記出力
端に接続されるPMOSトランジスタを含む。前記プルダウ
ン部は、ドレインが前記出力端に接続され、ゲートに前
記入力信号の反転信号が印加され、ソースが前記接地電
圧ノードに接続されるNMOSトランジスタを含む。前記第
2電源供給電圧は、前記半導体メモリ装置の外部から供
給される外部電源供給電圧であり、前記第1電源供給電
圧は、前記外部電源供給電圧を前記半導体メモリ装置の
内部で電圧降下させた内部電源供給電圧である。
第2電源供給電圧ノードに接続され、ゲートに前記入力
信号が印加され、ソースが前記出力端に接続されるNMOS
トランジスタを含む。前記第2プルアップ部は、ソース
が前記第1電源供給電圧ノードに接続され、ゲートに前
記入力信号の反転信号が印加され、ドレインが前記出力
端に接続されるPMOSトランジスタを含む。前記プルダウ
ン部は、ドレインが前記出力端に接続され、ゲートに前
記入力信号の反転信号が印加され、ソースが前記接地電
圧ノードに接続されるNMOSトランジスタを含む。前記第
2電源供給電圧は、前記半導体メモリ装置の外部から供
給される外部電源供給電圧であり、前記第1電源供給電
圧は、前記外部電源供給電圧を前記半導体メモリ装置の
内部で電圧降下させた内部電源供給電圧である。
【００１３】また、前記第2プルアップ部は、例えば、
前記第1電源供給電圧レベルより高い電圧レベル及び接
地電圧レベルとの間でスイングする他の入力信号に応答
して前記出力端を前記第1電源供給電圧レベルに上昇さ
せるように構成するこのもできる。この場合、前記第2
プルアップ部は、ドレインが前記第1電源供給電圧ノー
ドに接続され、ゲートに前記他の入力信号が印加され、
ソースが前記出力端に接続されるNMOSトランジスタを含
む。
前記第1電源供給電圧レベルより高い電圧レベル及び接
地電圧レベルとの間でスイングする他の入力信号に応答
して前記出力端を前記第1電源供給電圧レベルに上昇さ
せるように構成するこのもできる。この場合、前記第2
プルアップ部は、ドレインが前記第1電源供給電圧ノー
ドに接続され、ゲートに前記他の入力信号が印加され、
ソースが前記出力端に接続されるNMOSトランジスタを含
む。
【００１４】上記の他の目的は、入力バッファ及び出力
バッファと、データ入出力ライン書込ドライバーと、入
出力ライン書込ドライバーと、データ入出力ライン読出
ドライバーと、メモリセルアレイとを具備し、前記デー
タ入出力ライン書込ドライバー、前記入出力ライン書込
ドライバー及び前記データ入出力ライン読出ドライバー
の中の少なくとも１つが、前記信号ラインドライバーと
同様の構成を有する半導体メモリ装置によって達成され
る。
バッファと、データ入出力ライン書込ドライバーと、入
出力ライン書込ドライバーと、データ入出力ライン読出
ドライバーと、メモリセルアレイとを具備し、前記デー
タ入出力ライン書込ドライバー、前記入出力ライン書込
ドライバー及び前記データ入出力ライン読出ドライバー
の中の少なくとも１つが、前記信号ラインドライバーと
同様の構成を有する半導体メモリ装置によって達成され
る。
【００１５】前記入力バッファは、外部からデータ入出
力ピンを通じて入力信号を受けてバッファリングする。
前記データ入出力ライン書込ドライバーは、前記入力バ
ッファの出力信号を受けて、長くて大きい負荷を有する
データ入出力ラインを駆動する。前記入出力ライン書込
ドライバーは、前記データ入出力ラインを通じて伝達さ
れた信号を受けて、長くて大きい負荷を有する入出力ラ
インを駆動する。前記メモリセルアレイは、前記入出力
ラインを通じて伝達されたデータを保持する。前記デー
タ入出力ライン読出ドライバーは、前記メモリセルアレ
イから伝達されたデータを受けて前記データ入出力ライ
ンを駆動する。前記出力バッファは、前記データ入出力
ラインを通じて伝達された信号を受けてバッファリング
して前記データ入出力ピンを通じて外部に出力する。
力ピンを通じて入力信号を受けてバッファリングする。
前記データ入出力ライン書込ドライバーは、前記入力バ
ッファの出力信号を受けて、長くて大きい負荷を有する
データ入出力ラインを駆動する。前記入出力ライン書込
ドライバーは、前記データ入出力ラインを通じて伝達さ
れた信号を受けて、長くて大きい負荷を有する入出力ラ
インを駆動する。前記メモリセルアレイは、前記入出力
ラインを通じて伝達されたデータを保持する。前記デー
タ入出力ライン読出ドライバーは、前記メモリセルアレ
イから伝達されたデータを受けて前記データ入出力ライ
ンを駆動する。前記出力バッファは、前記データ入出力
ラインを通じて伝達された信号を受けてバッファリング
して前記データ入出力ピンを通じて外部に出力する。
【００１６】
【発明の実施の形態】以下、添付図面を参照しながら本
発明の好適な実施の形態を詳細に説明する。
発明の好適な実施の形態を詳細に説明する。
【００１７】図1は、一般的な半導体メモリ装置の書込
パスを示すブラック図である。図1に示すように、一般
的な半導体メモリ装置の書込パスは、データ入出力ピン
DQを通じて入力される入力信号を受けてバッファリング
する入力バッファ11と、入力バッファ11の出力信号を受
けてデータ入出力ラインDIOを駆動するデータ入出力ラ
イン書込ドライバー12と、データ入出力ラインDIOを通
じて伝達された信号を受けて各々の入出力ラインIOを駆
動する多数個の入出力ライン書込ドライバー13と、各入
出力ラインIOを通じて伝達されたデータを保持する多数
個のメモリセルアレイ14とを含む。
パスを示すブラック図である。図1に示すように、一般
的な半導体メモリ装置の書込パスは、データ入出力ピン
DQを通じて入力される入力信号を受けてバッファリング
する入力バッファ11と、入力バッファ11の出力信号を受
けてデータ入出力ラインDIOを駆動するデータ入出力ラ
イン書込ドライバー12と、データ入出力ラインDIOを通
じて伝達された信号を受けて各々の入出力ラインIOを駆
動する多数個の入出力ライン書込ドライバー13と、各入
出力ラインIOを通じて伝達されたデータを保持する多数
個のメモリセルアレイ14とを含む。
【００１８】図2は、一般的な半導体メモリ装置の読出
しパスを示すブロック図である。図2に示すように、一
般的な半導体メモリ装置の読出しパスは、データを保持
する多数個のメモリセルアレイ21と、各メモリセルアレ
イ21から各入出力ラインIOを通じて伝達されたデータを
受けて各データ入出力ラインDIOを駆動する多数個のデ
ータ入出力ライン読出ドライバー22と、各データ入出力
ラインDIOを通じて伝達された信号のいずれか一つを選
択する読出マルチプレクサ23と、読出マルチプレクサ23
の出力信号をバッファリングしてデータ入出力ピンDQを
通じて外部に出力する出力バッファ24を含む。
しパスを示すブロック図である。図2に示すように、一
般的な半導体メモリ装置の読出しパスは、データを保持
する多数個のメモリセルアレイ21と、各メモリセルアレ
イ21から各入出力ラインIOを通じて伝達されたデータを
受けて各データ入出力ラインDIOを駆動する多数個のデ
ータ入出力ライン読出ドライバー22と、各データ入出力
ラインDIOを通じて伝達された信号のいずれか一つを選
択する読出マルチプレクサ23と、読出マルチプレクサ23
の出力信号をバッファリングしてデータ入出力ピンDQを
通じて外部に出力する出力バッファ24を含む。
【００１９】一般的に、高速の半導体メモリ装置では、
動作速度を向上させるために、データ入出力ライン書込
ドライバー12、入出力ライン書込ドライバー13及びデー
タ入出力ライン読出ドライバー22の電源供給電圧とし
て、チップの外部から印加される外部電源供給電圧が使
用される。一方、低速の半導体メモリ装置では、データ
入出力ライン書込ドライバー12、入出力ライン書込ドラ
イバー13及びデータ入出力ライン読出ドライバー22の電
源供給電圧として、外部電源供給電圧より電圧レベルが
低い内部電源供給電圧が使用される。この内部電源供給
電圧は、半導体メモリ装置の内部に備えられた内部電源
供給電圧発生器より供給される。
動作速度を向上させるために、データ入出力ライン書込
ドライバー12、入出力ライン書込ドライバー13及びデー
タ入出力ライン読出ドライバー22の電源供給電圧とし
て、チップの外部から印加される外部電源供給電圧が使
用される。一方、低速の半導体メモリ装置では、データ
入出力ライン書込ドライバー12、入出力ライン書込ドラ
イバー13及びデータ入出力ライン読出ドライバー22の電
源供給電圧として、外部電源供給電圧より電圧レベルが
低い内部電源供給電圧が使用される。この内部電源供給
電圧は、半導体メモリ装置の内部に備えられた内部電源
供給電圧発生器より供給される。
【００２０】半導体メモリ装置の電力消耗は、一般的
に、図1に示す書込パスと図2に示す読出パスで主に生じ
る。特に、図1に示す書込パスでは、長くて負荷が大き
いデータ入出力ラインDIOを駆動するデータ入出力ライ
ン書込ドライバー12と、同様に長くて負荷が大きい入出
力ラインIOを駆動する入出力ライン書込ドライバー13に
おいて多くの電力消耗が生じる。図2に示す読出パスで
は、データ入出力ラインDIOを駆動するデータ入出力ラ
イン読出ドライバー22において多くの電力消耗が生じ
る。
に、図1に示す書込パスと図2に示す読出パスで主に生じ
る。特に、図1に示す書込パスでは、長くて負荷が大き
いデータ入出力ラインDIOを駆動するデータ入出力ライ
ン書込ドライバー12と、同様に長くて負荷が大きい入出
力ラインIOを駆動する入出力ライン書込ドライバー13に
おいて多くの電力消耗が生じる。図2に示す読出パスで
は、データ入出力ラインDIOを駆動するデータ入出力ラ
イン読出ドライバー22において多くの電力消耗が生じ
る。
【００２１】従って、マルチビット半導体メモリ装置、
即ち書込及び読出動作の際に、同時に駆動すべきデータ
入出力ラインDIO及び入出力ラインIOの個数が多い半導
体メモリ装置では、データ入出力ライン書込ドライバー
12、入出力ライン書込ドライバー13及びデータ入出力ラ
イン読出ドライバー22の個数も増加するので、電力消耗
が増加する。特に、高速マルチビットシンクロナスDRAM
では、動作速度を向上させるために、ドライバー12、1
3、22の電源供給電圧として内部電源供給電圧よりも高
い外部電源供給電圧が使われるため、高速動作が可能で
ある一方で電力消耗がさらに増加する。
即ち書込及び読出動作の際に、同時に駆動すべきデータ
入出力ラインDIO及び入出力ラインIOの個数が多い半導
体メモリ装置では、データ入出力ライン書込ドライバー
12、入出力ライン書込ドライバー13及びデータ入出力ラ
イン読出ドライバー22の個数も増加するので、電力消耗
が増加する。特に、高速マルチビットシンクロナスDRAM
では、動作速度を向上させるために、ドライバー12、1
3、22の電源供給電圧として内部電源供給電圧よりも高
い外部電源供給電圧が使われるため、高速動作が可能で
ある一方で電力消耗がさらに増加する。
【００２２】図3A及び図3Bは、図1及び図2に示す半導体
メモリ装置の入出力ライン書込ドライバー、データ入出
力ライン書込ドライバー及びデータ入出力ライン読出ド
ライバーとして用いられる従来の信号ラインドライバー
の回路図である。図3Aは、電源供給電圧として外部電源
供給電圧EVCを用いた例であり、図3Bは、電源供給電圧
として内部電源供給電圧IVCを用いた例である。
メモリ装置の入出力ライン書込ドライバー、データ入出
力ライン書込ドライバー及びデータ入出力ライン読出ド
ライバーとして用いられる従来の信号ラインドライバー
の回路図である。図3Aは、電源供給電圧として外部電源
供給電圧EVCを用いた例であり、図3Bは、電源供給電圧
として内部電源供給電圧IVCを用いた例である。
【００２３】図3Aに示す従来の信号ラインドライバー
は、インバータ31aと、PMOSプルアップトランジスタ32a
と、NMOSプルダウントランジスタ33aとを具備する。
は、インバータ31aと、PMOSプルアップトランジスタ32a
と、NMOSプルダウントランジスタ33aとを具備する。
【００２４】インバータ31aは、電源供給電圧として外
部電源供給電圧EVCが使われ、図1に示す半導体メモリ装
置のデータ入出力ラインDIOを通じて伝達された信号を
反転させる。
部電源供給電圧EVCが使われ、図1に示す半導体メモリ装
置のデータ入出力ラインDIOを通じて伝達された信号を
反転させる。
【００２５】PMOSプルアップトランジスタ32aは、ソー
スに外部電源供給電圧EVCが印加され、ゲートにインバ
ータ31aの出力信号が印加され、ドレインが図1に示す半
導体メモリ装置の入出力ラインIOに連結される。従っ
て、PMOSプルアップトランジスタ32aは、インバータ31a
の出力信号に応答して入出力ラインIOを外部電源供給電
圧EVCレベルまでプルアップする。通常は、PMOSプルア
ップトランジスタ32aは、長くて負荷が大きい入出力ラ
インIOを駆動するために電流駆動能力が大きく設計され
るので、PMOSプルアップトランジスタ32aにおいて主に
電力消耗が生じる。
スに外部電源供給電圧EVCが印加され、ゲートにインバ
ータ31aの出力信号が印加され、ドレインが図1に示す半
導体メモリ装置の入出力ラインIOに連結される。従っ
て、PMOSプルアップトランジスタ32aは、インバータ31a
の出力信号に応答して入出力ラインIOを外部電源供給電
圧EVCレベルまでプルアップする。通常は、PMOSプルア
ップトランジスタ32aは、長くて負荷が大きい入出力ラ
インIOを駆動するために電流駆動能力が大きく設計され
るので、PMOSプルアップトランジスタ32aにおいて主に
電力消耗が生じる。
【００２６】また、NMOSプルダウントランジスタ33a
は、ドレインが入出力ラインIOに連結され、ゲートにイ
ンバータ31aの出力信号が印加され、ソースに接地電圧V
SSが印加される。従って、NMOSプルダウントランジスタ
33aは、インバータ31aの出力信号に応答して入出力ライ
ンIOを接地電圧VSSレベルまでプルダウンする。即ち、
入出力ラインIOに出力される信号は、外部電源供給電圧
EVCレベルと接地電圧VSSレベルの間でスイングする。
は、ドレインが入出力ラインIOに連結され、ゲートにイ
ンバータ31aの出力信号が印加され、ソースに接地電圧V
SSが印加される。従って、NMOSプルダウントランジスタ
33aは、インバータ31aの出力信号に応答して入出力ライ
ンIOを接地電圧VSSレベルまでプルダウンする。即ち、
入出力ラインIOに出力される信号は、外部電源供給電圧
EVCレベルと接地電圧VSSレベルの間でスイングする。
【００２７】前述のように、図3Aに示す従来の信号ライ
ンドライバーでは、電源供給電圧として内部電源供給電
圧より電圧レベルが高い外部電源供給電圧EVCが使われ
るため、高速動作に有利であるが、一方で電力消耗が大
きいという欠点がある。
ンドライバーでは、電源供給電圧として内部電源供給電
圧より電圧レベルが高い外部電源供給電圧EVCが使われ
るため、高速動作に有利であるが、一方で電力消耗が大
きいという欠点がある。
【００２８】図3Bに示す信号ラインドライバーは、図3A
に示す信号ラインドライバーと同様に、インバータ31b
と、PMOSプルアップトランジスタ32bと、NMOSプルダウ
ントランジスタ33bとを具備し、電源供給電圧として外
部電源供給電圧EVCより電圧レベルが低い内部電源供給
電圧IVCが使われる。
に示す信号ラインドライバーと同様に、インバータ31b
と、PMOSプルアップトランジスタ32bと、NMOSプルダウ
ントランジスタ33bとを具備し、電源供給電圧として外
部電源供給電圧EVCより電圧レベルが低い内部電源供給
電圧IVCが使われる。
【００２９】従って、PMOSプルアップトランジスタ32b
は、インバータ31bの出力信号に応答して、入出力ライ
ンIOを内部電源供給電圧IVCレベルまでプルアップす
る。また、NMOSプルダウントランジスタ33bは、インバ
ータ31bの出力信号に応答して、入出力ラインIOを接地
電圧VSSレベルまでプルダウンする。即ち、入出力ライ
ンIOに出力される信号は、内部電源供給電圧IVCレベル
と接地電圧VSSレベルの間でスイングする。
は、インバータ31bの出力信号に応答して、入出力ライ
ンIOを内部電源供給電圧IVCレベルまでプルアップす
る。また、NMOSプルダウントランジスタ33bは、インバ
ータ31bの出力信号に応答して、入出力ラインIOを接地
電圧VSSレベルまでプルダウンする。即ち、入出力ライ
ンIOに出力される信号は、内部電源供給電圧IVCレベル
と接地電圧VSSレベルの間でスイングする。
【００３０】図3Bに示す従来の信号ラインドライバーで
は、電源供給電圧として外部電源供給電圧EVCより低い
内部電源供給電圧IVCが使われるため、電力消耗が小さ
いという利点があるが、一方で高速動作に不利であると
いう欠点がある。
は、電源供給電圧として外部電源供給電圧EVCより低い
内部電源供給電圧IVCが使われるため、電力消耗が小さ
いという利点があるが、一方で高速動作に不利であると
いう欠点がある。
【００３１】本発明は、図1に示す半導体メモリ装置の
データ入出力ライン及び入出力ラインのように、長くて
負荷が大きい信号ラインを駆動するために、高速動作が
可能で、かつ電力消耗が小さい信号ラインドライバーを
提供する。また、これを具備することによって、高速動
作が可能で、かつ電力消耗が小さい半導体メモリ装置を
提供する。
データ入出力ライン及び入出力ラインのように、長くて
負荷が大きい信号ラインを駆動するために、高速動作が
可能で、かつ電力消耗が小さい信号ラインドライバーを
提供する。また、これを具備することによって、高速動
作が可能で、かつ電力消耗が小さい半導体メモリ装置を
提供する。
【００３２】図4は、本発明の第１の好適な実施の形態
に係る信号ラインドライバーの回路図である。この第１
の実施の形態に係る回路は、図1に示す半導体メモリ装
置の入出力ライン書込ドライバー、データ入出力ライン
書込ドライバー及びデータ入出力ライン読出ドライバー
の全部又は一部に適用される得る。また、その他、長く
て負荷が大きい他の信号ラインを駆動するためにも好適
である。
に係る信号ラインドライバーの回路図である。この第１
の実施の形態に係る回路は、図1に示す半導体メモリ装
置の入出力ライン書込ドライバー、データ入出力ライン
書込ドライバー及びデータ入出力ライン読出ドライバー
の全部又は一部に適用される得る。また、その他、長く
て負荷が大きい他の信号ラインを駆動するためにも好適
である。
【００３３】図4に示す信号ラインドライバーは、第1反
転部41と、第2反転部42と、第3反転部43と、第1プルア
ップ部44と、第2プルアップ部45と、プルダウン部46と
を具備する。
転部41と、第2反転部42と、第3反転部43と、第1プルア
ップ部44と、第2プルアップ部45と、プルダウン部46と
を具備する。
【００３４】第1反転部41では、電源供給電圧として第1
電源供給電圧、即ち内部電源供給電圧IVCが使われ、入
力端DIOから入力される信号を反転させる。第2反転部42
では、電源供給電圧として内部電源供給電圧IVCが使わ
れ、第1反転部41の出力信号を反転させる。第3反転部43
では、電源供給電圧として内部電源供給電圧IVCが使わ
れ、前記第2反転部43の出力信号を反転させる。従っ
て、第1反転部41、第2反転部42及び第3反転部43の出力
信号は、内部電源供給電圧IVCレベルと接地電圧VSSレベ
ルの間でスイングする。
電源供給電圧、即ち内部電源供給電圧IVCが使われ、入
力端DIOから入力される信号を反転させる。第2反転部42
では、電源供給電圧として内部電源供給電圧IVCが使わ
れ、第1反転部41の出力信号を反転させる。第3反転部43
では、電源供給電圧として内部電源供給電圧IVCが使わ
れ、前記第2反転部43の出力信号を反転させる。従っ
て、第1反転部41、第2反転部42及び第3反転部43の出力
信号は、内部電源供給電圧IVCレベルと接地電圧VSSレベ
ルの間でスイングする。
【００３５】第1プルアップ部44は、内部電源供給電圧I
VCより電圧レベルが高い第2電源供給電圧、即ち外部電
源供給電圧EVCノードと出力端IOとの間に少なくとも1個
以上接続され、第2反転部42の出力信号に応答して出力
端IOをプルアップする。第2プルアップ部45は、内部電
源供給電圧IVCノードと出力端IOとの間に少なくとも1個
以上接続され、第3反転部43の出力信号に応答して出力
端IOをプルアップする。プルダウン部46は、出力端IOと
接地電圧VSSノードとの間に少なくとも1個以上接続さ
れ、第1反転部41の出力信号に応答して(又は第3反転部4
3の出力信号に応答して)、出力端IOをプルダウンする。
VCより電圧レベルが高い第2電源供給電圧、即ち外部電
源供給電圧EVCノードと出力端IOとの間に少なくとも1個
以上接続され、第2反転部42の出力信号に応答して出力
端IOをプルアップする。第2プルアップ部45は、内部電
源供給電圧IVCノードと出力端IOとの間に少なくとも1個
以上接続され、第3反転部43の出力信号に応答して出力
端IOをプルアップする。プルダウン部46は、出力端IOと
接地電圧VSSノードとの間に少なくとも1個以上接続さ
れ、第1反転部41の出力信号に応答して(又は第3反転部4
3の出力信号に応答して)、出力端IOをプルダウンする。
【００３６】図4には、第1プルアップ部44及び第2プル
アップ部45が各々1個ずつ接続された例が示されてい
る。出力端IOは、図1に示す半導体メモリ装置の入出力
ラインIOのように、長くて負荷が大きい信号ラインに接
続される。第1反転部41、第2反転部42及び第3反転部43
は、各々インバータで構成されているが、他の論理ゲー
トで構成することもできる。
アップ部45が各々1個ずつ接続された例が示されてい
る。出力端IOは、図1に示す半導体メモリ装置の入出力
ラインIOのように、長くて負荷が大きい信号ラインに接
続される。第1反転部41、第2反転部42及び第3反転部43
は、各々インバータで構成されているが、他の論理ゲー
トで構成することもできる。
【００３７】第1プルアップ部44は、例えば、ドレイン
が外部電源供給電圧EVCノードに接続され、ゲートに第2
反転部42の出力信号が印加され、ソースが出力端IOに接
続されたNMOSトランジスタで構成される。第2プルアッ
プ部45は、例えば、ソースが内部電源供給電圧IVCノー
ドに接続され、ゲートに第3反転部43の出力信号が印加
され、ドレインが出力端IOに接続されたPMOSトランジス
タで構成される。
が外部電源供給電圧EVCノードに接続され、ゲートに第2
反転部42の出力信号が印加され、ソースが出力端IOに接
続されたNMOSトランジスタで構成される。第2プルアッ
プ部45は、例えば、ソースが内部電源供給電圧IVCノー
ドに接続され、ゲートに第3反転部43の出力信号が印加
され、ドレインが出力端IOに接続されたPMOSトランジス
タで構成される。
【００３８】第1プルアップ部44を構成するNMOSトラン
ジスタは、出力端IOに接続される長くて負荷が大きい信
号ラインを主に駆動するために電流駆動能力が大きくな
るように設計され、一方、第2プルアップ部45を構成す
るPMOSトランジスタは、電流駆動能力が小さめに設計さ
れる。通常、第1プルアップ部44を構成するNMOSトラン
ジスタと第2プルアップ部45を構成するPMOSトランジス
タで主に電力消耗が生じる。
ジスタは、出力端IOに接続される長くて負荷が大きい信
号ラインを主に駆動するために電流駆動能力が大きくな
るように設計され、一方、第2プルアップ部45を構成す
るPMOSトランジスタは、電流駆動能力が小さめに設計さ
れる。通常、第1プルアップ部44を構成するNMOSトラン
ジスタと第2プルアップ部45を構成するPMOSトランジス
タで主に電力消耗が生じる。
【００３９】プルダウン部46は、例えば、ドレインに出
力端IOが接続され、ゲートに第1反転部41の出力信号が
印加され、ソースに接地電圧VSSノードが接続されたNMO
Sトランジスタで構成される。
力端IOが接続され、ゲートに第1反転部41の出力信号が
印加され、ソースに接地電圧VSSノードが接続されたNMO
Sトランジスタで構成される。
【００４０】以下、図4に示す信号ラインドライバーの
動作を説明する。入力端DIOから入力される信号、例え
ば図1に示す半導体メモリ装置のデータ入出力ラインDIO
を通じて伝達される信号のレベルが論理"ロー"、即ち接
地電圧VSSレベルである時は、第1反転部41及び第3反転
部43の出力信号等のレベルは論理"ハイ"、即ち内部電源
供給電圧IVCレベルになり、第2反転部42の出力信号のレ
ベルは論理"ロー"になる。これにより、第1プルアップ
部44及び第2プルアップ部45はターンオフし、プルダウ
ン部46はターンオンする。従って、出力端IOは接地電圧
VSSレベルにプルダウンされ、出力端IOに接続される信
号ラインのレベルも接地電圧レベルになる。
動作を説明する。入力端DIOから入力される信号、例え
ば図1に示す半導体メモリ装置のデータ入出力ラインDIO
を通じて伝達される信号のレベルが論理"ロー"、即ち接
地電圧VSSレベルである時は、第1反転部41及び第3反転
部43の出力信号等のレベルは論理"ハイ"、即ち内部電源
供給電圧IVCレベルになり、第2反転部42の出力信号のレ
ベルは論理"ロー"になる。これにより、第1プルアップ
部44及び第2プルアップ部45はターンオフし、プルダウ
ン部46はターンオンする。従って、出力端IOは接地電圧
VSSレベルにプルダウンされ、出力端IOに接続される信
号ラインのレベルも接地電圧レベルになる。
【００４１】一方、入力端DIOから入力される信号のレ
ベルが論理"ハイ"である時は、第1反転部41及び第3反転
部43の出力信号等のレベルは論理"ロー"になり、第2反
転部42の出力信号のレベルは論理"ハイ"、即ち内部電源
供給電圧IVCレベルになる。これにより、内部電源供給
電圧IVCレベルを有する第2反転部42の出力信号に応答し
て第1プルアップ部44がまずターンオンして、出力端IO
の電圧レベルはNMOSトランジスタで構成される第1プル
アップ部44の特性に従ってIVC-Vtレベルになる(Vtは、
第1プルアップ部44を構成するNMOSトランジスタのスレ
ショルド電圧)。次に、論理"ロー"レベルを有する第3反
転部43の出力信号に応答して、第2プルアップ部45がタ
ーンオンして、出力端IOの電圧レベルはIVCレベルまで
上昇する。
ベルが論理"ハイ"である時は、第1反転部41及び第3反転
部43の出力信号等のレベルは論理"ロー"になり、第2反
転部42の出力信号のレベルは論理"ハイ"、即ち内部電源
供給電圧IVCレベルになる。これにより、内部電源供給
電圧IVCレベルを有する第2反転部42の出力信号に応答し
て第1プルアップ部44がまずターンオンして、出力端IO
の電圧レベルはNMOSトランジスタで構成される第1プル
アップ部44の特性に従ってIVC-Vtレベルになる(Vtは、
第1プルアップ部44を構成するNMOSトランジスタのスレ
ショルド電圧)。次に、論理"ロー"レベルを有する第3反
転部43の出力信号に応答して、第2プルアップ部45がタ
ーンオンして、出力端IOの電圧レベルはIVCレベルまで
上昇する。
【００４２】ここで、前述のように第1プルアップ部44
を構成するNMOSトランジスタは、電流駆動能力が大きく
なるように設計され、一方、第2プルアップ部45を構成
するPMOSトランジスタは電流駆動能力が小さめ設計され
る。従って、電源供給電圧として外部電源供給電圧EVC
が使われる第1プルアップ部44が、出力端IOに接続され
る信号ラインを駆動する駆動電流を主に供給し、電源供
給電圧として内部電源供給電圧IVCが使われる第2プルア
ップ部45は、主に出力端IOに接続される信号ラインをIV
C-VtレベルからIVCレベルに上昇させる役割を果たす。
を構成するNMOSトランジスタは、電流駆動能力が大きく
なるように設計され、一方、第2プルアップ部45を構成
するPMOSトランジスタは電流駆動能力が小さめ設計され
る。従って、電源供給電圧として外部電源供給電圧EVC
が使われる第1プルアップ部44が、出力端IOに接続され
る信号ラインを駆動する駆動電流を主に供給し、電源供
給電圧として内部電源供給電圧IVCが使われる第2プルア
ップ部45は、主に出力端IOに接続される信号ラインをIV
C-VtレベルからIVCレベルに上昇させる役割を果たす。
【００４３】従って、図4に示す第１の実施の形態に係
る信号ラインドライバーでは、内部電源供給電圧IVCよ
りも電圧レベルが高い外部電源供給電圧EVCが用いられ
る第1プルアップ部44により、出力端IOに接続される信
号ラインは高速にIVC-Vtレベルまで駆動される。また、
内部電源供給電圧IVCが用いられる第2プルアップ部45
は、主に出力端IOに接続される信号ラインをIVC-Vtレベ
ルからIVCレベルに上昇させる役割だけを果たすため、
内部電源供給電圧IVCによる電力消耗が非常に少ない。
即ち、図4に示す第１の実施の形態に係る信号ラインド
ライバーは、高速で動作すると共に電力消耗が小さいと
いう利点を有する。
る信号ラインドライバーでは、内部電源供給電圧IVCよ
りも電圧レベルが高い外部電源供給電圧EVCが用いられ
る第1プルアップ部44により、出力端IOに接続される信
号ラインは高速にIVC-Vtレベルまで駆動される。また、
内部電源供給電圧IVCが用いられる第2プルアップ部45
は、主に出力端IOに接続される信号ラインをIVC-Vtレベ
ルからIVCレベルに上昇させる役割だけを果たすため、
内部電源供給電圧IVCによる電力消耗が非常に少ない。
即ち、図4に示す第１の実施の形態に係る信号ラインド
ライバーは、高速で動作すると共に電力消耗が小さいと
いう利点を有する。
【００４４】図5は、本発明の第２の実施の形態に係る
信号ラインドライバーの回路図である。この第２の実施
の形態に係る回路は、図1に示す半導体メモリ装置の入
出力ライン書込ドライバー、データ入出力ライン書込ド
ライバー及びデータ入出力ライン読出ドライバーの全部
又は一部に適用され得る。また、その他、長くて負荷が
大きい他の信号ラインを駆動するためにも好適である。
信号ラインドライバーの回路図である。この第２の実施
の形態に係る回路は、図1に示す半導体メモリ装置の入
出力ライン書込ドライバー、データ入出力ライン書込ド
ライバー及びデータ入出力ライン読出ドライバーの全部
又は一部に適用され得る。また、その他、長くて負荷が
大きい他の信号ラインを駆動するためにも好適である。
【００４５】図5に示す信号ラインドライバーは、第1反
転部51と、第2反転部52と、第3反転部53と、第4反転部5
4と、第1プルアップ部55と、第2プルアップ部56と、プ
ルダウン部57とを具備する。
転部51と、第2反転部52と、第3反転部53と、第4反転部5
4と、第1プルアップ部55と、第2プルアップ部56と、プ
ルダウン部57とを具備する。
【００４６】第1反転部51では、電源供給電圧として第1
電源供給電圧、即ち内部電源供給電圧IVCが使われ、入
力端DIOから入力される信号を反転させる。第2反転部52
では、電源供給電圧として内部電源供給電圧IVCが使わ
れ、第1反転部51の出力信号を反転させる。第3反転部53
では、電源供給電圧として内部電源供給電圧IVCが使わ
れ、第2反転部52の出力信号を反転させる。第4反転部54
では、電源供給電圧として内部電源供給電圧IVCよりも
電圧レベルが高い第2電源供給電圧、即ち外部電源供給
電圧EVCが使われ、第3反転部53の出力信号を反転させ
る。従って、第1反転部51、第2反転部52及び第3反転部5
3の出力信号は、内部電源供給電圧IVCレベルと接地電圧
VSSレベルとの間でスイングし、第4反転部54の出力信号
は外部電源供給電圧EVCレベルと接地電圧VSSレベルとの
間でスイングする。
電源供給電圧、即ち内部電源供給電圧IVCが使われ、入
力端DIOから入力される信号を反転させる。第2反転部52
では、電源供給電圧として内部電源供給電圧IVCが使わ
れ、第1反転部51の出力信号を反転させる。第3反転部53
では、電源供給電圧として内部電源供給電圧IVCが使わ
れ、第2反転部52の出力信号を反転させる。第4反転部54
では、電源供給電圧として内部電源供給電圧IVCよりも
電圧レベルが高い第2電源供給電圧、即ち外部電源供給
電圧EVCが使われ、第3反転部53の出力信号を反転させ
る。従って、第1反転部51、第2反転部52及び第3反転部5
3の出力信号は、内部電源供給電圧IVCレベルと接地電圧
VSSレベルとの間でスイングし、第4反転部54の出力信号
は外部電源供給電圧EVCレベルと接地電圧VSSレベルとの
間でスイングする。
【００４７】第1プルアップ部55は、外部電源供給電圧E
VCノードと出力端IOとの間に少なくとも1個以上接続さ
れ、第2反転部52の出力信号に応答して出力端IOをプル
アップする。第2プルアップ部56は、内部電源供給電圧I
VCノードと出力端IOとの間に少なくとも1個以上接続さ
れ、第4反転部54の出力信号に応答して出力端IOをプル
アップする。プルダウン部57は、出力端IOと接地電圧VS
Sノードとの間に少なくとも1個以上接続され、第1反転
部51の出力信号に応答して出力端IOをプルダウンする。
VCノードと出力端IOとの間に少なくとも1個以上接続さ
れ、第2反転部52の出力信号に応答して出力端IOをプル
アップする。第2プルアップ部56は、内部電源供給電圧I
VCノードと出力端IOとの間に少なくとも1個以上接続さ
れ、第4反転部54の出力信号に応答して出力端IOをプル
アップする。プルダウン部57は、出力端IOと接地電圧VS
Sノードとの間に少なくとも1個以上接続され、第1反転
部51の出力信号に応答して出力端IOをプルダウンする。
【００４８】図5では、第1プルアップ部55及び第2プル
アップ部56が各々1個ずつ接続された例が示されてい
る。出力端IOは、図1に示す半導体メモリ装置の入出力
ラインIOのように、長くて負荷が大きい信号ラインに接
続される。第1反転部51、第2反転部52、第3反転部53及
び第4反転部54は、各々インバータで構成されている
が、他の論理ゲートで構成することもできる。
アップ部56が各々1個ずつ接続された例が示されてい
る。出力端IOは、図1に示す半導体メモリ装置の入出力
ラインIOのように、長くて負荷が大きい信号ラインに接
続される。第1反転部51、第2反転部52、第3反転部53及
び第4反転部54は、各々インバータで構成されている
が、他の論理ゲートで構成することもできる。
【００４９】第1プルアップ部55は、例えば、ドレイン
が外部電源供給電圧EVCノードに接続され、ゲートに第2
反転部52の出力信号が印加され、ソースが出力端IOに接
続されたNMOSトランジスタで構成される。第2プルアッ
プ部56は、例えば、ドレインが内部電源供給電圧IVCノ
ードに接続され、ゲートに第4反転部54の出力信号、即
ち外部電源供給電圧EVCレベルと接地電圧VSSレベルとの
間でスイングする信号が印加され、ソースが出力端IOに
接続されたNMOSトランジスタで構成される。
が外部電源供給電圧EVCノードに接続され、ゲートに第2
反転部52の出力信号が印加され、ソースが出力端IOに接
続されたNMOSトランジスタで構成される。第2プルアッ
プ部56は、例えば、ドレインが内部電源供給電圧IVCノ
ードに接続され、ゲートに第4反転部54の出力信号、即
ち外部電源供給電圧EVCレベルと接地電圧VSSレベルとの
間でスイングする信号が印加され、ソースが出力端IOに
接続されたNMOSトランジスタで構成される。
【００５０】第2プルアップ部56を構成するNMOSトラン
ジスタのゲートに外部電源供給電圧EVCレベルと接地電
圧VSSレベルとの間でスイングする信号を印加させるの
は、該NMOSトランジスタでの電圧降下を防止するためで
ある。
ジスタのゲートに外部電源供給電圧EVCレベルと接地電
圧VSSレベルとの間でスイングする信号を印加させるの
は、該NMOSトランジスタでの電圧降下を防止するためで
ある。
【００５１】第1プルアップ部55を構成するNMOSトラン
ジスタは、出力端IOに接続される信号ラインを主に駆動
するために電流駆動能力が大きくなるように設計され、
一方、第2プルアップ部56を構成するNMOSトランジスタ
は電流駆動能力が小さめに設計される。通常、第1プル
アップ部55及び第2プルアップ部56を各々構成するNMOS
トランジスタで主に電力消耗が生じる。
ジスタは、出力端IOに接続される信号ラインを主に駆動
するために電流駆動能力が大きくなるように設計され、
一方、第2プルアップ部56を構成するNMOSトランジスタ
は電流駆動能力が小さめに設計される。通常、第1プル
アップ部55及び第2プルアップ部56を各々構成するNMOS
トランジスタで主に電力消耗が生じる。
【００５２】プルダウン部57は、例えば、ドレインが出
力端IOに接続され、ゲートに第1反転部51の出力信号が
印加され、ソースに接地電圧VSSノードが接続されたNMO
Sトランジスタで構成される。
力端IOに接続され、ゲートに第1反転部51の出力信号が
印加され、ソースに接地電圧VSSノードが接続されたNMO
Sトランジスタで構成される。
【００５３】以下、図5に示す信号ラインドライバーの
動作を説明する。入力端DIOから入力される信号、例え
ば図1に示す半導体メモリ装置のデータ入出力ラインDIO
を通じて伝達される信号のレベルが論理"ロー"、即ち接
地電圧VSSレベルである時は、第1反転部51及び第3反転
部53の出力信号等のレベルは論理"ハイ"、即ち内部電源
供給電圧IVCレベルになり、第2反転部52及び第4反転部5
4の出力信号等のレベルは論理"ロー"になる。これによ
り、第1プルアップ部55及び第2プルアップ部56はターン
オフし、プルダウン部57はターンオンする。従って、出
力端IOは接地電圧VSSレベルにプルダウンされ、出力端I
Oに接続される信号ラインのレベルも接地電圧レベルに
なる。
動作を説明する。入力端DIOから入力される信号、例え
ば図1に示す半導体メモリ装置のデータ入出力ラインDIO
を通じて伝達される信号のレベルが論理"ロー"、即ち接
地電圧VSSレベルである時は、第1反転部51及び第3反転
部53の出力信号等のレベルは論理"ハイ"、即ち内部電源
供給電圧IVCレベルになり、第2反転部52及び第4反転部5
4の出力信号等のレベルは論理"ロー"になる。これによ
り、第1プルアップ部55及び第2プルアップ部56はターン
オフし、プルダウン部57はターンオンする。従って、出
力端IOは接地電圧VSSレベルにプルダウンされ、出力端I
Oに接続される信号ラインのレベルも接地電圧レベルに
なる。
【００５４】一方、入力端DIOから入力される信号のレ
ベルが論理"ハイ"である時は、第1反転部51及び第3反転
部53の出力信号等のレベルは論理"ロー"になり、第2反
転部52の出力信号のレベルは論理"ハイ"、即ち内部電源
供給電圧IVCレベルになり、第4反転部54の出力信号のレ
ベルは論理"ハイ"、即ち外部電源供給電圧EVCレベルに
なる。これにより、内部電源供給電圧IVCレベルを有す
る第2反転部52の出力信号に応答して第1プルアップ部55
がまずターンオンして、出力端IOの電圧レベルはIVC-Vt
レベルになる（Vtは、第1プルアップ部55のNMOSトラン
ジスタのスレショルド電圧）。次に、外部電源供給電圧
EVCレベルを有する第4反転部54の出力信号に応答して第
2プルアップ部56がターンオンし、出力端IOの電圧レベ
ルはIVCレベルまで上昇される。
ベルが論理"ハイ"である時は、第1反転部51及び第3反転
部53の出力信号等のレベルは論理"ロー"になり、第2反
転部52の出力信号のレベルは論理"ハイ"、即ち内部電源
供給電圧IVCレベルになり、第4反転部54の出力信号のレ
ベルは論理"ハイ"、即ち外部電源供給電圧EVCレベルに
なる。これにより、内部電源供給電圧IVCレベルを有す
る第2反転部52の出力信号に応答して第1プルアップ部55
がまずターンオンして、出力端IOの電圧レベルはIVC-Vt
レベルになる（Vtは、第1プルアップ部55のNMOSトラン
ジスタのスレショルド電圧）。次に、外部電源供給電圧
EVCレベルを有する第4反転部54の出力信号に応答して第
2プルアップ部56がターンオンし、出力端IOの電圧レベ
ルはIVCレベルまで上昇される。
【００５５】ここで、第2プルアップ部56のNMOSトラン
ジスタのゲートに印加される外部電源供給電圧EVCレベ
ルは、内部電源供給電圧IVCレベルよりも第2プルアップ
部56のNMOSトランジスタのスレショルド電圧以上高いた
め、出力端IOの電圧レベルは、第2プルアップ部56での
電圧降下がなくIVCレベルまで駆動され。
ジスタのゲートに印加される外部電源供給電圧EVCレベ
ルは、内部電源供給電圧IVCレベルよりも第2プルアップ
部56のNMOSトランジスタのスレショルド電圧以上高いた
め、出力端IOの電圧レベルは、第2プルアップ部56での
電圧降下がなくIVCレベルまで駆動され。
【００５６】前述したように、図5に示す信号ラインド
ライバーは、図4に示す信号ラインドライバーと同様
に、第1プルアップ部44が、出力端IOに接続される信号
ラインを駆動する駆動電流を主に供給し、第2プルアッ
プ部45は、主に出力端IOに接続される信号ラインをIVC-
VtレベルからIVCレベルに上昇させる役割を果たす。
ライバーは、図4に示す信号ラインドライバーと同様
に、第1プルアップ部44が、出力端IOに接続される信号
ラインを駆動する駆動電流を主に供給し、第2プルアッ
プ部45は、主に出力端IOに接続される信号ラインをIVC-
VtレベルからIVCレベルに上昇させる役割を果たす。
【００５７】従って、図5に示す信号ラインドライバー
においても、内部電源供給電圧IVCより電圧レベルが高
い外部電源供給電圧EVCが用いられる第1プルアップ部55
により、信号ラインドライバーの出力端IOに接続される
信号ラインは高速にIVC-Vtレベルまで駆動される。ま
た、内部電源供給電圧IVCが用いられる第2プルアップ部
56は、主に出力端IOに接続される信号ラインをIVC-Vtレ
ベルからIVCレベルに上昇させる役割だけを果たすた
め、内部電源供給電圧IVCによる電力消耗が非常に少な
い。即ち、図5に示す信号ラインドライバーは、高速で
動作すると共に電力消耗が小さいという利点を有する。
においても、内部電源供給電圧IVCより電圧レベルが高
い外部電源供給電圧EVCが用いられる第1プルアップ部55
により、信号ラインドライバーの出力端IOに接続される
信号ラインは高速にIVC-Vtレベルまで駆動される。ま
た、内部電源供給電圧IVCが用いられる第2プルアップ部
56は、主に出力端IOに接続される信号ラインをIVC-Vtレ
ベルからIVCレベルに上昇させる役割だけを果たすた
め、内部電源供給電圧IVCによる電力消耗が非常に少な
い。即ち、図5に示す信号ラインドライバーは、高速で
動作すると共に電力消耗が小さいという利点を有する。
【００５８】図6は、図4に示す本発明の第１の実施の形
態に係る信号ラインドライバーの動作タイミング図であ
る。参照符号EVCは外部電源供給電圧、IVCは内部電源供
給電圧、V(DIO)は信号ラインドライバーの入力端DIOか
ら入力される信号、V1(IO)は信号ラインドライバーに第
2プルアップ部45が含まれない場合に信号ラインドライ
バーの出力端IOに出力される信号、V2(IO)は信号ライン
ドライバーに第2プルアップ部45が含まれる場合に信号
ラインドライバーの出力端IOに出力される信号である。
態に係る信号ラインドライバーの動作タイミング図であ
る。参照符号EVCは外部電源供給電圧、IVCは内部電源供
給電圧、V(DIO)は信号ラインドライバーの入力端DIOか
ら入力される信号、V1(IO)は信号ラインドライバーに第
2プルアップ部45が含まれない場合に信号ラインドライ
バーの出力端IOに出力される信号、V2(IO)は信号ライン
ドライバーに第2プルアップ部45が含まれる場合に信号
ラインドライバーの出力端IOに出力される信号である。
【００５９】図6に示すように、信号ラインドライバー
に第2プルアップ部45が含まれない場合にはV1(IO)は第1
プルアップ部44によりIVC-Vtまでしか駆動されない。一
方、信号ラインドライバーに第2プルアップ部45が含ま
れる場合には、V2(IO)は、まず第1プルアップ部44によ
りIVC-Vtレベルまで駆動され、その後、第2プルアップ
部45によりIVC-VtレベルからIVCレベルまで駆動され
る。
に第2プルアップ部45が含まれない場合にはV1(IO)は第1
プルアップ部44によりIVC-Vtまでしか駆動されない。一
方、信号ラインドライバーに第2プルアップ部45が含ま
れる場合には、V2(IO)は、まず第1プルアップ部44によ
りIVC-Vtレベルまで駆動され、その後、第2プルアップ
部45によりIVC-VtレベルからIVCレベルまで駆動され
る。
【００６０】図7は、従来の信号ラインドライバー及び
本発明の好適な実施の形態に係る信号ラインドライバー
を各々図1に示す半導体メモリ装置のデータ入出力ライ
ン書込ドライバー12及び入出力ライン書込ドライバー13
として使用した場合の書込動作時のピーク電流を示す図
である。
本発明の好適な実施の形態に係る信号ラインドライバー
を各々図1に示す半導体メモリ装置のデータ入出力ライ
ン書込ドライバー12及び入出力ライン書込ドライバー13
として使用した場合の書込動作時のピーク電流を示す図
である。
【００６１】同図において、P1は、図3Aに示す従来の信
号ラインドライバーを図1に示す半導体メモリ装置のデ
ータ入出力ライン書込ドライバー12及び入出力ライン書
込ドライバー13として使用した場合の外部電源供給電圧
EVCのピーク電流を示す。P2及びP3は、図4に示す本発明
の好適な実施の形態に係る信号ラインドライバーを入出
力ライン書込ドライバー13として使用し、図3Bに示す従
来の信号ラインドライバーをデータ入出力ライン書込ド
ライバー12として使用した場合の内部電源供給電圧IVC
のピーク電流及び外部電源供給電圧EVCのピーク電流を
各々示す。
号ラインドライバーを図1に示す半導体メモリ装置のデ
ータ入出力ライン書込ドライバー12及び入出力ライン書
込ドライバー13として使用した場合の外部電源供給電圧
EVCのピーク電流を示す。P2及びP3は、図4に示す本発明
の好適な実施の形態に係る信号ラインドライバーを入出
力ライン書込ドライバー13として使用し、図3Bに示す従
来の信号ラインドライバーをデータ入出力ライン書込ド
ライバー12として使用した場合の内部電源供給電圧IVC
のピーク電流及び外部電源供給電圧EVCのピーク電流を
各々示す。
【００６２】図7を参照すると、本発明の好適な実施の
形態に係る信号ラインドライバーを使用する場合のピー
ク電流P2及びP3が、図3Aに示す従来の信号ラインドライ
バーを使用する場合のピーク電流P1に比べて格段に小さ
いことがわかる。
形態に係る信号ラインドライバーを使用する場合のピー
ク電流P2及びP3が、図3Aに示す従来の信号ラインドライ
バーを使用する場合のピーク電流P1に比べて格段に小さ
いことがわかる。
【００６３】本発明の好適な実施の形態に係る信号ライ
ンドライバーでは、内部電源供給電圧IVC及び外部電源
供給電圧EVCの双方が使用されるため、各々のピーク電
流P2及びP3が流れる。図3Aに示す従来の信号ラインドラ
イバーでは、外部電源供給電圧EVCのみが使用されるた
め、外部電源供給電圧EVCのピーク電流P1のみが流れ
る。P1のピークポイントa及びP2のピークポイントcは、
データ入出力ライン書込ドライバー12がその出力端に接
続されているデータ入出力ラインDIOを駆動する時に流
れるピーク電流である。P1のピークポイントb、P3のピ
ークポイントd及びP2のポイントeは、入出力ライン書込
ドライバー13がその出力端に接続されている入出力ライ
ンIOを駆動する時に流れるピーク電流である。
ンドライバーでは、内部電源供給電圧IVC及び外部電源
供給電圧EVCの双方が使用されるため、各々のピーク電
流P2及びP3が流れる。図3Aに示す従来の信号ラインドラ
イバーでは、外部電源供給電圧EVCのみが使用されるた
め、外部電源供給電圧EVCのピーク電流P1のみが流れ
る。P1のピークポイントa及びP2のピークポイントcは、
データ入出力ライン書込ドライバー12がその出力端に接
続されているデータ入出力ラインDIOを駆動する時に流
れるピーク電流である。P1のピークポイントb、P3のピ
ークポイントd及びP2のポイントeは、入出力ライン書込
ドライバー13がその出力端に接続されている入出力ライ
ンIOを駆動する時に流れるピーク電流である。
【００６４】以上のように、図4及び図5に示す本発明の
好適な実施の形態に係る信号ラインドライバーは、高速
で動作すると共に電力消耗が小さいため、該信号ライン
ドライバーを図1及び図2に示す半導体メモリ装置、特に
マルチビット半導体メモリ装置のデータ入出力ライン書
込ドライバー、入出力ライン書込ドライバー、データ入
出力ライン読出ドライバー、その他、長くて負荷が大き
い信号ラインを駆動する他のドライバーの全部又は一部
として採用することにより、低消費電力で高速動作が可
能な半導体メモリ装置を構成することができる。
好適な実施の形態に係る信号ラインドライバーは、高速
で動作すると共に電力消耗が小さいため、該信号ライン
ドライバーを図1及び図2に示す半導体メモリ装置、特に
マルチビット半導体メモリ装置のデータ入出力ライン書
込ドライバー、入出力ライン書込ドライバー、データ入
出力ライン読出ドライバー、その他、長くて負荷が大き
い信号ラインを駆動する他のドライバーの全部又は一部
として採用することにより、低消費電力で高速動作が可
能な半導体メモリ装置を構成することができる。
【００６５】本発明は、上記の実施の形態に限定され
ず、その技術的思想の範囲内で様々な変形が可能であ
る。
ず、その技術的思想の範囲内で様々な変形が可能であ
る。
【００６６】
【発明の効果】本発明に係る信号ラインドライバーは、
高速で動作すると共に電力消耗が小さい。また、この信
号ラインドライバーを採用した半導体メモリ装置は、低
消費電力で高速動作が可能である。
高速で動作すると共に電力消耗が小さい。また、この信
号ラインドライバーを採用した半導体メモリ装置は、低
消費電力で高速動作が可能である。
【００６７】
【図１】一般的な半導体メモリ装置の書込パスを示すブ
ロック図である。
ロック図である。
【図２】一般的な半導体メモリ装置の読出パスを示すブ
ロック図である。
ロック図である。
【図３Ａ】図1及び図2に示す半導体メモリ装置の入出力
ライン書込ドライバー、データ入出力ライン書込ドライ
バー及びデータ入出力ライン読出ドライバーとして用い
られる従来の信号ラインドライバーの回路図である。
ライン書込ドライバー、データ入出力ライン書込ドライ
バー及びデータ入出力ライン読出ドライバーとして用い
られる従来の信号ラインドライバーの回路図である。
【図３Ｂ】図1及び図2に示す半導体メモリ装置の入出力
ライン書込ドライバー、データ入出力ライン書込ドライ
バー及びデータ入出力ライン読出ドライバーとして用い
られる従来の信号ラインドライバーの回路図である。
ライン書込ドライバー、データ入出力ライン書込ドライ
バー及びデータ入出力ライン読出ドライバーとして用い
られる従来の信号ラインドライバーの回路図である。
【図４】本発明の第１の好適な実施の形態に係る信号ラ
インドライバーの回路図である。
インドライバーの回路図である。
【図５】本発明の第２の好適な実施の形態に係る信号ラ
インドライバーの回路図である。
インドライバーの回路図である。
【図６】図4に示す信号ラインドライバーの動作タイミ
ング図である。
ング図である。
【図７】従来の信号ラインドライバー及び本発明の好適
な実施の形態に係る信号ラインドライバーを各々図1に
示す半導体メモリ装置のデータ入出力ライン書込ドライ
バー及び入出力ライン書込ドライバーとして使用した場
合の書込動作時のピーク電流を示す図である。
な実施の形態に係る信号ラインドライバーを各々図1に
示す半導体メモリ装置のデータ入出力ライン書込ドライ
バー及び入出力ライン書込ドライバーとして使用した場
合の書込動作時のピーク電流を示す図である。
41 第1反転部 42 第2反転部 43 第3反転部 44 第1プルアップ部 45 第2プルアップ部 46 プルダウン部 51 第1反転部 52 第2反転部 53 第3反転部 54 第4反転部 55 第1プルアップ部 56 第2プルアップ部 57 プルダウン部
Claims (35)
- 【請求項１】 出力端に接続される信号ラインを駆動す
る半導体メモリ装置の信号ラインドライバーであって、 第2電源供給電圧ノードと前記出力端との間に接続さ
れ、前記第2電源供給電圧レベルより低い第1電源供給電
圧レベルと接地電圧レベルとの間でスイングする入力信
号に応答して、前記出力端を前記第1電源供給電圧レベ
ルより所定の電圧だけ低いレベルにプルアップする少な
くとも１つの第1プルアップ部と、 前記第1電源供給電圧ノードと前記出力端との間に接続
され、前記入力信号の反転信号に応答して前記出力端を
前記第1電源供給電圧レベルまで上昇させる少なくとも
１つの第2プルアップ部と、 前記出力端と接地電圧ノードとの間に接続され、前記入
力信号の反転信号に応答して、前記出力端を前記接地電
圧レベルにプルダウンする少なくとも１つのプルダウン
部と、 を具備することを特徴とする半導体メモリ装置の信号ラ
インドライバー。 - 【請求項２】 前記信号ラインは、前記半導体メモリ装
置のメモリセルアレイのデータを伝達するための入出力
ラインであることを特徴とする請求項１に記載の半導体
メモリ装置の信号ラインドライバー。 - 【請求項３】 前記第1プルアップ部は、ドレインが前
記第2電源供給電圧ノードに接続され、ゲートに前記入
力信号が印加され、ソースが前記出力端に接続されたNM
OSトランジスタを含むことを特徴とする請求項１に記載
の半導体メモリ装置の信号ラインドライバー。 - 【請求項４】 前記第2プルアップ部は、ソースが前記
第1電源供給電圧ノードに接続され、ゲートに前記入力
信号の反転信号が印加され、ドレインが前記出力端に接
続されたPMOSトランジスタを含むことを特徴とする請求
項1に記載の半導体メモリ装置の信号ラインドライバ
ー。 - 【請求項５】 前記プルダウン部は、ドレインが前記出
力端に接続され、ゲートに前記入力信号の反転信号が印
加され、ソースが前記接地電圧ノードに接続されたNMOS
トランジスタであることを特徴とする請求項１に記載の
半導体メモリ装置の信号ラインドライバー。 - 【請求項６】 前記第2電源供給電圧は、前記半導体メ
モリ装置の外部から供給される外部電源供給電圧であ
り、前記第1電源供給電圧は、前記外部電源供給電圧を
前記半導体メモリ装置の内部で電圧降下させた内部電源
供給電圧であることを特徴とする請求項１に記載の半導
体メモリ装置の信号ラインドライバー。 - 【請求項７】 入力端から入力信号を受けて、該入力信
号に基づいて出力端に接続される信号ラインを駆動する
半導体メモリ装置の信号ラインドライバーであって、 電源供給電圧として第1電源供給電圧を使用し、前記入
力信号を反転させる第1反転部と、 電源供給電圧として前記第1電源供給電圧を使用し、前
記第1反転部の出力信号を反転させる第2反転部と、 電源供給電圧として前記第1電源供給電圧を使用し、前
記第2反転部の出力信号を反転させる第3反転部と、 前記第1電源供給電圧より高い第2電源供給電圧ノードと
前記出力端との間に接続され、前記第2反転部の出力信
号に応答して前記出力端をプルアップする少なくとも１
つの第1プルアップ部と、 前記第1電源供給電圧ノードと前記出力端との間に接続
され、前記第3反転部の出力信号に応答して前記出力端
をプルアップする少なくとも１つの第2プルアップ部
と、 前記出力端と接地電圧ノードとの間に接続され、前記第
1反転部の出力信号に応答して前記出力端をプルダウン
する少なくとも１つのプルダウン部と、 を具備することを特徴とする半導体メモリ装置の信号ラ
インドライバー。 - 【請求項８】 前記信号ラインは、前記半導体メモリ装
置のメモリセルアレイのデータを伝達するための入出力
ラインであることを特徴とする請求項7に記載の半導体
メモリ装置の信号ラインドライバー。 - 【請求項９】 前記第1プルアップ部は、ドレインが前
記第2電源供給電圧ノードに接続され、ゲートに前記第2
反転部の出力信号が印加され、ソースが前記出力端に接
続されたNMOSトランジスタを含むことを特徴とする請求
項７に記載の半導体メモリ装置の信号ラインドライバ
ー。 - 【請求項１０】 前記第2プルアップ部は、ソースが前
記第1電源供給電圧ノードに接続され、ゲートに前記第3
反転部の出力信号が印加され、ドレインが前記出力端に
接続されたPMOSトランジスタを含むことを特徴とする請
求項７に記載の半導体メモリ装置の信号ラインドライバ
ー。 - 【請求項１１】 前記プルダウン部は、ドレインが前記
出力端に接続され、ゲートに前記第1反転部の出力信号
が印加され、ソースが前記接地電圧ノードに接続された
NMOSトランジスタを含むことを特徴とする請求項7に記
載の半導体メモリ装置の信号ラインドライバー。 - 【請求項１２】 前記第2電源供給電圧は、前記半導体
メモリ装置の外部から供給される外部電源供給電圧であ
り、前記第1電源供給電圧は、前記外部電源供給電圧を
前記半導体メモリ装置の内部で電圧降下させた内部電源
供給電圧であることを特徴とする請求項7に記載の半導
体メモリ装置の信号ラインドライバー。 - 【請求項１３】 出力端に接続される信号ラインを駆動
する半導体メモリ装置の信号ラインドライバーであっ
て、 第2電源供給電圧ノードと前記出力端との間に接続さ
れ、前記第2電源供給電圧レベルより低い第1電源供給電
圧レベルと接地電圧レベルとの間でスイングする第1入
力信号に応答して、前記出力端を前記第1電源供給電圧
レベルより所定の電圧だけ低いレベルにプルアップする
少なくとも１つの第1プルアップ部と、 前記第1電源供給電圧ノードと前記出力端との間に接続
され、前記第1電源供給電圧レベルより高い電圧レベル
と接地電圧レベルとの間でスイングする第2入力信号に
応答して、前記出力端を前記第1電源供給電圧レベルに
上昇させる少なくとも１つの第2プルアップ部と、 前記出力端と接地電圧ノードとの間に接続され、前記第
1入力信号の反転信号に応答して前記出力端を前記接地
電圧レベルにプルダウンする少なくとも１つのプルダウ
ン部と、 を具備することを特徴とする半導体メモリ装置の信号ラ
インドライバー。 - 【請求項１４】 前記第2入力信号のスイングの上限の
電圧レベルは、前記第2電源供給電圧レベルと同一であ
ることを特徴とする請求項１３に記載の半導体メモリ装
置の信号ラインドライバー。 - 【請求項１５】 前記信号ラインは、前記半導体メモリ
装置のメモリセルアレイのデータを伝達するための入出
力ラインであることを特徴とする請求項１３に記載の半
導体メモリ装置の信号ラインドライバー。 - 【請求項１６】 前記第1プルアップ部は、ドレインが
前記第2電源供給電圧ノードに接続され、ゲートに前記
第1入力信号が印加され、ソースが前記出力端に接続さ
れたNMOSトランジスタを含むことを特徴とする請求項１
３に記載の半導体メモリ装置の信号ラインドライバー。 - 【請求項１７】 前記第2プルアップ部は、ドレインが
前記第1電源供給電圧ノードに接続され、ゲートに前記
第2入力信号が印加され、ソースが前記出力端に接続さ
れたNMOSトランジスタを含むことを特徴とする請求項１
３に記載の半導体メモリ装置の信号ラインドライバー。 - 【請求項１８】 前記プルダウン部は、ドレインが前記
出力端に接続され、ゲートに前記第1入力信号の反転信
号が印加され、ソースが前記接地電圧ノードに接続され
たNMOSトランジスタを含むことを特徴とする請求項１３
に記載の半導体メモリ装置の信号ラインドライバー。 - 【請求項１９】 前記第2電源供給電圧は、前記半導体
メモリ装置の外部から供給される外部電源供給電圧であ
り、前記第1電源供給電圧は、前記外部電源供給電圧を
前記半導体メモリ装置の内部で電圧降下させた内部電源
供給電圧であることを特徴とする請求項１３に記載の半
導体メモリ装置の信号ラインドライバー。 - 【請求項２０】 入力端から入力信号を受けて、該入力
信号に基づいて出力端に接続される信号ラインを駆動す
る半導体メモリ装置の信号ラインドライバーであって、 電源供給電圧として第1電源供給電圧を使用し、前記入
力信号を反転させる第1反転部と、 電源供給電圧として前記第1電源供給電圧を使用し、前
記第1反転部の出力信号を反転させる第2反転部と、 電源供給電圧として前記第1電源供給電圧を使用し、前
記第2反転部の出力信号を反転させる第3反転部と、 電源供給電圧として前記第1電源供給電圧よりレベルが
高い第2電源供給電圧を使用し、前記第3反転部の出力信
号を反転させる第4反転部と、 前記第2電源供給電圧ノードと前記出力端との間に接続
され、前記第2反転部の出力信号に応答して前記出力端
をプルアップする少なくとも１つの第1プルアップ部
と、 前記第1電源供給電圧ノードと前記出力端の間に接続さ
れ、前記第4反転部の出力信号に応答して前記出力端を
プルアップする少なくとも１つの第2プルアップ部と、 前記出力端と接地電圧ノードとの間に接続され、前記第
1反転部の出力信号に応答して前記出力端をプルダウン
する少なくとも１つのプルダウン部と、 を具備することを特徴とする半導体メモリ装置の信号ラ
インドライバー。 - 【請求項２１】 前記信号ラインは、前記半導体メモリ
装置のメモリセルアレイのデータを伝達する入出力ライ
ンであることを特徴とする請求項２０に記載の半導体メ
モリ装置の信号ラインドライバー。 - 【請求項２２】 前記第1プルアップ部は、ドレインが
前記第2電源供給電圧ノードに接続され、ゲートに前記
第2反転部の出力信号が印加され、ソースが前記出力端に
接続されたNMOSトランジスタを含むことを特徴とする請
求項２０に記載の半導体メモリ装置の信号ラインドライ
バー。 - 【請求項２３】 前記第2プルアップ部は、ドレインが
前記第1電源供給電圧ノードに接続され、ゲートに前記
第4反転部の出力信号が印加され、ソースが前記出力端に
接続されたNMOSトランジスタを含むことを特徴とする請
求項２０に記載の半導体メモリ装置の信号ラインドライ
バー。 - 【請求項２４】 前記プルダウン部は、ドレインが前記
出力端に接続され、ゲートに前記第1反転部の出力信号
が印加され、ソースが前記接地電圧ノードに接続される
NMOSトランジスタを含むことを特徴とする請求項２０に
記載の半導体メモリ装置の信号ラインドライバー。 - 【請求項２５】 前記第2電源供給電圧は、前記半導体メ
モリ装置の外部から供給される外部電源供給電圧であ
り、前記第1電源供給電圧は、前記外部電源供給電圧を
前記半導体メモリ装置の内部で電圧降下させた内部電源
供給電圧であることを特徴とする請求項２０に記載の半
導体メモリ装置の信号ラインドライバー。 - 【請求項２６】 外部から入力信号を受けてバッファリ
ングする入力バッファと、 前記入力バッファの出力信号を受けてデータ入出力ライ
ンを駆動するデータ入出力ライン書込ドライバーと、 前記データ入出力ラインを通じて伝達された信号を受け
て入出力ラインを駆動する入出力ライン書込ドライバー
と、 前記入出力ラインを通じて伝達されたデータを保持する
メモリセルアレイと、 前記メモリセルアレイから伝達されたデータを受けて前
記データ入出力ラインを駆動するデータ入出力ライン読
出ドライバーと、 前記データ入出力ラインを通じて伝達された信号を受け
てバッファリングして外部に出力する出力バッファと、 を含み、前記データ入出力ライン書込ドライバー、前記
入出力ライン書込ドライバー、及び前記データ入出力ラ
イン読出ドライバーの中の少なくとも１つが、 電源供給電圧として第1電源供給電圧を使用し、前記ド
ライバーの入力端を通じて入力される信号を反転させる
第1反転部と、 電源供給電圧として前記第1電源供給電圧を使用し、前
記第1反転部の出力信号を反転させる第2反転部と、 電源供給電圧として前記第1電源供給電圧を使用し、前
記第2反転部の出力信号を反転させる第3反転部と、 前記第1電源供給電圧より高い第2電源供給電圧ノードと
前記ドライバーの出力端との間に接続され、前記第2反
転部の出力信号に応答して前記出力端をプルアップする
少なくとも１つの第1プルアップ部と、 前記第1電源供給電圧ノードと前記出力端との間に接続
され、前記第3反転部の出力信号に応答して前記出力端
をプルアップする少なくとも１つの第2プルアップ部
と、 前記出力端と接地電圧ノードとの間に接続され、前記第
1反転部の出力信号に応答して前記出力端をプルダウン
する少なくとも１つのプルダウン部と、 を具備することを特徴とする半導体メモリ装置。 - 【請求項２７】 前記第1プルアップ部は、ドレインが
前記第2電源供給電圧ノードに接続され、ゲートに前記
第2反転部の出力信号が印加され、ソースが前記出力端に
接続されたNMOSトランジスタを含むことを特徴とする請
求項２６に記載の半導体メモリ装置。 - 【請求項２８】 前記第2プルアップ部は、ソースが前
記第1電源供給電圧ノードに接続され、ゲートに前記第3
反転部の出力信号が印加され、ドレインが前記出力端に
接続されたPMOSトランジスタを含むことを特徴とする請
求項２６に記載の半導体メモリ装置。 - 【請求項２９】 前記プルダウン部は、ドレインが前記
出力端に接続され、ゲートに前記第1反転部の出力信号
が印加され、ソースが前記接地電圧ノードに接続された
NMOSトランジスタを含むことを特徴とする請求項２６に
記載の半導体メモリ装置。 - 【請求項３０】 前記第2電源供給電圧は、前記半導体
メモリ装置の外部から供給される外部電源供給電圧であ
り、前記第1電源供給電圧は、前記外部電源供給電圧を
前記半導体メモリ装置の内部で電圧降下させた内部電源
供給電圧であることを特徴とする請求項２６に記載の半
導体メモリ装置。 - 【請求項３１】 外部から入力信号を受けてバッファリ
ングする入力バッファと、 前記入力バッファの出力信号を受けてデータ入出力ライ
ンを駆動するデータ入出力ライン書込ドライバーと、 前記データ入出力ラインを通じて伝達された信号を受け
て入出力ラインを駆動する入出力ライン書込ドライバー
と、 前記入出力ラインを通じて伝達されたデータを保持する
メモリセルアレイと、 前記メモリセルアレイから前記入出力ラインを通じて伝
達されたデータを受けて前記データ入出力ラインを駆動
するデータ入出力ライン読出ドライバーと、 前記データ入出力ラインを通じて伝達された信号を受け
てバッファリングして外部に出力する出力バッファと、 を含み、前記データ入出力ライン書込ドライバー、前記
入出力ライン書込ドライバー及び前記データ入出力ライ
ン読出ドライバーの中の少なくとも１つが、 電源供給電圧として第1電源供給電圧を使用し、前記ド
ライバーの入力端を通じて入力される信号を反転させる
第1反転部と、 電源供給電圧として前記第1電源供給電圧を使用し、前
記第1反転部の出力信号を反転させる第2反転部と、 電源供給電圧として前記第1電源供給電圧を使用し、前
記第2反転部の出力信号を反転させる第3反転部と、 電源供給電圧として前記第1電源供給電圧よりレベルが
高い第2電源供給電圧を使用し、前記第3反転部の出力信
号を反転させる第4反転部と、 前記第2電源供給電圧ノードと前記ドライバーの出力端
との間に接続され、前記第2反転部の出力信号に応答し
て前記出力端をプルアップする少なくとも１つの第1プ
ルアップ部と、 前記第1電源供給電圧ノードと前記出力端との間に接続
され、前記第4反転部の出力信号に応答して前記出力端
をプルアップする少なくとも１つの第2プルアップ部
と、 前記出力端と接地電圧ノードとの間に接続され、前記第
1反転部の出力信号に応答して前記出力端をプルダウン
する少なくとも１つのプルダウン部と、 を具備することを特徴とする半導体メモリ装置。 - 【請求項３２】 前記第1プルアップ部は、ドレインが
前記第2電源供給電圧ノードに接続され、ゲートに前記
第2反転部の出力信号が印加され、ソースが前記出力端に
接続されたNMOSトランジスタを含むことを特徴とする請
求項３１に記載の半導体メモリ装置。 - 【請求項３３】 前記第2プルアップ部は、ドレインが
前記第1電源供給電圧ノードに接続され、ゲートに前記
第4反転部の出力信号が印加され、ソースが前記出力端に
接続されたNMOSトランジスタを含むことを特徴とする請
求項３１に記載の半導体メモリ装置。 - 【請求項３４】 前記プルダウン部は、ドレインが前記
出力端に接続され、ゲートに前記第1反転部の出力信号
が印加され、ソースが前記接地電圧ノードに接続された
NMOSトランジスタを含むことを特徴とする請求項３１に
記載の半導体メモリ装置。 - 【請求項３５】 前記第2電源供給電圧は、前記半導体
メモリ装置の外部から供給される外部電源供給電圧であ
り、前記第1電源供給電圧は、前記外部電源供給電圧を
前記半導体メモリ装置の内部で電圧降下させた内部電源
供給電圧であることを特徴とする請求項３１に記載の半
導体メモリ装置。
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|---|---|---|---|---|
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| KR100735749B1 (ko) * | 2005-11-28 | 2007-07-06 | 삼성전자주식회사 | 반도체 메모리 장치, 메모리 시스템, 및 데이터 송수신시스템 |
| KR100837801B1 (ko) * | 2006-06-29 | 2008-06-16 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| US9305609B2 (en) | 2008-04-30 | 2016-04-05 | Micron Technology, Inc. | System and method of command based and current limit controlled memory device power up |
| KR100967099B1 (ko) * | 2008-09-10 | 2010-07-01 | 주식회사 하이닉스반도체 | 반도체 메모리 장치와 그의 구동 방법 |
| EP2731109B1 (en) | 2010-12-14 | 2016-09-07 | SanDisk Technologies LLC | Architecture for three dimensional non-volatile storage with vertical bit lines |
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| KR20150009105A (ko) * | 2013-07-15 | 2015-01-26 | 에스케이하이닉스 주식회사 | 반도체 장치, 반도체 메모리 장치 및 그것의 동작 방법 |
| US9362338B2 (en) | 2014-03-03 | 2016-06-07 | Sandisk Technologies Inc. | Vertical thin film transistors in non-volatile storage systems |
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|---|---|---|---|---|
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| KR100261962B1 (ko) * | 1993-12-31 | 2000-07-15 | 김영환 | 데이타 출력버퍼 |
| US5627487A (en) * | 1995-06-28 | 1997-05-06 | Micron Technology, Inc. | Charge conserving driver circuit for capacitive loads |
| US5812010A (en) * | 1995-12-15 | 1998-09-22 | International Rectifier Corporation | Soft-switching driver output stage and method |
| KR100223747B1 (ko) * | 1995-12-28 | 1999-10-15 | 김영환 | 고속 저잡음 출력 버퍼 |
| JP2861910B2 (ja) * | 1996-01-26 | 1999-02-24 | 日本電気株式会社 | 出力回路 |
-
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-
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- 1998-04-30 TW TW087106718A patent/TW382706B/zh not_active IP Right Cessation
- 1998-05-15 US US09/079,835 patent/US5936896A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008146792A (ja) * | 2006-12-13 | 2008-06-26 | Toshiba Corp | 半導体集積回路装置 |
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