JPH10332793A - 半導体集積回路のテストボード不良検出用集積回路 - Google Patents

Abstract

(57)【要約】 【課題】テストボード検査のための半導体集積回路を使
用することにより、ボードの良／不良個所の特定を行
い、検査工程を短縮する半導体集積回路の提供。 【解決手段】複数本の入出力端子を備え、その入力端子
の先にリセット回路と信号選択回路とデータ保持・出力
切り替え機構付き出力回路とを備えた集積回路で、任意
の入出力端子に信号を入力すると、特定の複数本にその
信号が出力されることによりテストボードの配線性の確
認ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、集積回路機能確認用テスタにおいて、上記
テスタに使用されるテストボードの配線性を効率よく行
う集積回路に関する。

【０００２】

【従来の技術】ＬＳＩの機能確認試験に用いられるテス
トボードは、近年のＬＳＩの多ピン化傾向により、その
製造において複雑さが増してきている。このテストボー
ドは、例えばソケット等に挿入された被試験ＬＳＩとＬ
ＳＩテスタとの電気的接続を行うための配線ボードであ
る。そして、テストボードそのものの不具合をチェック
する手法として、従来プローブがついた抵抗測定器を用
いて、人手によって、１端子毎に抵抗を測定する方法に
より、テストボードを検査していた。

【０００３】また、複数のＬＳＩ製品の良品サンプルを
準備し、これを検査未了のテストボードを用いてＬＳＩ
テスタで試験することにより、テストボードの不具合を
検出する場合もあった。

【０００４】また、例えば特開平５−２６４６３３号公
報には、１本の測定端子とその他の全入力端子を抵抗を
介して接続し、各入力端子に電圧を印加した場合に測定
端子にあらわれる入力端子毎にあらわれる入力端子毎に
ユニークな抵抗値を測定することにより、テストボード
の不具合を検出する。

【０００５】図５は、上記特開平５−２６４６３３号公
報に提案される試験ボード配線導通試験回路の構成を示
す図であり、５５は被試験半導体装置を試験する半導体
試験装置、５３は被試験半導体装置と半導体試験装置５
５との間に、その接続媒体として使用する試験ボード、
５２は半導体ソケット、５６は試験ボード５３の配線導
通を試験する試験ボード配線導通試験回路であり、該回
路５６のｍ本の端子は半導体ソケット５２を介して試験
ボード５３のｍ本のそれぞれの端子に接続され、ポゴピ
ンと呼ばれる接続ピンを介して半導体試験装置５５のｍ
本の端子にそれぞれ接続している。５８はダイオード、
５７はその一端をダイオード５８のカソードに接続した
抵抗、５９はｍ−１番目の端子の抵抗５７の他端とｍ番
目の端子間、および各抵抗５７の他端間を接続するｍ個
の抵抗であり、抵抗５９は抵抗５７と同じ抵抗値をも
つ。

【０００６】

【発明が解決しようとする課題】従来のテストボード検
査方法における第一の問題点は、抵抗測定器を用いた方
法の場合において、検査そのものに信頼性が低いこと、
及び検査のために相当な時間がかかる、ということであ
る。

【０００７】その理由は、ＬＳＩパッケージの多ピン化
及びリードの狭ピッチ化により、人手による検査のため
の接触ミス、等により検出性が低下していることによ
る。

【０００８】また上記特開平５−２６４６３３号公報に
記載される構成の問題点は、測定端子に不具合がある場
合、他の全端子の検査が不可能になることである。ま
た、電源及びＧＮＤ端子に対しては全く検査を行ってい
ない。

【０００９】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、近年の複雑な配
線にて生成されているテストボードにおいて、テストボ
ードの誤配線等の不具合を正しく、且つ短時間で検出す
る、半導体集積回路を提供することにある。また、本発
明の他の目的は、テストボード上における電源／ＧＮＤ
端子の導通検査を可能にすることで、全端子の検査を可
能にする半導体集積回路を提供することにある。

【００１０】

【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体集積回路は、複数本の入出力端子を
備え、該入力端子の先にリセット回路と、信号選択回路
と、データ保持・出力切り換え機構付き出力回路と、を
備え、任意の入出力端子に信号を入力すると、特定の複
数本に、該信号が出力されることにより、テストボード
の配線性の確認ができるようにしたことを特徴とする。

【００１１】

【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の半導体集積回路は、その好ましい
実施の形態において、任意の入出力端子に信号を加える
と、特定の複数本にその信号が出力される回路を備え、
テストボードの配線性の確認ができる。

【００１２】１つの端子にＨｉｇｈレベルの信号を入力
すると、例えば２つの端子からＨｉｇｈレベルの出力が
あらわれるため、信号を検出して期待値と比較すること
により、ボードの配線に誤りがないかどうかを検出する
ことができる。

【００１３】正常に配線されていれば、Ｈｉｇｈレベル
の信号を入力した端子と、Ｈｉｇｈレベルが出力される
２つの端子以外はＬｏｗレベルの信号が出力される。

【００１４】一方、誤配線があると、期待値のＨｉｇｈ
レベルに対し、実際の出力がＬｏｗレベルになるため、
誤りだとわかる。

【００１５】最初に全端子に対してＬｏｗレベルの信号
を入力することにより、フリップフロップ（ＦＦ）の出
力がＬｏｗレベルで保持され、全端子から出力される状
態になる。また、各端子の出力段のフリップフロップ
（ＦＦ）のイネーブル端子にＬｏｗ信号が入力され、フ
リップフロップ（ＦＦ）の出力が遮断される。

【００１６】次に１つの端子にＨｉｇｈレベルの信号を
入力する。１つの端子にＨｉｇｈレベルの信号を入力す
ると、２つの端子からＨｉｇｈレベルの信号が出力され
るようになっており、これを検出することにより、配線
に誤りがないかどうかを確認する。

【００１７】また本発明の実施の形態においては、電源
及びＧＮＤ端子と信号端子とを１対１で接続する回路を
有する。ある決められた４本以上の端子からＨｉｇｈレ
ベルの信号を入力すると、全各電源及びＧＮＤ端子が、
集積回路において、信号端子と１対１で接続される。こ
れにより、電源及びＧＮＤに接続された信号端子の出力
レベルと検出することにより、テストボード上で電源及
びＧＮＤの配線の異常を検出できる。

【００１８】

【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。

【００１９】図１は、本発明の一実施例を示す図であ
る。図１を参照して、各端子（入出力端子）１〜８ごと
にＳＲフリップフロップ（ＦＦ）２１〜２８を備え、例
えばフリップフロップ２１のリセット（Ｒ）端子は対応
する入出力端子１の入力と、入出力端子４、６の入力の
ＯＲゲート出力とを入力とするＮＯＲゲートの出力が入
力され、セット（Ｓ）端子には、入出力端子４、６の入
力のＯＲゲート出力が入力されており、イネーブル端子
はフリップフロップ２９の出力を遅延回路３０で遅延し
た信号が全フリップフロップ２１〜２８に共通に入力さ
れている。フリップフロップ２９の入力は各端子１〜８
からの入力をＯＲ接続して供給される。

【００２０】最初に、全端子１〜８にＬｏｗレベルの信
号を入力することによって、全端子の出力段の、フリッ
プフロップ（ＦＦ）２１〜２８の出力をＬｏｗレベルに
保持する。フリップフロップ（ＦＦ）２１〜２８のリセ
ット（Ｒ）端子にそれぞれ接続するＮＯＲゲートの出力
がＨｉｇｈレベルとなる。

【００２１】また、フリップフロップ（ＦＦ）２９を通
り、Ｌｏｗレベルの信号が、ＦＦ２１のイネーブル
（Ｅ）端子に入力され、全端子が高インピーダンス状態
になる。

【００２２】次に、端子１に、Ｈｉｇｈレベルの信号を
入力すると、端子１の入力をＯＲゲートを通してセット
（Ｓ）端子に入力するフリップフロップＦＦ２６とＦＦ
２４の出力がＨｉｇｈレベルに反転する。

【００２３】その後、フリップフロップ（ＦＦ）２９と
遅延回路３０を通って、ＦＦ２１〜ＦＦ２８のイネーブ
ル端子にＨｉｇｈレベルの信号が入力され、ＦＦがイネ
ーブル状態になり、全端子から信号が出力される。

【００２４】端子１以外の全端子から出力される信号を
検出し、期待値と比較することにより、正しく配線して
いるかどうかを判定する。

【００２５】例えば、端子１にＨｉｇｈレベルの信号を
入力すると、ボードが正しく配線されていれば、フリッ
プフロップ２６と２４の出力に接続した端子６と端子４
から、Ｈｉｇｈレベルの信号が出力される。

【００２６】同様にして、全端子について１端子ごと
に、Ｈｉｇｈレベル信号を入力して試験を行う。

【００２７】図２は、本発明の一実施例の動作を説明す
るためのタイムチャートである。端子１から３の試験を
行う場合について以下に説明する。

【００２８】（１）全端子１〜８にＬｏｗレベルの信号
を入力することにより、全信号端子の出力段のＦＦ２１
〜２８の出力がＬｏｗレベルになる。このときＦＦの出
力は、高インピーダンス状態になる。

【００２９】（２）端子１にＨｉｇｈレベルの信号を入
力することにより、端子６と４の出力段のＦＦの出力が
Ｈｉｇｈレベルに反転する。

【００３０】（３）遅延回路を通った信号がＦＦのイネ
ーブル端子に入り、端子６、４からＨｉｇｈレベルの信
号が出力される。

【００３１】（４）次の端子の試験をするために全端子
にＬｏｗレベルの信号を入力する。そのときの動作
（１）と同様である。

【００３２】（５）端子２にＨｉｇｈレベルの信号を入
力することにより、端子７と５の出力段のＦＦの出力が
Ｈｉｇｈレベルに反転する。

【００３３】（６）遅延回路を通った信号がＦＦのイネ
ーブル端子（Ｅ）に入り、端子７、５からＨｉｇｈレベ
ルの信号が出力される。

【００３４】（７）次の端子の試験をするために全端子
にＬｏｗレベルの信号を入力する。そのときの動作は
（１）と同様である。

【００３５】（８）端子３にＨｉｇｈレベルの信号を入
力することにより、端子８と６の出力段のＦＦの出力が
Ｈｉｇｈレベルに反転する。

【００３６】（９）遅延回路を通った信号がＦＦのイネ
ーブル端子に入り、端子８、６からＨｉｇｈレベルの信
号が出力される。

【００３７】図３は、本発明の第２の実施例の構成を示
す図である。

【００３８】図３は、図１に対して、テストボード上に
おける電源／ＧＮＤ端子の導通検査を可能にするための
具体的な回路である。

【００３９】図３を参照して、端子１についてみると、
端子１と電源ＶＤＤ４間にトランジスタ６１が接続さ
れ、トランジスタ６１と共通線９２の間にトランジスタ
７１が接続され、フリップフロップ８１の出力がトラン
ジスタ６１のゲートに接続され、反転出力がトランジス
タ７１のゲートに接続され、フリップフロップ８１のセ
ット、リセット入力端子（互いに相補の信号が入力され
る）、ＡＮＤゲート８９の出力に接続されている。この
ＡＮＤゲート８９には、端子２、３のＯＲゲート出力、
端子６、７のＯＲゲート出力、端子１０、１１のＯＲゲ
ート出力、端子１４、１５のＯＲゲート出力が入力さ
れ、その出力がフリップフロップ８１〜８８に共通に入
力されている。

【００４０】端子２、３、６、７、１０、１１、１４、
１５から、Ｈｉｇｈレベルの信号が入力されると、フリ
ップフロップＦＦ８１〜８８の出力が反転し、トランジ
スタ６１〜６８がＯＮ、トランジスタ７１〜７８がＯＦ
Ｆになる。

【００４１】例えば、端子１からは、電源ＶＤＤ４の電
圧が現れるので、レベルを検出することで導通確認がで
きる。同様にして、全電源及びＧＮＤ端子についてボー
ド上で正しく配線されているかを確認できる。

【００４２】なお、上記回路は、４本以上の端子からＨ
ｉｇｈレベルの信号が入力されないと動作しないような
構成とされており、図１に示した回路と、共存可能であ
る。

【００４３】図４は、本発明の実施例の動作をわかりや
すく示すためのタイムチャートである。テストボードの
全電源及びＧＮＤ端子の誤配線検出手順を以下に説明す
る。

【００４４】（１）全端子にＬｏｗレベルの信号を入力
する。

【００４５】（２）端子２、３、６、７、１０、１１、
１４、１５からＨｉｇｈレベルの信号を入力してから、
端子１、４、５、８、９、１２、１３、１６の出力レベ
ルを検出し、期待値と比較することで良否を判定する。

【００４６】

【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。

【００４７】本発明の第１の効果は、テストボードの信
号配線の不具合を、短時間且つ正確に検出することがで
きる、ということである。

【００４８】その理由は、本発明においては、テストボ
ード不良検出用集積回路において、一つの端子から信号
を入力すると、別の２つの端子からその信号が出力され
るため、出力信号と期待値を比較することにより、テス
トボードの配線に不具合があるかどうか検出できるよう
に構成したということによる。これにより、本発明によ
れば、人手を使わずＬＳＩテスタにより高速に信号の入
出力が可能となるからである。

【００４９】本発明の第２の効果は、テストボード上に
おける電源／ＧＮＤ端子の不具合が短時間且つ正確に検
出できる、ということである。

【００５０】その理由は、本発明のテストボード不良検
出用集積回路において、信号端子と電源またはＧＮＤ端
子とを１対１で接続することができるようにしたためで
あり、人手を使わず、ＬＳＩテスタにより、高速に信号
の入出力を行うことを可能としたためである。

【図面の簡単な説明】

【図１】本発明の一実施例を示す図である。

【図２】本発明の一実施例を動作を説明するためのタイ
ムチャートである。

【図３】本発明の他の実施例を示す図である。

【図４】本発明の他の実施例の動作を説明するためのタ
イムチャートである。

【図５】従来のテストボード配線導通試験回路の構成を
示す図である。

【符号の説明】

１〜１６ 入出力端子 ２１〜２９ フリップフロップ ３０ 遅延回路 ６１〜６８、７１〜７８ トランジスタ ８１〜８８ フリップフロップ ８９ ＡＮＤゲート ９０ ＧＮＤ ９１ ＶＤＤ

Claims (4)

【特許請求の範囲】
1. 【請求項１】複数本の入出力端子を備え、 該入力端子の先にリセット回路と、信号選択回路と、デ
   ータ保持・出力切り換え機構付き出力回路と、 を備え、 任意の入出力端子に信号を入力すると、特定の複数本
   に、該信号が出力されることにより、テストボードの配
   線性の確認ができるようにしたことを特徴とする半導体
   集積回路。
2. 【請求項２】複数の入出力端子を備えた半導体集積回路
   において、 前記複数の入出力端子の１つの端子に所定の論理レベル
   の信号を入力すると、複数の端子から所定の論理レベル
   の出力が現れ、他の端子には前記所定の論理レベルと逆
   の論理レベルの出力が現れるように構成され、これらの
   信号を検出して期待値と比較することにより、テストボ
   ードの配線に不良もしくは誤りがないかどうかを検出す
   ることができるようにしたことを特徴とする半導体集積
   回路。
3. 【請求項３】電源及びグランド端子と信号端子とを１対
   １で接続する回路を備え、所定の数以上の端子から所定
   の論理レベルの信号を入力すると、各電源及びクランド
   端子が、集積回路において、対応する信号端子と１対１
   で接続され、電源、及びグランドに接続された信号端子
   の出力レベルを検出することにより、テストボード上で
   電源及びグランドの配線の異常を検出できるようにした
   ことを特徴とする半導体集積回路。
4. 【請求項４】複数の入出力端子を備えた半導体集積回路
   において、 予め定められた複数の他の入出力端子からの入力信号の
   いずれかが高レベルの時セットされるフリップフロップ
   であって、該フリップフロップに対応する入出力端子の
   入力信号及び前記複数の他の入出力端子からの入力信号
   が共に低レベルの時にリセットされるフリップフロップ
   を前記複数の入出力端子に対応して備え、 前記端子のいずれかが信号が高レベルになった時点から
   所定の遅延時間の後前記フリップフロップのイネーブル
   端子をアクティブとする手段を備え、 一旦全ての前記入出力端子を低レベルとした後、１つの
   入出力端子に所定の高レベルの信号を入力すると、複数
   の端子から高レベルの出力が現れ、他の端子には低レベ
   ルの出力が現れるように構成され、これらの信号を検出
   して期待値と比較することにより、テストボードの配線
   に不良もしくは誤りがないかどうかを検出することがで
   きるようにしたことを特徴とする半導体集積回路。