JPH10332430A - 信号内挿回路及びそれを用いた変位情報検出装置 - Google Patents

Abstract

(57)【要約】 【課題】 異なる内挿数の内挿信号を回路規模を縮小化
（小型化）して得ることができ、しかも異なる内挿数の
内挿信号の出力を一致させることのできる信号内挿回路
及びそれを用いた変位情報検出装置を提供すること。 【解決手段】 信号処理部４が出力する所定の複数組の
パルス信号を基にして該パルス信号のエッジ総数を内挿
数Ｎ２（Ｎ２＝２Ｘ（ｎ＋１）、ｎ：正の整数）とする
内挿信号を得、前記信号処理部が出力する所定の複数組
のパルス信号のうちの一組のパルス信号を基にして該パ
ルス信号のエッジ総数を内挿数Ｎ１（Ｎ１＝２Ｘ（ｎ＋
１）、ｎ：正の整数、Ｎ２／Ｎ１：正の整数）とする内
挿信号を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、信号内挿回路及び
それを用いた変位情報検出装置に関し、例えば、ロータ
リエンコーダやリニアエンコーダなどにおいて、二つの
受光手段で検出される所定の位相差を有した二相の正弦
波状の入力信号から、他の異なった位相の信号を内挿し
て、複数の位相差の異なる信号を得、これにより検出可
能な変位情報（位置情報）などの分解能を高めるように
した信号内挿回路及びそれを用いた変位情報検出装置に
関するものである。

【０００２】

【従来の技術】インクリメンタル型のロータリエンコー
ダなどの変位情報検出装置においては、二つの受光手段
から得られる位相の異なる二つの正弦波状の入力信号を
用いて回転物体の回転変位量及び回転方向などを検出し
ている。

【０００３】このような変位情報検出装置にあっては、
回転変位量及び回転方向などを検出するため、位相の異
なる二つの正弦波状の入力信号（原信号）に対して分割
単位に相当する位相差を有した複数の信号を作り、その
波形の零点を検出して分割数に対応した矩形波信号（パ
ルス信号）を得て、検出分解能を高めるようにした信号
内挿回路を利用している。

【０００４】この信号内挿回路は、従来、必要とする分
割数（内挿数）に応じて設計された信号処理装置内に信
号処理回路の一部として予め設定されており、分割数が
異なるエンコーダの信号内挿回路を製作する場合には、
その度に、回路基板を全く別のものに設計し直して製作
している。

【０００５】

【発明が解決しようとする課題】しかしながら、上記変
位情報検出装置の信号内挿回路では、分割数毎に異なる
回路基板を製作する必要があるため、回路基板の設計、
製作に費用がかかる上、管理も煩雑になるという問題が
あった。

【０００６】そこで、単一の回路基板に低分割用の信号
内挿回路の回路素子と高分割用の信号内挿回路の回路素
子を夫々独立して設け、各信号内挿回路より分割数の異
なる内挿信号（パルス信号）を得るようにして上述の如
き問題を解消することも考えられるが、各信号内挿回路
の回路素子を夫々独立して設けるものであるため、回路
規模の大型化の要因となる。

【０００７】また、各信号内挿回路で低分割と高分割の
内挿信号を個別に得るものであるため、低分割用の信号
内挿回路で得られる内挿信号の出力タイミングと高分割
用の信号内挿回路で得られる内挿信号の出力タイミング
がずれる恐れがある。

【０００８】このように低分割用の信号内挿回路と高分
割用の信号内挿回路の出力タイミングにずれがあると、
低分割の内挿信号と高分割の内挿信号を同一のカウンタ
でカウントする場合、特にパルス幅の短い高速かつ高分
割の内挿信号に対応できないという問題が生ずる。

【０００９】本発明は、上記問題点に鑑みて為されたも
のであり、異なる内挿数の内挿信号を回路規模を縮小化
（小型化）して得ることができ、しかも異なる内挿数の
内挿信号の出力を一致させることのできる信号内挿回路
及びそれを用いた変位情報検出装置を提供することを第
１目的とする。

【００１０】第２の目的は、異なる内挿数の内挿信号の
出力を一致させることができ、しかも異なる内挿数の内
挿信号を選択して出力することのできる信号内挿回路及
びそれを用いた変位情報検出装置を提供することにあ
る。

【００１１】

【課題を解決するための手段】上記第１の目的を達成す
るため、本発明の信号内挿回路は、 〔１〕：位相の異なる正弦波状の二相の入力信号から異
なった位相の複数の正弦波状の信号を生成し、前記二相
の入力信号及び前記複数の生成信号を各々二値化してパ
ルス信号を出力する信号処理部を有し、前記信号処理部
が出力する所定の複数組のパルス信号を基にして該パル
ス信号のエッジ総数を内挿数Ｎ２（Ｎ２＝２Ｘ（ｎ＋
１）、ｎ：正の整数）とする内挿信号を得、前記信号処
理部が出力する所定の複数組のパルス信号のうちの一組
のパルス信号を基にして該パルス信号のエッジ総数を内
挿数Ｎ１（Ｎ１＝２Ｘ（ｎ＋１）、ｎ：正の整数、Ｎ２
／Ｎ１：正の整数）とする内挿信号を得ることによっ
て、内挿数Ｎ１の内挿信号と内挿数Ｎ２の内挿信号を相
互に任意のエッジ位置に対して同期出力させるように構
成したことを特徴としている。

【００１２】また、上記第２の目的を達成するため、本
発明の信号内挿回路は、 〔１−２〕：位相の異なる正弦波状の二相の入力信号か
ら信号処理部により異なった位相の複数の正弦波状の信
号を生成し、前記二相の入力信号及び前記複数の生成信
号を各々二値化して出力されるパルス信号のうち、所定
の複数組のパルス信号を基にして該パルス信号のエッジ
総数を内挿数Ｎ２（Ｎ２＝２Ｘ（ｎ＋１）、ｎ：正の整
数）とする内挿信号を得、前記信号処理部が出力する所
定の複数組のパルス信号のうちの一組のパルス信号を基
にして該パルス信号のエッジ総数を内挿数Ｎ１（Ｎ１＝
２Ｘ（ｎ＋１）、ｎ：正の整数、Ｎ２／Ｎ１：正の整
数）とする内挿信号を得る信号内挿回路であって、前記
信号処理部の一部をブロック化した第一の回路基板と、
前記第一の回路基板を実装可能に構成した第二の回路基
板とを有し、前記第二の回路基板への前記第一の回路基
板の実装又は未実装によって、前記内挿数Ｎ１の内挿信
号と前記内挿数Ｎ２の内挿信号の出力を選択可能にした
ことを特徴としている。

【００１３】特に、上記〔１−２〕の信号内挿回路は、 〔１−２−２〕：前記第二の回路基板への前記第一の回
路基板の実装の有無や実装箇所を検知する実装検知手段
と、前記実装検知手段で得られた情報によって、前記第
二の回路基板上の回路構成を前記第一の回路基板の実装
状態に対応した電気回路構成に切り換える回路選択手段
とを有すること、 〔１−２−３〕：前記第二の回路基板への前記第一の回
路基板の実装は、コネクタ等にて容易に挿入抜去可能と
したことなどを特徴としている。

【００１４】そして、本発明の変位情報検出装置は、 〔３〕：上記〔１〕乃至〔１−２−３〕の何れかの信号
内挿回路を用いていることを特徴としている。

【００１５】

【発明の実施の形態】以下、本発明に係る信号内挿回路
を添付図面に示す実施の形態に基づいて、更に詳しく説
明する。本実施形態の信号内挿回路は、変位情報検出装
置としてのロータリエンコーダやリニアエンコーダなど
に用いられる。

【００１６】〔実施形態例１〕先ず、実施形態例１の信
号内挿回路を、図１及び図２を参照して説明する。

【００１７】図１は本実施形態例の信号内挿回路の特徴
を最もよく表わす回路図である。図２は図１の各点での
入出力の関係を示す信号波形図である。

【００１８】なお、本実施形態例１にあっては、内挿数
Ｎ１（Ｎ１＝２Ｘ（ｎ＋１）、ｎ：正の整数）を「４」
とし、内挿数Ｎ２（Ｎ２＝２Ｘ（ｎ＋１）、ｎ：正の整
数、Ｎ２／Ｎ１：正の整数）を「８」とした例を説明し
ている。

【００１９】図１において、１，２，３は各々入力端子
である。このうち、入力端子１からはロータリエンコー
ダやリニアエンコーダなどから変位情報（位置情報）に
基づくＡ相の正弦波状の信号Ｓ０（図２参照）（以下、
入力信号Ｓ０と記す。）が入力され、入力端子２からは
上記入力信号Ｓ０に比べて位相の９０度異なったＢ相の
正弦波状（余弦波）の信号Ｓ２（図２参照）（以下、入
力信号Ｓ２と記す。）が入力されてくる。

【００２０】入力端子３からは上記入力信号Ｓ０，Ｓ２
を後述のコンパレータ４４，４５，４６，４７でコンパ
レートしてデューティ比５０％の矩形波信号（以下、パ
ルス信号と記す。）を得るためのリファレンス信号（以
下、ＲＥＦ信号と記す。）が入力されてくる。ＲＥＦ信
号は、ＤＣ一定電圧でＡ相もしくはＢ相の入力信号Ｓ
０，Ｓ２のほぼ中心電圧に設定してある。

【００２１】４，５はそれぞれ信号処理部及び論理回路
部である。信号処理部４は、第一の信号生成部４ａ、反
転回路４ｂ、第二の信号生成部４ｃ及び第一から第四の
コンパレータ４ｄ，４ｅ，４ｆ，４ｇにより構成されて
いる。論理回路部５は、第一及び第二の排他的論理和回
路５ａ，５ｂにより構成されている。なお、６，７は各
々出力端子である。

【００２２】次に、信号処理部４及び論理回路部５での
信号処理を、図１及び図２を参照して説明する。

【００２３】信号処理部４の第一の信号生成部４ａは、
結線部でＡ相及びＢ相の入力信号Ｓ０，Ｓ２を合成し、
入力信号Ｓ０に対し４５度位相がずれた正弦波状の信号
Ｓ１（以下、合成信号Ｓ１と記す。）（図２参照）を生
成して第二のコンパレータ４ａに出力する。

【００２４】反転回路４ｂは、オペアンプの反転端子に
Ａ相の入力信号Ｓ０を、非反転端子にＲＥＦ信号を夫々
入力して、Ａ相の入力信号Ｓ０を反転させた反転信号を
第二の信号生成部４ｃに出力する。

【００２５】第二の信号生成部４ｃは、結線部でＢ相の
入力信号Ｓ２と反転回路４２からのＡ相の入力信号Ｓ０
の反転信号を合成し、Ｂ相の入力信号Ｓ２に対し４５度
位相がずれた正弦波状の信号Ｓ３（以下、合成信号Ｓ３
と記す。）（図２参照）を生成して第４のコンパレータ
４ｇに出力する。

【００２６】第一のコンパレータ４ａは、オペアンプの
反転端子にＡ相の入力信号Ｓ０を、非反転端子にＲＥＦ
信号を夫々入力し、Ａ相の入力信号Ｓ０とＲＥＦ信号を
コンパレートしてＡ相の入力信号Ｓ０のパルス信号Ｐ０
（図２参照）を得、そのパルス信号Ｐ０を論理回路部５
の第一の排他的論理和回路５ａに出力する。

【００２７】第二のコンパレータ４ｂは、オペアンプの
反転端子に合成信号Ｓ１を、非反転端子にＲＥＦ信号を
夫々入力し、合成信号Ｓ１とＲＥＦ信号をコンパレート
して合成信号Ｓ１のパルス信号Ｐ１（図２参照）を得、
そのパルス信号Ｐ１を論理回路部５の第二の排他的論理
和回路５ｂに出力する。

【００２８】第三のコンパレータ４ｃは、オペアンプの
反転端子にＢ相の入力信号Ｓ２を、非反転端子にＲＥＦ
信号を夫々入力し、Ｂ相の入力信号Ｓ２とＲＥＦ信号を
コンパレートしてＢ相の入力信号Ｓ２のパルス信号Ｐ２
（図２参照）を得、そのパルス信号Ｐ２を論理回路部５
の第一の排他的論理和回路５ａに出力する。

【００２９】第四のコンパレータ４ｄは、オペアンプの
反転端子に合成信号Ｓ３を、非反転端子にＲＥＦ信号を
夫々入力し、合成信号Ｓ３とＲＥＦ信号をコンパレート
して合成信号Ｓ３のパルス信号Ｐ３（図２参照）を得、
そのパルス信号Ｐ３を論理回路部５の第二の排他的論理
和回路５ｂに出力する。

【００３０】このように、上記信号処理部４により入力
信号Ｓ０，Ｓ２及び合成信号Ｓ１，Ｓ３を上述の如く処
理することによって、図２に示すように、入力信号Ｓ０
の一周期において互いに４５度ずつ繰り返し周期のずれ
たパルス信号Ｐ０，Ｐ１，Ｐ２，Ｐ３を得ている。

【００３１】論理回路部５の第一の排他的論理和回路５
ａは、第一のコンパレータ４ｄからのパルス信号Ｐ０と
第三のコンパレータ４ｆからのパルス信号Ｐ２を排他的
論理和処理して、各パルス信号Ｐ０，Ｐ２のエッジ（前
縁及び後縁）に対応する同一位置にエッジ（前縁及び後
縁）を有するパルス信号ＰＣＡ８（図２参照）を得る。

【００３２】第二の排他的論理和回路５ｂは、第二のコ
ンパレータ４ｅからのパルス信号Ｐ１と第四のコンパレ
ータ４ｇからのパルス信号Ｐ３を排他的論理和処理し
て、各パルス信号Ｐ１，Ｐ３のエッジ（前縁及び後縁）
に対応する同一位置にエッジ（前縁及び後縁）を有する
パルス信号ＰＣＢ８（図２参照）を得る。

【００３３】一方、出力端子に６は、信号処理部４の第
一のコンパレータ４ａからのパルス信号Ｐ１が入力し
て、該パルス信号Ｐ１のエッジ（前縁及び後縁）に対応
する同一位置にエッジ（前縁及び後縁）を有するパルス
信号をＰＣＡ４（図２参照）を得る。

【００３４】出力端子７は、信号処理部４の第三のコン
パレータ４ｃからのパルス信号Ｐ２を入力し、該パルス
信号Ｐ２のエッジ（前縁及び後縁）に対応する同一位置
にエッジ（前縁及び後縁）を有するパルス信号ＰＣＢ４
（図２参照）を得る。

【００３５】このように論理回路部５で得られるパルス
信号ＰＣＡ８，ＰＣＢ８、ＰＣＡ４，ＰＣＢ４のうち、
パルス信号ＰＣＡ８，ＰＣＢ８は、図２に示すように、
元の正弦波状の入力信号Ｓ０の一周期において４５度ず
つ繰り返し周期のずれた二相のパルス信号であり、これ
ら二相のパルス信号のエッジ総数（＝８）を内挿数Ｎ２
とする内挿信号として第一及び第二の排他的論理和回路
５ａ，５ｂより次段の不図示のカウンタの入力端子に出
力され、また、パルス信号ＰＣＡ４，ＰＣＢ４は、同図
に示すように、元の正弦波状の入力信号Ｓ０の一周期に
おいて９０度ずつ繰り返し周期のずれた二相のパルス信
号であり、これら二相のパルス信号のエッジ総数（＝
４）を内挿数Ｎ１とする内挿信号として上記カウンタの
入力端子に出力される。

【００３６】内挿数Ｎ２（＝８）の内挿信号ＰＣＡ８，
ＰＣＢ８と内挿数Ｎ１（＝４）の内挿信号ＰＣＡ４，Ｐ
ＣＢ４は、図２に示すように、相互に０度、９０度、１
８０度、２７０度の各エッジ位置に対して同期（一致）
した状態に出力されることから、４分割時の内挿信号Ｐ
ＣＡ４，ＰＣＢ４が８分割時の内挿信号ＰＣＡ８，ＰＣ
Ｂ８に上記各エッジ位置で同期して同一のカウンタに入
力される。

【００３７】それ故、内挿数Ｎ２（＝８）の内挿信号Ｐ
ＣＡ８，ＰＣＢ８のエッジをカウンタでカウントすれ
ば、元の正弦波状の入力信号Ｓ０の一周期を８分割した
情報を得ることができ、また、内挿数Ｎ１（＝４）の内
挿信号ＰＣＡ４，ＰＣＢ４のエッジをカウンタでカウン
トすれば、元の正弦波状の入力信号Ｓ０の一周期を４分
割した情報を得ることができる。

【００３８】このように、本実施形態例では、８分割の
内挿信号ＰＣＡ８，ＰＣＢ８と４分割の内挿信号ＰＣＡ
４，ＰＣＢ４を得るに当たり、信号処理部４の第二及び
第三のコンパレータ４ａ，４ｃを共用することで、４分
割の内挿信号（低分割の内挿信号）ＰＣＡ４，ＰＣＢ４
と８分割の内挿信号（高分割の内挿信号）ＰＣＡ８，Ｐ
ＣＢ８を生成するための回路構成を簡略化している。従
って、異なる複数の内挿数に対応した内挿信号を回路規
模を縮小化（小型化）して得ることができる。

【００３９】また、４分割の内挿信号ＰＣＡ４，ＰＣＢ
４が上記エッジ位置で８分割の内挿信号ＰＣＡ８，ＰＣ
Ｂ８に同期しているので、８分割（高分割）の内挿信号
ではパルス幅が短く速いために、エッジ位置をカウント
するカウンタなどが構成できない場合において、４分割
（低分割）の内挿信号と組み合わせて使用することよ
り、高速かつ高分割な内挿信号に対応することが可能と
なる。

【００４０】〔実施形態例２〕次に、実施形態例２の信
号内挿回路を、図３乃至図５を参照して説明する。

【００４１】図３は本実施形態例の信号内挿回路の外観
図である。図４は同信号内挿回路の特徴を最もよく表わ
す回路図である。図５は図４の各点での入出力の関係を
示す信号波形図である。

【００４２】なお、本実施形態例にあっては、実施形態
例１と同様に内挿数Ｎ１，Ｎ２をそれぞれ４，８とした
例を説明している。

【００４３】本実施形態例では、図３に示すように、第
一の回路基板１０と、この第一の回路基板１０を実装検
知手段を構成する挿入抜去可能なコネクタ２０を介して
実装できるようにした第二の回路基板３０とを有し、第
二の回路基板３０への第一の回路基板１０の実装又は未
実装によって、内挿数Ｎ１（＝４）の内挿信号と内挿数
Ｎ２（＝８）の内挿信号の出力を選択できるように構成
している。また、図４に示すように、第一の回路基板１
０と第二の回路基板３０の後述する第一及び第二のコン
パレータ３２ａ，３２ｂとで信号処理部３２を構成して
いる。

【００４４】第二の回路基板３０は、図３に示すよう
に、ベース回路基板３０ａ上に回路選択手段としての切
換回路３１を有する。切換回路３１は、コネクタ２０を
介して第一の回路基板１０の一つの、又は複数のピン
（図示せず）からの実装検知信号を得ることによって、
第一の回路基板１０の実装の有無を検知し、第一の回路
基板１０の実装状態では“ＬＯＷ（０）”（以下、
「Ｌ」と記す。）の検出信号を後述の入力端子１４に出
力するが、第一の回路基板１０の未装着状態では“ＨＩ
ＧＨ（１）”（以下、「Ｈ」と記す。）の検出信号を後
述の入力端子１４に出力する。

【００４５】第一の回路基板１０は、実施形態例１の信
号処理部４に対応するものであり、図４に示すように、
第一の信号生成部１０ａ、反転回路１０ｂ、第二の信号
生成部１０ｃ及び第一から第四のコンパレータ１０ｄ，
１０ｅ，１０ｆ，１０ｇにより構成されている。

【００４６】第二の回路基板３０は、図４に示すよう
に、第一及び第二のコンパレータ３２ａ，３２ｂを有す
る信号処理部３２と論理回路部３３とからなっている。
論理回路部３３は、第一及び第二の排他的論理和回路３
３ａ，３３ｂ、第一及び第二の否定回路３３ｃ，３３
ｄ、第一から第四の論理和回路３３ｅ，３３ｆ，３３
ｇ，３３ｈ及び第一及び第二の論理和回路３３ｉ，３３
ｊにより構成されている。

【００４７】図４において、１１，１２，１３，１４は
各々入力端子である。このうち、入力端子１１からはロ
ータリエンコーダやリニアエンコーダなどから変位情報
（位置情報）に基づくＡ相の正弦波状の信号Ｓ０（図２
参照）（以下、入力信号Ｓ０と記す。）が入力され、入
力端子１２からは上記入力信号Ｓ０に比べて位相の９０
度異なったＢ相の正弦波状（余弦波）の信号Ｓ２（図２
参照）（以下、入力信号Ｓ２と記す。）が入力されてく
る。

【００４８】入力端子１３からは上記入力信号Ｓ０，Ｓ
２を第一及び第二の回路基板１０，３０のコンパレータ
１０ｄ，１０ｅ，１０ｆ，１０ｇ，３１ａ，３１ｂでコ
ンパレートしてデューティ比５０％の矩形波信号（以
下、パルス信号と記す。）を得るためのリファレンス信
号（以下、ＲＥＦ信号と記す。）が入力されてくる。Ｒ
ＥＦ信号は、ＤＣ一定電圧でＡ相もしくはＢ相の入力信
号Ｓ０，Ｓ２のほぼ中心電圧に設定してある。

【００４９】入力端子１４からは第二の回路基板３０へ
の第一の回路基板１０の実装又は未実装に応じて切換回
路３１より「Ｌ」又は「Ｈ」の検出信号が入力されてく
る。

【００５０】ここで、第二の回路基板３０に第一の回路
基板１０を挿入して実装した場合の信号処理を、図４及
び図５を参照して説明する。

【００５１】第一の回路基板１０の第一の信号生成部１
０ａは、結線部でＡ相及びＢ相の入力信号Ｓ０，Ｓ２を
合成し、入力信号Ｓ０に対し４５度位相がずれた正弦波
状の信号Ｓ１（以下、合成信号Ｓ１と記す。）（図５参
照）を生成して第二のコンパレータ１０ｅに出力する。

【００５２】反転回路１０ｂは、オペアンプの反転端子
にＡ相の入力信号Ｓ０を、非反転端子にＲＥＦ信号を夫
々入力して、Ａ相の入力信号Ｓ０を反転させた反転信号
を第二の信号生成部１０ｃに出力する。

【００５３】第二の信号生成部１０ｃは、結線部でＢ相
の入力信号Ｓ２と反転回路１０ｂからのＡ相の入力信号
Ｓ０の反転信号を合成し、Ｂ相の入力信号Ｓ２に対し４
５度位相がずれた正弦波状の信号Ｓ３（以下、合成信号
Ｓ３と記す。）（図５参照）を生成して第４のコンパレ
ータ１０ｇに出力する。

【００５４】第一のコンパレータ１０ｄは、オペアンプ
の反転端子にＡ相の入力信号Ｓ０を、非反転端子にＲＥ
Ｆ信号を夫々入力し、Ａ相の入力信号Ｓ０とＲＥＦ信号
をコンパレートしてＡ相の入力信号Ｓ０のパルス信号Ｐ
８０（図５参照）を得、そのパルス信号Ｐ８０を論理回
路部３３の第一の排他的論理和回路３３ａ及び第一の論
理積回路３３ｅに出力する。

【００５５】第二のコンパレータ１０ｅは、オペアンプ
の反転端子に合成信号Ｓ１を、非反転端子にＲＥＦ信号
を夫々入力し、合成信号Ｓ１とＲＥＦ信号をコンパレー
トして合成信号Ｓ１のパルス信号Ｐ８１（図５参照）を
得、そのパルス信号Ｐ８１を論理回路部３３の第二の排
他的論理和回路３３ｂに出力する。

【００５６】第三のコンパレータ１０ｆは、オペアンプ
の反転端子にＢ相の入力信号Ｓ２を、非反転端子にＲＥ
Ｆ信号を夫々入力し、Ｂ相の入力信号Ｓ２とＲＥＦ信号
をコンパレートしてＢ相の入力信号Ｓ２のパルス信号Ｐ
８２（図５参照）を得、そのパルス信号Ｐ８２を論理回
路部３３の第一の排他的論理和回路３３ａ及び第二の論
理積回路３３ｆに出力する。

【００５７】第四のコンパレータ１０ｇは、オペアンプ
の反転端子に合成信号Ｓ３を、非反転端子にＲＥＦ信号
を夫々入力し、合成信号Ｓ３とＲＥＦ信号をコンパレー
トして合成信号Ｓ３のパルス信号Ｐ８３（図５参照）を
得、そのパルス信号Ｐ８３を論理回路部５の第二の排他
的論理和回路５ｂに出力する。

【００５８】論理回路部３３の第一の排他的論理和回路
３３ａは、Ａ相の入力信号Ｓ０のパルス信号Ｐ８０とＢ
相の入力信号Ｓ２のパルス信号Ｐ８２を排他的論理和処
理して、各パルス信号Ｐ８０，Ｐ８２のエッジ（前縁及
び後縁）に対応する同一位置にエッジ（前縁及び後縁）
を有するパルス号ＰＣＡ２８（図５参照）を得る。

【００５９】第二の排他的論理和回路３３ｂは、合成信
号Ｓ１のパルス信号Ｐ８１と合成信号Ｓ３のパルス信号
Ｐ８３を排他的論理和処理して、各パルス信号Ｐ８１，
Ｐ８３のエッジ（前縁及び後縁）に対応する同一位置に
エッジ（前縁及び後縁）を有するパルス号ＰＣＢ２８
（図５参照）を得る。

【００６０】一方、第二の回路基板３０の第一のコンパ
レータ３２ａは、オペアンプの反転端子にＡ相の入力信
号Ｓ０を、非反転端子にＲＥＦ信号を夫々入力し、Ａ相
の入力信号Ｓ０とＲＥＦ信号をコンパレートしてＡ相の
入力信号Ｓ０のパルス信号Ｐ４０（図５参照）を得、そ
のパルス信号Ｐ４０を論理回路部３３の第三の論理積回
路３３ｇに出力する。

【００６１】第二のコンパレータ３２ｂは、オペアンプ
の反転端子にＢ相の入力信号Ｓ２を、非反転端子にＲＥ
Ｆ信号を夫々入力し、Ｂ相の入力信号Ｓ２とＲＥＦ信号
をコンパレートしてＢ相の入力信号Ｓ２のパルス信号Ｐ
４１（図５参照）を得、そのパルス信号Ｐ４１を論理回
路部３３の第四の論理積回路３３ｈに出力する。

【００６２】論理回路部３３の第一及び第二の否定回路
３３ｃ，３３ｄには、入力端子１４から「Ｌ」の検出信
号が入力される。第一及び第二の否定回路３３ｃ，３３
ｄは、入力端子１４からの「Ｌ」の検出信号を反転処理
して、「Ｈ」の検出信号を第一及び第二の論理積回路３
３ｅ，３３ｆに夫々出力する。

【００６３】第一の論理積回路３３ｅは、第一の否定回
路３３ｃより「Ｈ」の検出信号を入力して、第一のコン
パレータ１０ｄからのパルス信号Ｐ８０と同一波形のパ
ルス信号ＰＣＡ８４（図５参照）を第一の論理和回路３
３ｉに出力する。

【００６４】第二の論理積回路３３ｆは、第二の否定回
路３３ｄより「Ｈ」の検出信号を入力して、第三のコン
パレータ１０ｆからのパルス信号Ｐ８２と同一波形のパ
ルス信号ＰＣＢ８４（図５参照）を第二の論理和回路３
３ｊに出力する。

【００６５】第三及び第四の論理積回路３３ｇ，３２ｈ
には、入力端子１４から「Ｌ」の検出信号が入力され
る。

【００６６】第三の論理積回路３３ｇは、第一のコンパ
レータ３２ａよりパルス信号Ｐ４０を、入力端子１４よ
り「Ｌ」の検出信号を夫々入力して、常時「Ｌ」の信号
ＰＣＡ４４（図５参照）を第一の論理和回路３３ｉに出
力する。

【００６７】第四の論理積回路３２ｈは、第二のコンパ
レータ３２ｂよりパルス信号Ｐ４１を、入力端子１４よ
り「Ｌ」の検出信号を夫々入力して、常時「Ｌ」の信号
ＰＣＢ４４（図５参照）を第二の論理和回路３３ｊに出
力する。

【００６８】第一の論理和回路３３ｉは、第三の論理積
回路３３ｅより信号ＰＣＡ４４を入力し、第一の論理積
回路３３ｅからのパルス信号ＰＣＡ８４のエッジ（前縁
及び後縁）に対応する同一位置にエッジ（前縁及び後
縁）を有するパルス信号ＰＣＡ２４（図５参照）を得
る。

【００６９】第二の論理和回路３３ｊは、第四の論理積
回路３３ｈより信号ＰＣＢ４４を入力し、第二の論理積
回路３３ｆからのパルス信号ＰＣＢ８４のエッジ（前縁
及び後縁）に対応する同一位置にエッジ（前縁及び後
縁）を有するパルス信号ＰＣＢ２４（図５参照）を得
る。

【００７０】このように論理回路部３３で得られるパル
ス信号ＰＣＡ２８，ＰＣＢ２８、ＰＣＡ２４，ＰＣＢ２
４のうち、パルス信号ＰＣＡ２８，ＰＣＢ２８は、図５
に示すように、元の正弦波状の入力信号Ｓ０の一周期に
おいて４５度ずつ繰り返し周期のずれた二相のパルス信
号であり、これら二相のパルス信号のエッジ総数（＝
８）を内挿数Ｎ２とする内挿信号として第一及び第二の
排他的論理和回路３３ａ，３３ｂより次段の不図示のカ
ウンタの入力端子に出力され、また、パルス信号ＰＣＡ
２４，ＰＣＢ２４は、同図に示すように、元の正弦波状
の入力信号Ｓ０の一周期において９０度ずつ繰り返し周
期のずれた二相のパルス信号であり、これら二相のパル
ス信号のエッジ総数（＝４）を内挿数Ｎ１とする内挿信
号として上記カウンタの入力端子に出力される。

【００７１】内挿数Ｎ２（＝８）の内挿信号ＰＣＡ２
８，ＰＣＢ２８と内挿数Ｎ１（＝４）の内挿信号ＰＣＡ
２４，ＰＣＢ２４は、図５に示すように、相互に０度、
９０度、１８０度、２７０度の各エッジ位置に対して同
期（一致）した状態に出力されることから、４分割時の
内挿信号ＰＣＡ２４，ＰＣＢ２４が８分割時の内挿信号
ＰＣＡ２８，ＰＣＢ２８に上記各エッジ位置で同期して
同一のカウンタに入力される。

【００７２】それ故、内挿数Ｎ２（＝８）の内挿信号Ｐ
ＣＡ２８，ＰＣＢ２８のエッジをカウンタでカウントす
れば、元の正弦波状の入力信号Ｓ０の一周期を８分割し
た情報を得ることができ、また、内挿数Ｎ１（＝４）の
内挿信号ＰＣＡ２４，ＰＣＢ２４のエッジをカウンタで
カウントすれば、元の正弦波状の入力信号Ｓ０の一周期
を４分割した情報を得ることができる。

【００７３】このように、本実施形態例では、４分割の
内挿信号ＰＣＡ２４，ＰＣＢ２４が上記エッジ位置で８
分割の内挿信号ＰＣＡ２８，ＰＣＢ２８に同期している
ので、８分割（高分割）の内挿信号ではパルス幅が短く
速いために、エッジ位置をカウントするカウンタなどが
構成できない場合において、４分割（低分割）の内挿信
号と組み合わせて使用することより、高速かつ高分割な
内挿信号に対応することが可能となる。

【００７４】次に、第二の回路基板３０から第一の回路
基板１０を抜き取って未実装とした場合の信号処理を、
図４及び図５を参照して説明する。

【００７５】この場合、前述した第一の回路基板１０で
の信号処理は実行されず、第二の回路基板３０でのみ信
号処理が実行される。

【００７６】即ち、第二の回路基板３０の第一のコンパ
レータ３２ａは、オペアンプの反転端子にＡ相の入力信
号Ｓ０を、非反転端子にＲＥＦ信号を夫々入力し、Ａ相
の入力信号Ｓ０とＲＥＦ信号をコンパレートしてＡ相の
入力信号Ｓ０のパルス信号Ｐ４０（図５参照）を得、そ
のパルス信号Ｐ４０を論理回路部３３の第三の論理積回
路３３ｇに出力する。

【００７７】第二のコンパレータ３２ｂは、オペアンプ
の反転端子にＢ相の入力信号Ｓ２を、非反転端子にＲＥ
Ｆ信号を夫々入力し、Ｂ相の入力信号Ｓ２とＲＥＦ信号
をコンパレートしてＢ相の入力信号Ｓ２のパルス信号Ｐ
４１（図５参照）を得、そのパルス信号Ｐ４１を論理回
路部３３の第四の論理積回路３３ｈに出力する。

【００７８】論理回路部３３の第一及び第二の否定回路
３３ｃ，３３ｄには、入力端子１４から「Ｈ」の検出信
号が入力される。第一及び第二の否定回路３３ｃ，３３
ｄは、入力端子１４からの「Ｈ」の検出信号を反転処理
して、「Ｌ」の検出信号を第一及び第二の論理積回路３
３ｅ，３３ｆに夫々出力する。

【００７９】第一の論理積回路３３ｅは、第一の否定回
路３３ｃより「Ｌ」の検出信号を入力して、常時「Ｌ」
の信号ＰＣＡ８４（図５参照）を第一の論理和回路３３
ｉに出力する。

【００８０】第二の論理積回路３３ｆは、第二の否定回
路３３ｄより「Ｌ」の検出信号を入力して、常時「Ｌ」
の信号ＰＣＢ８４（図５参照）を第二の論理和回路３３
ｊに出力する。

【００８１】第三及び第四の論理積回路３３ｇ，３２ｈ
には、入力端子１４から「Ｈ」の検出信号が入力され
る。

【００８２】第三の論理積回路３３ｇは、入力端子１４
より「Ｈ」の検出信号を入力して、第一のコンパレータ
３２ａからのパルス信号Ｐ４０と同一波形のパルス信号
ＰＣＡ４４（図５参照）を第一の論理和回路３３ｉに出
力する。

【００８３】第四の論理積回路３３ｈは、入力端子１４
より「Ｈ」の検出信号を入力して、第二のコンパレータ
３２ｂからのパルス信号Ｐ４１と同一波形のパルス信号
ＰＣＢ４４（図５参照）を第二の論理和回路３３ｊに出
力する。

【００８４】第一の論理和回路３３ｉは、第一の論理積
回路３３ｅからの信号ＰＣＡ８４を入力し、第三の論理
積回路３３ｅからのパルス信号ＰＣＡ４４のエッジ（前
縁及び後縁）に対応する同一位置にエッジ（前縁及び後
縁）を有するパルス信号ＰＣＡ２４（図５参照）を得
る。

【００８５】第二の論理和回路３３ｊは、第二の論理積
回路３３ｆからの信号ＰＣＢ８４を入力し、第四の論理
積回路３３ｈからのパルス信号ＰＣＢ４４のエッジ（前
縁及び後縁）に対応する同一位置にエッジ（前縁及び後
縁）を有するパルス信号ＰＣＢ２４（図５参照）を得
る。

【００８６】このように論理回路部３３で得られるパル
ス信号ＰＣＡ２４，ＰＣＢ２４は、図５に示すように、
元の正弦波状の入力信号Ｓ０の一周期において９０度ず
つ繰り返し周期のずれた二相のパルス信号であり、これ
ら二相のパルス信号のエッジ総数（＝４）を内挿数Ｎ１
とする内挿信号として上記カウンタの入力端子に出力さ
れる。

【００８７】それ故、内挿数Ｎ１（＝４）の内挿信号Ｐ
ＣＡ２４，ＰＣＢ２４のエッジをカウンタでカウントす
れば、元の正弦波状の入力信号Ｓ０の一周期を４分割し
た情報を得ることができる。

【００８８】以上のように、本実施形態例では、第二の
回路基板３０への第一の回路基板１０の実装状態で内挿
数Ｎ１（＝４）の内挿信号ＰＣＡ２４，ＰＣＢ２４と所
定のエッジ位置で同期した内挿数Ｎ２（＝８）の内挿信
号ＰＣＡ２８，ＰＣＢ２８を出力することができ、第二
の回路基板３０への第一の回路基板１０を未実装状態で
内挿数Ｎ１（＝４）の内挿信号ＰＣＡ２４，ＰＣＢ２４
を出力することができる。

【００８９】即ち、第二の回路基板３０への第一の回路
基板１０の実装又は未実装に応じて、内挿数Ｎ１の内挿
信号ＰＣＡ２４，ＰＣＢ２４と内挿数Ｎ２の内挿信号Ｐ
ＣＡ２８，ＰＣＢ２８の出力を選択できるようになって
いる。

【００９０】〔他の実施形態例〕本発明は概ね上述の如
く構成されているが、前述の実施形態例に限定されるも
のではない。例えば、実施形態例１及び実施形態例２の
信号内挿回路において、内挿数Ｎ１及び内挿数Ｎ２に対
応する分割数を更に高分割にする構成としてもよい。

【００９１】また、実施形態例２の信号内挿回路におい
て、第１の回路基板を固定側となる第２の回路基板と
し、これに対応させて第２の回路基板の信号処理部を構
成する第一及び第二のコンパレータを実装又は未実装用
の第１の回路基板とするように構成してもよい。また、
第二の回路基板３０に実装検知手段としてのコネクタ２
０及びこれに対応して回路選択手段としての検出回路３
１を複数設け、これらのコネクタ２０に対し第一の回路
基板１０と異なる分割数の内挿信号を出力する回路基板
（不図示）を実装又は未実装とすることによって、内挿
数の異なる所望の内挿信号を変位情報検出装置としての
ロータリエンコーダやリニアエンコーダなどに出力する
構成としてもよい。

【００９２】

【発明の効果】以上、説明したように、本発明によれ
ば、信号処理部が出力する所定の複数組のパルス信号を
基にして該パルス信号のエッジ総数を内挿数Ｎ２（Ｎ２
＝２Ｘ（ｎ＋１）、ｎ：正の整数）とする内挿信号を
得、前記信号処理部が出力する所定の複数組のパルス信
号のうちの一組のパルス信号を基にして該パルス信号の
エッジ総数を内挿数Ｎ１（Ｎ１＝２Ｘ（ｎ＋１）、ｎ：
正の整数、Ｎ２／Ｎ１：正の整数）とする内挿信号を得
ることにより、異なる内挿数の内挿信号を回路規模を縮
小化（小型化）して得ることができ、しかも異なる内挿
数の内挿信号の出力を一致させることのできる信号内挿
回路及びそれを用いた変位情報検出装置を達成できた。

【００９３】また、本発明によれば、信号処理部の一部
をブロック化した第一の回路基板を該第一の回路基板を
実装可能に構成した第二の回路基板に対し実装又は未実
装とすることより、異なる内挿数の内挿信号の出力を一
致させることができ、しかも異なる内挿数の内挿信号を
選択して出力することのできる信号内挿回路及びそれを
用いた変位情報検出装置を達成できた。

【００９４】これにより、内挿数の異なる複数の内挿信
号を出力する場合に、低分割側の出力を高分割側の出力
に同期させることが可能となり、高分割の内挿信号のエ
ッジ位置をカウントするカウンタなどが構成できない場
合に、低分割の内挿信号と組み合わせて使用すること
で、高速かつ高分割な信号に対応することができるとい
う効果を奏する。

【図面の簡単な説明】

【図１】実施形態例１の信号内挿回路の特徴を最もよく
表わす回路図である。

【図２】図１に示す回路図の各点での入出力の関係を示
す信号波形図である。

【図３】実施形態例２の信号内挿回路の外観図である。

【図４】同信号内挿回路の特徴を最もよく表わす回路図
である。

【図５】図４に示す信号内挿回路の各点での入出力の関
係を示す信号波形図である。

【符号の説明】

４，３２ 信号処理部 １０ 第一の回路基板 ２０ コネクタ（実装検知手段） ３０ 第二の回路基板 ３１ 検出回路（回路選択手段）

フロントページの続き (72)発明者 石井 哲 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 位相の異なる正弦波状の二相の入力信号
   から異なった位相の複数の正弦波状の信号を生成し、前
   記二相の入力信号及び前記複数の生成信号を各々二値化
   してパルス信号を出力する信号処理部を有し、前記信号
   処理部が出力する所定の複数組のパルス信号を基にして
   該パルス信号のエッジ総数を内挿数Ｎ２（Ｎ２＝２Ｘ
   （ｎ＋１）、ｎ：正の整数）とする内挿信号を得、前記
   信号処理部が出力する所定の複数組のパルス信号のうち
   の一組のパルス信号を基にして該パルス信号のエッジ総
   数を内挿数Ｎ１（Ｎ１＝２Ｘ（ｎ＋１）、ｎ：正の整
   数、Ｎ２／Ｎ１：正の整数）とする内挿信号を得ること
   によって、内挿数Ｎ１の内挿信号と内挿数Ｎ２の内挿信
   号を相互に任意のエッジ位置に対して同期出力させるよ
   うに構成したことを特徴とする信号内挿回路。
2. 【請求項２】 位相の異なる正弦波状の二相の入力信号
   から信号処理部により異なった位相の複数の正弦波状の
   信号を生成し、前記二相の入力信号及び前記複数の生成
   信号を各々二値化して出力されるパルス信号のうち、所
   定の複数組のパルス信号を基にして該パルス信号のエッ
   ジ総数を内挿数Ｎ２（Ｎ２＝２Ｘ（ｎ＋１）、ｎ：正の
   整数）とする内挿信号を得、前記信号処理部が出力する
   所定の複数組のパルス信号のうちの一組のパルス信号を
   基にして該パルス信号のエッジ総数を内挿数Ｎ１（Ｎ１
   ＝２Ｘ（ｎ＋１）、ｎ：正の整数、Ｎ２／Ｎ１：正の整
   数）とする内挿信号を得る信号内挿回路であって、 前記信号処理部の一部をブロック化した第一の回路基板
   と、前記第一の回路基板を実装可能に構成した第二の回
   路基板とを有し、前記第二の回路基板への前記第一の回
   路基板の実装又は未実装によって、前記内挿数Ｎ１の内
   挿信号と前記内挿数Ｎ２の内挿信号の出力を選択可能に
   したことを特徴とする信号内挿回路。
3. 【請求項３】 前記第二の回路基板への前記第一の回路
   基板の実装の有無や実装箇所を検知する実装検知手段
   と、前記実装検知手段で得られた情報によって、前記第
   二の回路基板上の回路構成を前記第一の回路基板の実装
   状態に対応した電気回路構成に切り換える回路選択手段
   とを有することを特徴とする請求項２に記載の信号内挿
   回路。
4. 【請求項４】 前記第二の回路基板への前記第一の回路
   基板の実装は、コネクタ等にて容易に挿入抜去可能とし
   たことを特徴とする請求項２に記載の信号内挿回路。
5. 【請求項５】 請求項１乃至４の何れか一項に記載の信
   号内挿回路を用いていることを特徴とする変位情報検出
   装置。