JPH10326698A - プラズマ処理装置 - Google Patents
プラズマ処理装置Info
- Publication number
- JPH10326698A JPH10326698A JP9140982A JP14098297A JPH10326698A JP H10326698 A JPH10326698 A JP H10326698A JP 9140982 A JP9140982 A JP 9140982A JP 14098297 A JP14098297 A JP 14098297A JP H10326698 A JPH10326698 A JP H10326698A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- waveform
- phase difference
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
- H01J37/32—Gas-filled discharge tubes
- H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
- H01J37/32082—Radio frequency generated discharge
- H01J37/32137—Radio frequency generated discharge controlling of the discharge by modulation of energy
- H01J37/32155—Frequency modulation
- H01J37/32165—Plural frequencies
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Plasma & Fusion (AREA)
- Chemical & Material Sciences (AREA)
- Analytical Chemistry (AREA)
- Plasma Technology (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 プラズマ処理装置の２つの高周波電源の電圧
の位相を調整する位相調整回路において、アナログ制御
の場合に生じる不連続性を解消し、幅広い周波数に対応
するように位相差の検出精度を向上させる。 【解決手段】 位相差検出回路４５に入力した検出信号
Ｓ２及びＳ３と第２の波形合成回路４４の位相差信号Ｓ
１とを掛け合わせて、フィルタを通過させ高周波成分を
除去し、Δｆの低い周波数とする信号のみを得て位相差
の検出精度を向上させた。第１乃至第３の波形合成回路
４２，４３，４４は位相調整回路１をデジタル値で直接
扱う構成にしたので、出力信号の位相差を連続に制御す
ることができるようになった。
の位相を調整する位相調整回路において、アナログ制御
の場合に生じる不連続性を解消し、幅広い周波数に対応
するように位相差の検出精度を向上させる。 【解決手段】 位相差検出回路４５に入力した検出信号
Ｓ２及びＳ３と第２の波形合成回路４４の位相差信号Ｓ
１とを掛け合わせて、フィルタを通過させ高周波成分を
除去し、Δｆの低い周波数とする信号のみを得て位相差
の検出精度を向上させた。第１乃至第３の波形合成回路
４２，４３，４４は位相調整回路１をデジタル値で直接
扱う構成にしたので、出力信号の位相差を連続に制御す
ることができるようになった。
Description
【０００１】
【発明の属する技術分野】本発明は、プラズマ処理を行
う場合に、２つの高周波電源を用いて、夫々の電圧の位
相を調整するプラズマ処理装置の位相調整回路に関する
ものである。
う場合に、２つの高周波電源を用いて、夫々の電圧の位
相を調整するプラズマ処理装置の位相調整回路に関する
ものである。
【０００２】
【従来の技術】半導体ウエハ等を処理するために高周波
電力を励起源としたプラズマを利用する装置において、
プラズマの電子温度、密度、ポテンシャル等を制御する
ために２つ以上の励起用高周波電源を用いる場合があ
る。例えばプラズマ発生手段として一般的に用いられる
平行平板型の電極を用いる装置において、２つの電極に
印加する高周波電圧の位相を任意に調整する方法があ
る。
電力を励起源としたプラズマを利用する装置において、
プラズマの電子温度、密度、ポテンシャル等を制御する
ために２つ以上の励起用高周波電源を用いる場合があ
る。例えばプラズマ発生手段として一般的に用いられる
平行平板型の電極を用いる装置において、２つの電極に
印加する高周波電圧の位相を任意に調整する方法があ
る。
【０００３】図１は、位相調整回路を用いたプラズマ処
理装置のブロック図を示す。１は位相調整回路、２，３
は高周波電源、４，５は自動整合器、６，７は加工電圧
検出回路、８は平板電極、９は被加工物、１０はプラズ
マ生成室である。
理装置のブロック図を示す。１は位相調整回路、２，３
は高周波電源、４，５は自動整合器、６，７は加工電圧
検出回路、８は平板電極、９は被加工物、１０はプラズ
マ生成室である。
【０００４】位相調整回路１は、加工電圧検出回路６，
７で検出した２つの高周波電圧を入力とし、この２つの
電圧の位相差を測定し、この測定した位相差を予め定め
た位相差になるように周波数が等しく位相差の異なる２
つの高周波信号を出力する。高周波電源２，３は位相調
整回路１の出力の高周波信号を入力とし、入力信号に対
応した周波数と位相差の高周波電圧を出力する。自動整
合器４，５は、高周波電源２，３で発生した電力を効率
よくプラズマへ供給するために用いる。加工電圧検出回
路６，７は２つの平板電極８に印加されている高周波電
圧を取扱いやすい電圧レベルに変換する。平板電極８
は、プラズマ生成室１０内に２枚を対向して設けてお
り、下側の電極には被加工物９が載せてある。
７で検出した２つの高周波電圧を入力とし、この２つの
電圧の位相差を測定し、この測定した位相差を予め定め
た位相差になるように周波数が等しく位相差の異なる２
つの高周波信号を出力する。高周波電源２，３は位相調
整回路１の出力の高周波信号を入力とし、入力信号に対
応した周波数と位相差の高周波電圧を出力する。自動整
合器４，５は、高周波電源２，３で発生した電力を効率
よくプラズマへ供給するために用いる。加工電圧検出回
路６，７は２つの平板電極８に印加されている高周波電
圧を取扱いやすい電圧レベルに変換する。平板電極８
は、プラズマ生成室１０内に２枚を対向して設けてお
り、下側の電極には被加工物９が載せてある。
【０００５】プラズマを発生させるには、プラズマ生成
室１０に供給するガス種、圧力等の条件を適切に調整し
なければならない。また、自動整合器４，５を通過する
間に変化する位相は、負荷のプラズマの状態により影響
され一定しない。この位相を一致させるために位相調整
回路１を用いて、入力した２つの高周波電圧を測定し、
この位相差を予め定めた位相差になるように調整する。
室１０に供給するガス種、圧力等の条件を適切に調整し
なければならない。また、自動整合器４，５を通過する
間に変化する位相は、負荷のプラズマの状態により影響
され一定しない。この位相を一致させるために位相調整
回路１を用いて、入力した２つの高周波電圧を測定し、
この位相差を予め定めた位相差になるように調整する。
【０００６】図２は、図１のプラズマ処理装置に用いる
従来の位相調整回路１の詳細を示したものである。図２
において、２１は正弦波信号源、２２は分配器、２３，
２４は増幅器、２５は可変遅延回路、２６，２７は比較
器、２８は位相差検出器、２９は位相差設定器、３０は
誤差増幅器、ａ，ｂは入力端子、ｃ，ｄは出力端子であ
る。
従来の位相調整回路１の詳細を示したものである。図２
において、２１は正弦波信号源、２２は分配器、２３，
２４は増幅器、２５は可変遅延回路、２６，２７は比較
器、２８は位相差検出器、２９は位相差設定器、３０は
誤差増幅器、ａ，ｂは入力端子、ｃ，ｄは出力端子であ
る。
【０００７】位相調整回路１の入力信号は、図１に示す
加工電圧検出回路６，７で検出した電圧であり夫々の入
力端子ａ，ｂに入力する。この入力信号は、比較器２
６，２７で方形波信号に変換して、一般にフェーズ・ロ
ック・ループ（ＰＬＬ）回路等で用いる位相差検出器２
８に入力する。
加工電圧検出回路６，７で検出した電圧であり夫々の入
力端子ａ，ｂに入力する。この入力信号は、比較器２
６，２７で方形波信号に変換して、一般にフェーズ・ロ
ック・ループ（ＰＬＬ）回路等で用いる位相差検出器２
８に入力する。
【０００８】この位相差検出器２８は、入力した２つの
方形波信号が両者同じハイレベルにある時間の長さを位
相差とみなし、これに比例した電圧を出力するように動
作する。位相差設定器２９で予め定めた位相値に対応す
る設定電圧と位相差検出器２８の出力電圧との誤差を増
幅器３０で増幅して、後述する可変遅延回路２５に制御
電圧として出力し、位相差を設定値に保つように制御す
る。
方形波信号が両者同じハイレベルにある時間の長さを位
相差とみなし、これに比例した電圧を出力するように動
作する。位相差設定器２９で予め定めた位相値に対応す
る設定電圧と位相差検出器２８の出力電圧との誤差を増
幅器３０で増幅して、後述する可変遅延回路２５に制御
電圧として出力し、位相差を設定値に保つように制御す
る。
【０００９】正弦波信号源２１は、基準となる正弦波の
高周波信号を発信し、分配器２２で２つの信号に分けた
後一方は増幅器２３で高周波電源２を駆動するのに都合
のよい信号レベルに調整して出力端子ｃに出力する。分
配器２２のもう一方の出力信号は制御電圧信号の大きさ
により伝搬遅延時間が変えることができる可変遅延回路
２５を介して増幅器２４で高周波電源３を駆動するのに
都合がよいレベルに調整して出力端子ｄに出力する。可
変遅延回路２５の伝搬遅延時間を変化しうる範囲を出力
すべき信号の周期よりも大きくしておくことで、出力端
子ｃ，ｄに出力される２つの高周波信号の位相差を任意
に設定することができる。
高周波信号を発信し、分配器２２で２つの信号に分けた
後一方は増幅器２３で高周波電源２を駆動するのに都合
のよい信号レベルに調整して出力端子ｃに出力する。分
配器２２のもう一方の出力信号は制御電圧信号の大きさ
により伝搬遅延時間が変えることができる可変遅延回路
２５を介して増幅器２４で高周波電源３を駆動するのに
都合がよいレベルに調整して出力端子ｄに出力する。可
変遅延回路２５の伝搬遅延時間を変化しうる範囲を出力
すべき信号の周期よりも大きくしておくことで、出力端
子ｃ，ｄに出力される２つの高周波信号の位相差を任意
に設定することができる。
【００１０】
【発明が解決しようとする課題】図３は、図２に示した
従来技術の位相調整回路１の位相差と電圧との関係を示
す図である。図３において、横軸は位相調整回路１で位
相を調整する可変遅延回路２５の制御電圧であり、縦軸
は可変遅延回路２５で制御した位相差を示す。同図にお
いて、位相を調整する電圧の範囲をｖｏ１［Ｖ］から電
圧ｖｏ２［Ｖ］とし、夫々の電圧に対する位相差を０
［ｒａｄ］から３π［ｒａｄ］とする。プラズマの変化
とそれに伴う整合器の動作に応じて位相調整回路１で位
相を調整する過程で、位相の変化方向がＰ１のように位
相の制御範囲を越えた場合、電圧の設定可能範囲に戻す
ための制御を行なわなければならない。従って、本来の
位相の変化方向と反対方向に強制的に１周期分すなわち
Ｐ２まで戻さなければならない。この途上の過渡的な位
相変化によってプラズマを安定に維持できなかった。
従来技術の位相調整回路１の位相差と電圧との関係を示
す図である。図３において、横軸は位相調整回路１で位
相を調整する可変遅延回路２５の制御電圧であり、縦軸
は可変遅延回路２５で制御した位相差を示す。同図にお
いて、位相を調整する電圧の範囲をｖｏ１［Ｖ］から電
圧ｖｏ２［Ｖ］とし、夫々の電圧に対する位相差を０
［ｒａｄ］から３π［ｒａｄ］とする。プラズマの変化
とそれに伴う整合器の動作に応じて位相調整回路１で位
相を調整する過程で、位相の変化方向がＰ１のように位
相の制御範囲を越えた場合、電圧の設定可能範囲に戻す
ための制御を行なわなければならない。従って、本来の
位相の変化方向と反対方向に強制的に１周期分すなわち
Ｐ２まで戻さなければならない。この途上の過渡的な位
相変化によってプラズマを安定に維持できなかった。
【００１１】図４は、従来技術の位相差検出器２８が検
出した電圧と位相差との関係を示す図である。図４にお
いて、横軸は位相差検出器２８に入力した２つの信号の
位相差を示し、縦軸はその位相差に対応する位相差検出
器２８の出力電圧を示す。同図に示すように、この出力
電圧が位相差０［ｒａｄ］と２π［ｒａｄ］とで異なる
電圧ｖｉ１［Ｖ］とｖｉ２［Ｖ］とをとるために、位相
差が２π［ｒａｄ］毎に最大値ｖｉ２［Ｖ］から最小値
ｖｉ１［Ｖ］に不連続に変化するので、これも位相制御
を行なうにあたりプラズマを安定に維持できない要因で
あった。
出した電圧と位相差との関係を示す図である。図４にお
いて、横軸は位相差検出器２８に入力した２つの信号の
位相差を示し、縦軸はその位相差に対応する位相差検出
器２８の出力電圧を示す。同図に示すように、この出力
電圧が位相差０［ｒａｄ］と２π［ｒａｄ］とで異なる
電圧ｖｉ１［Ｖ］とｖｉ２［Ｖ］とをとるために、位相
差が２π［ｒａｄ］毎に最大値ｖｉ２［Ｖ］から最小値
ｖｉ１［Ｖ］に不連続に変化するので、これも位相制御
を行なうにあたりプラズマを安定に維持できない要因で
あった。
【００１２】
【課題を解決するための手段】本発明は、半導体ウエハ
等を処理するために２つの高周波電源の出力をプラズマ
生成室内の２つの平板電極に夫々供給してプラズマを発
生させ、２つの高周波電源の出力位相を所定の位相だけ
ずらすための位相調整回路からなるプラズマ処理装置に
おいて、所定の間隔でパルス信号を出力する周波数設定
回路と、位相差設定回路と、プラズマ生成室内の各平板
電極の各端子電圧を検出する第１及び第２の加工電圧検
出回路と、周波数設定回路の出力を入力とし、入力に応
じた周波数ｆ0 で所定の波形の高周波信号を合成する第
１の波形合成回路と、周波数設定回路の出力を入力と
し、第１の波形合成回路と同一波形でかつ第１の波形合
成回路よりも周波数がΔｆ（Δｆ＜＜ｆ0 ）だけ異なる
高周波信号を合成する第２の波形合成回路と、第２の波
形合成回路の出力と第１及び第２の加工電圧検出回路の
各検出信号とを入力とし、周波数Δｆでかつ各加工電圧
検出回路の検出信号の位相差に相当する電圧を出力する
位相差検出回路と、位相差設定器の設定値と位相差検出
回路の出力との差信号によって定まる位相でかつ第１の
波形合成回路と同一の周波数及び同一波形の高周波信号
を出力する第３の波形合成回路と、周波数設定回路、位
相差設定回路、第１及び第２の加工電圧検出回路、第１
乃至第３の波形合成回路、位相差検出回路を統括する中
央処理装置（ＣＰＵ）とから成り、第１の波形合成回路
の出力によって２つの高周波電源のうちの一方の出力電
圧を決定し、第３の波形合成回路の出力によって高周波
電源のうちの他方の出力電圧を決定する位相調整回路を
備えたプラズマ処理装置。
等を処理するために２つの高周波電源の出力をプラズマ
生成室内の２つの平板電極に夫々供給してプラズマを発
生させ、２つの高周波電源の出力位相を所定の位相だけ
ずらすための位相調整回路からなるプラズマ処理装置に
おいて、所定の間隔でパルス信号を出力する周波数設定
回路と、位相差設定回路と、プラズマ生成室内の各平板
電極の各端子電圧を検出する第１及び第２の加工電圧検
出回路と、周波数設定回路の出力を入力とし、入力に応
じた周波数ｆ0 で所定の波形の高周波信号を合成する第
１の波形合成回路と、周波数設定回路の出力を入力と
し、第１の波形合成回路と同一波形でかつ第１の波形合
成回路よりも周波数がΔｆ（Δｆ＜＜ｆ0 ）だけ異なる
高周波信号を合成する第２の波形合成回路と、第２の波
形合成回路の出力と第１及び第２の加工電圧検出回路の
各検出信号とを入力とし、周波数Δｆでかつ各加工電圧
検出回路の検出信号の位相差に相当する電圧を出力する
位相差検出回路と、位相差設定器の設定値と位相差検出
回路の出力との差信号によって定まる位相でかつ第１の
波形合成回路と同一の周波数及び同一波形の高周波信号
を出力する第３の波形合成回路と、周波数設定回路、位
相差設定回路、第１及び第２の加工電圧検出回路、第１
乃至第３の波形合成回路、位相差検出回路を統括する中
央処理装置（ＣＰＵ）とから成り、第１の波形合成回路
の出力によって２つの高周波電源のうちの一方の出力電
圧を決定し、第３の波形合成回路の出力によって高周波
電源のうちの他方の出力電圧を決定する位相調整回路を
備えたプラズマ処理装置。
【００１３】
【発明の実施の形態】図５は、本発明の位相調整回路の
ブロック図を示す。図５において、４１はクロックパル
ス発振回路、４２は第１の波形合成回路、４３は第３の
波形合成回路４４は第２の波形合成回路、４５は位相差
検出回路、４６はデータバス、４７は中央処理装置（Ｃ
ＰＵ）、４８は位相差検出回路４５の出力である位相差
を表示する表示手段、４９は出力周波数と所望の位相差
とを入力する入力手段、ａ，ｂは位相差検出回路の入力
端子、ｃ，ｄは波形合成回路の出力端子である。
ブロック図を示す。図５において、４１はクロックパル
ス発振回路、４２は第１の波形合成回路、４３は第３の
波形合成回路４４は第２の波形合成回路、４５は位相差
検出回路、４６はデータバス、４７は中央処理装置（Ｃ
ＰＵ）、４８は位相差検出回路４５の出力である位相差
を表示する表示手段、４９は出力周波数と所望の位相差
とを入力する入力手段、ａ，ｂは位相差検出回路の入力
端子、ｃ，ｄは波形合成回路の出力端子である。
【００１４】図５において、発振回路４１で発振した基
準クロックを、第１乃至第３の波形合成回路４２，４
３，４４及び位相差検出回路４５に供給する。波形合成
回路４２，４３，４４は入力した基準クロックのパルス
波形を基に正弦波信号を発生させ出力する。４２及び４
３は正弦波信号を位相調整回路１の出力信号として出力
端子ｃ，ｄから出力する第１及び第３の波形合成回路で
ある。また４４は、第１の波形合成回路４２及び第３の
波形合成回路４３の出力信号の周波数よりΔｆだけ異な
る周波数の正弦波信号を出力し、この正弦波信号を位相
差検出回路４５の基準信号として入力する第２の波形合
成回路である。
準クロックを、第１乃至第３の波形合成回路４２，４
３，４４及び位相差検出回路４５に供給する。波形合成
回路４２，４３，４４は入力した基準クロックのパルス
波形を基に正弦波信号を発生させ出力する。４２及び４
３は正弦波信号を位相調整回路１の出力信号として出力
端子ｃ，ｄから出力する第１及び第３の波形合成回路で
ある。また４４は、第１の波形合成回路４２及び第３の
波形合成回路４３の出力信号の周波数よりΔｆだけ異な
る周波数の正弦波信号を出力し、この正弦波信号を位相
差検出回路４５の基準信号として入力する第２の波形合
成回路である。
【００１５】位相差検出回路４５は、入力端子ａ，ｂか
ら与えられる各平板電極の端子電圧の検出信号と第２の
波形合成回路４４から出力された正弦波信号とを入力と
して、この２つの信号の周波数の差Δｆを周波数とする
低周波信号に変換した後に、位相差に起因する時間差を
基準クロックの周期でカウントした値から位相差検出信
号を得る。ＣＰＵ４７は、データバス４６を介して、周
波数Δｆの位相差検出信号と位相差設定信号とから位相
誤差信号を得て、第３の波形合成回路４３に設定する位
相を決定する。
ら与えられる各平板電極の端子電圧の検出信号と第２の
波形合成回路４４から出力された正弦波信号とを入力と
して、この２つの信号の周波数の差Δｆを周波数とする
低周波信号に変換した後に、位相差に起因する時間差を
基準クロックの周期でカウントした値から位相差検出信
号を得る。ＣＰＵ４７は、データバス４６を介して、周
波数Δｆの位相差検出信号と位相差設定信号とから位相
誤差信号を得て、第３の波形合成回路４３に設定する位
相を決定する。
【００１６】図６は、図５で用いる本発明のプラズマ処
理装置の第３の波形合成回路４３の構成図を示す。この
回路は一般にダイレクト・ディジタル・シンセサイズ
（ＤＤＳ）と呼ばれているものである。同図において、
４１はクロックパルス発振回路、５０，５１は第１及び
第２の加算器、５２は波形記憶回路、５３はＤ／Ａ変換
器、５４は入力手段４９で入力した周波数ｆ0 に相当す
る値を設定する周波数設定レジスタ、５５は入力手段４
９で入力した位相差と位相差検出回路４５で検出した位
相差との差に相当する位相誤差に対応した値が設定され
る位相シフト設定レジスタである。
理装置の第３の波形合成回路４３の構成図を示す。この
回路は一般にダイレクト・ディジタル・シンセサイズ
（ＤＤＳ）と呼ばれているものである。同図において、
４１はクロックパルス発振回路、５０，５１は第１及び
第２の加算器、５２は波形記憶回路、５３はＤ／Ａ変換
器、５４は入力手段４９で入力した周波数ｆ0 に相当す
る値を設定する周波数設定レジスタ、５５は入力手段４
９で入力した位相差と位相差検出回路４５で検出した位
相差との差に相当する位相誤差に対応した値が設定され
る位相シフト設定レジスタである。
【００１７】第１の加算器５０は、第１の加算器５０の
出力結果と周波数設定レジスタ５４に設定した値とを入
力し、発振回路４１が発する基準クロックと同期してそ
の周期毎に加算した値を出力する。また、加算器５０，
５１のビット数は実際の使用にあたり必要となる周波数
設定の精度を考慮してその値を決定すればよい。
出力結果と周波数設定レジスタ５４に設定した値とを入
力し、発振回路４１が発する基準クロックと同期してそ
の周期毎に加算した値を出力する。また、加算器５０，
５１のビット数は実際の使用にあたり必要となる周波数
設定の精度を考慮してその値を決定すればよい。
【００１８】第２の加算器５１は、第１の加算器５０の
出力値と位相シフト設定レジスタ５５に設定した値とを
入力し加算する。第２の加算器５１の加算結果をアドレ
スとして波形記憶回路５２に予め記憶している波高値を
読み出しＤ／Ａ変換器５３に出力する。Ｄ／Ａ変換器５
３の出力は図示しないローパスフィルタ及び増幅器を介
して基準クロック及びその高調波を除去し、適当なレベ
ルに調整した後出力端子ｄに出力する。
出力値と位相シフト設定レジスタ５５に設定した値とを
入力し加算する。第２の加算器５１の加算結果をアドレ
スとして波形記憶回路５２に予め記憶している波高値を
読み出しＤ／Ａ変換器５３に出力する。Ｄ／Ａ変換器５
３の出力は図示しないローパスフィルタ及び増幅器を介
して基準クロック及びその高調波を除去し、適当なレベ
ルに調整した後出力端子ｄに出力する。
【００１９】第１及び第２の波形合成回路４２，４４
は、図６に示した第３の波形合成回路４３の構成から位
相シフト設定レジスタ５５及び第２の加算器５１を除い
たものである。また、第２の波形合成回路４４の周波数
設定レジスタには、第１及び第３の波形合成回路４２，
４３の周波数ｆ0 よりΔｆ（Δｆ＜＜ｆ0 ）だけ異なる
周波数（ｆ0 ＋Δｆ又はｆ0 ーΔｆ）を設定する。
は、図６に示した第３の波形合成回路４３の構成から位
相シフト設定レジスタ５５及び第２の加算器５１を除い
たものである。また、第２の波形合成回路４４の周波数
設定レジスタには、第１及び第３の波形合成回路４２，
４３の周波数ｆ0 よりΔｆ（Δｆ＜＜ｆ0 ）だけ異なる
周波数（ｆ0 ＋Δｆ又はｆ0 ーΔｆ）を設定する。
【００２０】ここで第３の波形合成回路４３の動作につ
いて説明する。例えば、図６において第１及び第２加算
器は８ビット、波形記憶回路５２は表１に示すように、
各位相の値に対応する波高値が符号１ビットを含む全１
２ビットで表されたテ−ブルとする。
いて説明する。例えば、図６において第１及び第２加算
器は８ビット、波形記憶回路５２は表１に示すように、
各位相の値に対応する波高値が符号１ビットを含む全１
２ビットで表されたテ−ブルとする。
【００２１】
【表１】
【００２２】また、発振回路４１のクロックパルスの周
波数をｆ1 ＝８０［ＭＨｚ］とすると、１周期が８ビッ
ト（＝２５６）の波形になる。第１の波形合成回路４２
を周波数ｆ2 ＝１０［ＭＨｚ］に制御させる場合、周波
数設定レジスタ５４には、ｆ1 ＝８０［ＭＨｚ］の１周
期８ビット（＝２５６）に対するｆ2 ＝１０［ＭＨｚ］
の割合をＦＲとするとＦＲ＝（ｆ1 ／ｆ2 ）×２8 ＝
（１０／８０）×２５６＝３２を入力手段４９で入力す
ればよい。また、位相差Δθ＝９０°にするときを考え
る。位相θ＝３６０°が８ビット（＝２５６）に対する
位相差Δθ＝９０°の割合ＦＨは、ＦＨ＝（Δθ／θ）
×２8 ＝（９０°／３６０°）×２５６＝６４を入力手
段４９で位相シフト設定レジスタ５５に設定すればよ
い。
波数をｆ1 ＝８０［ＭＨｚ］とすると、１周期が８ビッ
ト（＝２５６）の波形になる。第１の波形合成回路４２
を周波数ｆ2 ＝１０［ＭＨｚ］に制御させる場合、周波
数設定レジスタ５４には、ｆ1 ＝８０［ＭＨｚ］の１周
期８ビット（＝２５６）に対するｆ2 ＝１０［ＭＨｚ］
の割合をＦＲとするとＦＲ＝（ｆ1 ／ｆ2 ）×２8 ＝
（１０／８０）×２５６＝３２を入力手段４９で入力す
ればよい。また、位相差Δθ＝９０°にするときを考え
る。位相θ＝３６０°が８ビット（＝２５６）に対する
位相差Δθ＝９０°の割合ＦＨは、ＦＨ＝（Δθ／θ）
×２8 ＝（９０°／３６０°）×２５６＝６４を入力手
段４９で位相シフト設定レジスタ５５に設定すればよ
い。
【００２３】次に発振回路４１の第ｉ番目クロックパル
ス毎の第１の加算器５０、第２の加算器５１、周波数設
定レジスタ５４、位相シフト設定レジスタ５５及び波形
記憶回路５２の出力値を夫々ＡＤ１（ｉ），ＡＤ２
（ｉ），ＦＲ，ＦＨ，ＭＣ（ｉ）とすると、発振回路４
１のクロックパルスがｉ＝ｍのときの第１の加算器５０
及び第２の加算器５１の夫々の出力値ＡＤ１（ｍ）及び
ＡＤ２（ｍ）は次式のように表される。
ス毎の第１の加算器５０、第２の加算器５１、周波数設
定レジスタ５４、位相シフト設定レジスタ５５及び波形
記憶回路５２の出力値を夫々ＡＤ１（ｉ），ＡＤ２
（ｉ），ＦＲ，ＦＨ，ＭＣ（ｉ）とすると、発振回路４
１のクロックパルスがｉ＝ｍのときの第１の加算器５０
及び第２の加算器５１の夫々の出力値ＡＤ１（ｍ）及び
ＡＤ２（ｍ）は次式のように表される。
【００２４】 ＡＤ１（ｍ）＝ＡＤ１（ｍ−１）＋ＦＲ … （１） ＡＤ２（ｍ）＝ＡＤ１（ｍ−１）＋ＦＨ … （２）
【００２５】また、ＦＲ＝３２，ＦＨ＝６４を設定し、
クロックパルス毎の第１の加算器５０の出力値ＡＤ１
（ｉ）、第２の加算器５１の出力値ＡＤ２（ｉ）、波形
記憶回路５２の出力値ＭＣ（ｉ）をクロックパルスｉ＝
１０までを上記の（１），（２）式により演算すると表
２の通りとなる。但し、ＡＤ１（８），ＡＤ２（７）に
おいては各加算器が８ビットであるために２５６＝０と
なる。
クロックパルス毎の第１の加算器５０の出力値ＡＤ１
（ｉ）、第２の加算器５１の出力値ＡＤ２（ｉ）、波形
記憶回路５２の出力値ＭＣ（ｉ）をクロックパルスｉ＝
１０までを上記の（１），（２）式により演算すると表
２の通りとなる。但し、ＡＤ１（８），ＡＤ２（７）に
おいては各加算器が８ビットであるために２５６＝０と
なる。
【００２６】
【表２】
【００２７】波形記憶回路５２は、表２に示されるよう
に出力値すなわち位相の値に相当する波高値ＭＣ（ｉ）
を出力する。ここで第２の加算器５１の出力値ＡＤ２
（１），ＡＤ２（２），…，ＡＤ２（８）に相当する波
高値は、ＭＣ（１）＝１８００，ＭＣ（２）＝１３０
０，ＭＣ（３）＝０，ＭＣ（４）＝−１３００，ＭＣ
（５）＝−１８００，ＭＣ（６）＝−１３００，ＭＣ
（７）＝０，ＭＣ（８）＝１３００で示される。Ｄ／Ａ
変換器５３は、これらの波高値を入力としてＤ／Ａ変換
を行い図７に実線で示したような波形を出力する。Ｄ／
Ａ変換器５３の出力は、図示しないローパスフィルタ及
び増幅器を介して基準クロック及びその高調波を除去
し、適当なレベルに調整した後出力端子ｄに出力する。
に出力値すなわち位相の値に相当する波高値ＭＣ（ｉ）
を出力する。ここで第２の加算器５１の出力値ＡＤ２
（１），ＡＤ２（２），…，ＡＤ２（８）に相当する波
高値は、ＭＣ（１）＝１８００，ＭＣ（２）＝１３０
０，ＭＣ（３）＝０，ＭＣ（４）＝−１３００，ＭＣ
（５）＝−１８００，ＭＣ（６）＝−１３００，ＭＣ
（７）＝０，ＭＣ（８）＝１３００で示される。Ｄ／Ａ
変換器５３は、これらの波高値を入力としてＤ／Ａ変換
を行い図７に実線で示したような波形を出力する。Ｄ／
Ａ変換器５３の出力は、図示しないローパスフィルタ及
び増幅器を介して基準クロック及びその高調波を除去
し、適当なレベルに調整した後出力端子ｄに出力する。
【００２８】また第１の波形合成回路４２及び第２の波
形合成回路４４は、前述のように第３の波形合成回路４
３から第２の加算器５１及び位相シフト設定レジスタ５
５を除いたものに相当するから、その出力は表２のＡＤ
（ｉ）の出力に応じて波形記憶回路５２に記憶された波
形を読み出すことになるので、図７に破線で示したよう
に変化することになる。したがって、第１の波形合成回
路４２の出力は第３の波形合成回路４３の出力に対して
位相シフト設定レジスタ５５の設定値に応じて９０°位
相差が生じた波形となる。なお、上記においては発振器
４１のクロックパルスの周波数ｆ2 と周波数設定レジス
タ５４の設定周波数ｆ1 との比をｆ1 ／ｆ2 ＝１／８と
したが、この比を大きくすれば、よりなめらかな出力波
形が得られる。
形合成回路４４は、前述のように第３の波形合成回路４
３から第２の加算器５１及び位相シフト設定レジスタ５
５を除いたものに相当するから、その出力は表２のＡＤ
（ｉ）の出力に応じて波形記憶回路５２に記憶された波
形を読み出すことになるので、図７に破線で示したよう
に変化することになる。したがって、第１の波形合成回
路４２の出力は第３の波形合成回路４３の出力に対して
位相シフト設定レジスタ５５の設定値に応じて９０°位
相差が生じた波形となる。なお、上記においては発振器
４１のクロックパルスの周波数ｆ2 と周波数設定レジス
タ５４の設定周波数ｆ1 との比をｆ1 ／ｆ2 ＝１／８と
したが、この比を大きくすれば、よりなめらかな出力波
形が得られる。
【００２９】図８は、本発明の位相差検出回路４５の構
成図を示す。同図において、６１，６２は第１及び第２
のアナログ乗算器、６３，６４は第１及び第２のローパ
スフィルタ、６５，６６は第１及び第２の波形整形回
路、６７，６８は第１及び第２の記憶レジスタ、６９は
カウンタ、ｅは第２の波形合成回路４４の出力値を入力
する入力端子である。
成図を示す。同図において、６１，６２は第１及び第２
のアナログ乗算器、６３，６４は第１及び第２のローパ
スフィルタ、６５，６６は第１及び第２の波形整形回
路、６７，６８は第１及び第２の記憶レジスタ、６９は
カウンタ、ｅは第２の波形合成回路４４の出力値を入力
する入力端子である。
【００３０】入力端子ａ，ｂに入力した検出信号Ｓ２，
Ｓ３は、夫々アナログ乗算器６１，６２にて、入力端子
ｅに入力した第２の波形合成回路４４の出力信号Ｓ１と
４象現乗算されてＳ１×Ｓ２、Ｓ１×Ｓ３になる。入力
端子ｅに入力した第２の波形合成回路４４の出力信号Ｓ
１の周波数は、入力端子ａ，ｂの検出信号Ｓ２，Ｓ３の
周波数ｆ0 よりΔｆだけ異なるように設定されているた
め乗算器６１，６２の出力信号には、Δｆを周波数とす
る信号成分が重畳されており、適当な特性を有するロー
パスフィルタ６３，６４を通過させることによってΔｆ
を周波数とする信号のみを得る。
Ｓ３は、夫々アナログ乗算器６１，６２にて、入力端子
ｅに入力した第２の波形合成回路４４の出力信号Ｓ１と
４象現乗算されてＳ１×Ｓ２、Ｓ１×Ｓ３になる。入力
端子ｅに入力した第２の波形合成回路４４の出力信号Ｓ
１の周波数は、入力端子ａ，ｂの検出信号Ｓ２，Ｓ３の
周波数ｆ0 よりΔｆだけ異なるように設定されているた
め乗算器６１，６２の出力信号には、Δｆを周波数とす
る信号成分が重畳されており、適当な特性を有するロー
パスフィルタ６３，６４を通過させることによってΔｆ
を周波数とする信号のみを得る。
【００３１】この結果、ローパスフィルタ６３，６４の
出力信号はその位相差が、入力端子ａ，ｂに入力される
信号の位相差と等しく、周波数だけが位相差の検出に適
する低い周波数Δｆに変換されている。このΔｆの周波
数の信号は波形整形回路６５，６６に入力して方形波信
号に変換される。
出力信号はその位相差が、入力端子ａ，ｂに入力される
信号の位相差と等しく、周波数だけが位相差の検出に適
する低い周波数Δｆに変換されている。このΔｆの周波
数の信号は波形整形回路６５，６６に入力して方形波信
号に変換される。
【００３２】カウンタ６９は、発振回路４１で発振した
基準クロックでカウントし、カウント値を出力する。記
憶レジスタ６７，６８は、カウント値を入力しレジスタ
のゲートに波形整形回路６５，６６の夫々の出力信号を
入力し、その各出力信号の立ち上がりエッジに同期して
記憶内容が更新するように構成されている。ＣＰＵ４７
は、記憶レジスタ６７，６８が更新する前後の値を計算
して周波数Δｆの信号の周期を得て、記憶レジスタ６
７，６８から読み出した値の差を演算し、位相差に起因
する時間差を基準クロックの周期で計測した値を得る。
これらの周期及び時間差より位相差を求める。
基準クロックでカウントし、カウント値を出力する。記
憶レジスタ６７，６８は、カウント値を入力しレジスタ
のゲートに波形整形回路６５，６６の夫々の出力信号を
入力し、その各出力信号の立ち上がりエッジに同期して
記憶内容が更新するように構成されている。ＣＰＵ４７
は、記憶レジスタ６７，６８が更新する前後の値を計算
して周波数Δｆの信号の周期を得て、記憶レジスタ６
７，６８から読み出した値の差を演算し、位相差に起因
する時間差を基準クロックの周期で計測した値を得る。
これらの周期及び時間差より位相差を求める。
【００３３】図６の波形合成回路及び図８の位相差検出
回路を用いた図５の装置の動作を説明する。図５乃至図
８の装置において、検出信号Ｓ２及びＳ３は、入力手段
４９にて設定された周波数ｆ0 に対してわずかに異なる
周波数（ｆ0 ＋Δｆ又はｆ0 ーΔｆ）である第２の波形
合成回路４４の出力信号Ｓ１と共に位相差検出回路４５
に入力される。位相差検出回路４５において両検出信号
Ｓ２とＳ３との位相の差に対応した信号が演算され、こ
の位相差検出信号はＣＰＵ４７にて入力手段４９で設定
された位相差設定信号と比較されて差が位相誤差信号と
なる。この信号が零となるように演算された値が第３の
波形合成回路４３の位相シフト設定レジスタ５５に格納
される。一方、入力手段４９にて設定された周波数設定
信号は第１及び第３の波形合成回路４２，４３の周波数
設定レジスタ５４に夫々格納される。
回路を用いた図５の装置の動作を説明する。図５乃至図
８の装置において、検出信号Ｓ２及びＳ３は、入力手段
４９にて設定された周波数ｆ0 に対してわずかに異なる
周波数（ｆ0 ＋Δｆ又はｆ0 ーΔｆ）である第２の波形
合成回路４４の出力信号Ｓ１と共に位相差検出回路４５
に入力される。位相差検出回路４５において両検出信号
Ｓ２とＳ３との位相の差に対応した信号が演算され、こ
の位相差検出信号はＣＰＵ４７にて入力手段４９で設定
された位相差設定信号と比較されて差が位相誤差信号と
なる。この信号が零となるように演算された値が第３の
波形合成回路４３の位相シフト設定レジスタ５５に格納
される。一方、入力手段４９にて設定された周波数設定
信号は第１及び第３の波形合成回路４２，４３の周波数
設定レジスタ５４に夫々格納される。
【００３４】この結果、第１の波形合成回路４２は設定
された周波数ｆ0 の正弦波信号を出力し、第３の波形合
成回路４３は設定された周波数ｆ0 でかつ電極に印加さ
れる電圧が設定された位相差となるように位相が定めら
れた正弦波信号を出力することになる。
された周波数ｆ0 の正弦波信号を出力し、第３の波形合
成回路４３は設定された周波数ｆ0 でかつ電極に印加さ
れる電圧が設定された位相差となるように位相が定めら
れた正弦波信号を出力することになる。
【００３５】
【発明の効果】本発明は出力信号の位相差の設定及び入
力信号の位相差の検出が全てデジタル値で直接扱うこと
ができる構成にしたことにより、従来技術のように位相
差をアナログ値で扱う場合のように、位相差検出器の出
力が２πの周期で繰り返されるときの不連続性を解消
し、また、可変遅延回路で位相の変化方向が位相の制御
範囲を越えた場合に、位相の変化方向と反対方向に強制
的に１周期分戻すこともなくなるのでプラズマを安定に
維持することができ、したがって、出力信号の位相差を
常に連続的に安定して制御することができると同時に幅
広い周波数に対応することができる。
力信号の位相差の検出が全てデジタル値で直接扱うこと
ができる構成にしたことにより、従来技術のように位相
差をアナログ値で扱う場合のように、位相差検出器の出
力が２πの周期で繰り返されるときの不連続性を解消
し、また、可変遅延回路で位相の変化方向が位相の制御
範囲を越えた場合に、位相の変化方向と反対方向に強制
的に１周期分戻すこともなくなるのでプラズマを安定に
維持することができ、したがって、出力信号の位相差を
常に連続的に安定して制御することができると同時に幅
広い周波数に対応することができる。
【００３６】また、位相調整回路に入力した高周波成分
を位相差検出回路で入力端子に入力した検出信号ｆ0 と
これよりわずかにΔｆだけ異なる周波数（ｆ0 ＋Δｆ又
はｆ0 ーΔｆ）の信号とを掛け合わせて、ローパスフィ
ルタを通過させることによって高周波成分を除去し、Δ
ｆの低い周波数とする信号のみを演算する構成としたの
で、位相差の検出精度が飛躍的に向上すると共に高調波
による影響もなくなる。
を位相差検出回路で入力端子に入力した検出信号ｆ0 と
これよりわずかにΔｆだけ異なる周波数（ｆ0 ＋Δｆ又
はｆ0 ーΔｆ）の信号とを掛け合わせて、ローパスフィ
ルタを通過させることによって高周波成分を除去し、Δ
ｆの低い周波数とする信号のみを演算する構成としたの
で、位相差の検出精度が飛躍的に向上すると共に高調波
による影響もなくなる。
【図１】プラズマ処理装置のブロック図を示す。
【図２】従来技術の位相調整回路を示す。
【図３】従来技術の位相調整回路の位相差と電圧との関
係を示す図である。
係を示す図である。
【図４】従来技術の位相差検出器の電圧と位相差との関
係を示す図である。
係を示す図である。
【図５】本発明の位相調整回路のブロック図を示す。
【図６】本発明の装置の波形合成回路の構成図を示す。
【図７】本発明の装置の波形合成回路の出力波形を示
す。
す。
【図８】本発明の装置の位相差検出回路の構成図を示
す。
す。
１ 位相調整回路 ２，３ 高周波電源 ４，５ 自動整合器 ６，７ 加工電圧検出回路 ８ 平板電極 ９ 被加工物 １０ プラズマ生成室 ４１ クロックパルス発振回路 ４２ 第１の波形合成回路 ４３ 第３の波形合成回路 ４４ 第２の波形合成回路 ４５ 位相差検出回路 ４６ データバス ４７ 中央処理装置（ＣＰＵ） ４８ 表示手段 ４９ 入力手段 ５０ 第１の加算器 ５１ 第２の加算器 ５２ 波形記憶回路 ５３ Ｄ／Ａ変換器 ５４ 周波数設定レジスタ ５５ 位相シフト設定レジスタ ６１ 第１のアナログ乗算器 ６２ 第２のアナログ乗算器 ６３ 第１のローパスフィルタ ６４ 第２のローパスフィルタ ６５ 第１の波形整形回路 ６６ 第２の波形整形回路 ６７ 第１の記憶レジスタ ６８ 第２の記憶レジスタ ６９ カウンタ ａ，ｂ，ｅ 入力端子 ｃ，ｄ 出力端子
Claims (4)
- 【請求項１】 半導体ウエハ等を処理するために２つの
高周波電源の出力をプラズマ生成室内の２つの平板電極
に夫々供給してプラズマを発生させ、前記２つの高周波
電源の出力位相を所定の位相だけずらすための位相調整
回路からなるプラズマ処理装置において、 所定の間隔でパルス信号を出力する周波数設定回路と、
位相差設定回路と、 前記プラズマ生成室内の前記各平板電極の各端子電圧を
検出する第１及び第２の加工電圧検出回路と、 前記周波数設定回路の出力を入力とし、入力に応じた周
波数ｆ0 で所定の波形の高周波信号を合成する第１の波
形合成回路と、 前記周波数設定回路の出力を入力とし、前記第１の波形
合成回路と同一波形でかつ前記第１の波形合成回路より
も周波数がΔｆ（Δｆ＜＜ｆ0 ）だけ異なる高周波信号
を合成する第２の波形合成回路と、 前記第２の波形合成回路の出力と前記第１及び第２の加
工電圧検出回路の各検出信号とを入力とし、周波数Δｆ
でかつ各加工電圧検出回路の検出信号の位相差に相当す
る電圧を出力する位相差検出回路と、 前記位相差設定回路の設定値と前記位相差検出回路の出
力との差信号によって定まる位相でかつ前記第１の波形
合成回路と同一の周波数及び同一波形の高周波信号を出
力する第３の波形合成回路と、 前記周波数設定回路、位相差設定回路、第１及び第２の
加工電圧検出回路、第１乃至第３の波形合成回路、位相
差検出回路を統括する中央処理装置（ＣＰＵ）とから成
り、 前記第１の波形合成回路の出力によって前記２つの高周
波電源のうちの一方の出力電圧を決定し、前記第３の波
形合成回路の出力によって前記高周波電源のうちの他方
の出力電圧を決定する位相調整回路を備えたプラズマ処
理装置。 - 【請求項２】 前記第１の波形合成回路は、前記周波数
設定回路の出力パルスを入力として加算するとともに加
算結果をさらに加算する第１の加算器と、前記第１の加
算器の出力値に対応する波高値を記憶する波形記憶回路
と、前記波形記憶回路から波高値を読み出して出力値を
アナログ値に変換するＤ／Ａ変換器とから成る請求項１
に記載のプラズマ処理装置。 - 【請求項３】 前記第３の波形合成回路は、前記周波数
設定器の出力パルスを入力として加算するとともに加算
結果をさらに加算する第１の加算器と、前記第１の加算
器の出力値と前記位相誤差信号とを加算する第２の加算
器と、前記第２の加算器の出力値に対応する波高値を記
憶する波形記憶回路と、前記波形記憶回路から読み出し
た出力値をアナログ値に変換するＤ／Ａ変換器とから成
る請求項１又は請求項２に記載のプラズマ処理装置。 - 【請求項４】 前記位相差検出回路は、前記第２の波形
合成回路の出力信号Ｓ１と前記第１及び第２の加工電圧
検出回路の出力信号Ｓ２及びＳ３を入力とし、Ｓ１×Ｓ
２及びＳ１×Ｓ３を得る第１及び第２のアナログ乗算器
と、前記第１及び第２のアナログ乗算器の出力のうち前
記周波数Δｆの成分のみを通過させる第１及び第２のロ
ーパスフィルタと、前記第１及び第２のローパスフィル
タの各出力を矩形波に変換する第１及び第２の波形整形
回路とを備え、前記波形整形回路の各出力の立ち上がり
又は立ち下がりの時間差に相当する電圧を得る請求項１
乃至請求項３に記載のプラズマ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14098297A JP3808973B2 (ja) | 1996-05-15 | 1997-05-14 | プラズマ処理装置 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14659196 | 1996-05-15 | ||
| JP8-146591 | 1996-05-15 | ||
| JP9509997 | 1997-03-28 | ||
| JP9-95099 | 1997-03-28 | ||
| JP14098297A JP3808973B2 (ja) | 1996-05-15 | 1997-05-14 | プラズマ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10326698A true JPH10326698A (ja) | 1998-12-08 |
| JP3808973B2 JP3808973B2 (ja) | 2006-08-16 |
Family
ID=27307746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14098297A Expired - Lifetime JP3808973B2 (ja) | 1996-05-15 | 1997-05-14 | プラズマ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3808973B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001274099A (ja) * | 2000-03-24 | 2001-10-05 | Mitsubishi Heavy Ind Ltd | 放電電極への給電方法、高周波プラズマ発生方法および半導体製造方法 |
| US6456010B2 (en) | 2000-03-13 | 2002-09-24 | Mitsubishi Heavy Industries, Ltd. | Discharge plasma generating method, discharge plasma generating apparatus, semiconductor device fabrication method, and semiconductor device fabrication apparatus |
| WO2007080696A1 (ja) * | 2006-01-16 | 2007-07-19 | Advanced Design Corp. | 高周波電源装置 |
| JP2008117777A (ja) * | 2006-11-04 | 2008-05-22 | Huettinger Elektronik Gmbh & Co Kg | 少なくとも２つの高周波電力発生器のドライブ制御方法、高周波電力発生器ドライブ制御装置および高周波プラズマ励起装置 |
| US7431857B2 (en) * | 2003-08-15 | 2008-10-07 | Applied Materials, Inc. | Plasma generation and control using a dual frequency RF source |
| US7510665B2 (en) | 2003-08-15 | 2009-03-31 | Applied Materials, Inc. | Plasma generation and control using dual frequency RF signals |
| US7981306B2 (en) | 2005-08-13 | 2011-07-19 | Huettinger Elektronik Gmbh + Co. Kg | Supplying RF power to a plasma process |
| JP2013250231A (ja) * | 2012-06-04 | 2013-12-12 | Daihen Corp | 位相差検出装置、位相差検出プログラム及び位相差検出装置を用いたプラズマ処理システム |
| JP2016508281A (ja) * | 2012-12-18 | 2016-03-17 | トゥルンプフ ヒュッティンガー ゲゼルシャフト ミット ベシュレンクテル ハフツング ウント コンパニー コマンディートゲゼルシャフトＴＲＵＭＰＦ Ｈｕｅｔｔｉｎｇｅｒ ＧｍｂＨ ＋ Ｃｏ． ＫＧ | 高周波電力を発生させるための方法及び負荷に電力を供給するための電力変換器を備えた電力供給システム |
| JPWO2015029937A1 (ja) * | 2013-08-26 | 2017-03-02 | 株式会社日立国際電気 | プラズマ生成用電源装置 |
| JP2017228558A (ja) * | 2016-06-20 | 2017-12-28 | 東京エレクトロン株式会社 | プラズマ処理装置、及び波形補正方法 |
-
1997
- 1997-05-14 JP JP14098297A patent/JP3808973B2/ja not_active Expired - Lifetime
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6456010B2 (en) | 2000-03-13 | 2002-09-24 | Mitsubishi Heavy Industries, Ltd. | Discharge plasma generating method, discharge plasma generating apparatus, semiconductor device fabrication method, and semiconductor device fabrication apparatus |
| JP2001274099A (ja) * | 2000-03-24 | 2001-10-05 | Mitsubishi Heavy Ind Ltd | 放電電極への給電方法、高周波プラズマ発生方法および半導体製造方法 |
| US7431857B2 (en) * | 2003-08-15 | 2008-10-07 | Applied Materials, Inc. | Plasma generation and control using a dual frequency RF source |
| US7510665B2 (en) | 2003-08-15 | 2009-03-31 | Applied Materials, Inc. | Plasma generation and control using dual frequency RF signals |
| US7981306B2 (en) | 2005-08-13 | 2011-07-19 | Huettinger Elektronik Gmbh + Co. Kg | Supplying RF power to a plasma process |
| WO2007080696A1 (ja) * | 2006-01-16 | 2007-07-19 | Advanced Design Corp. | 高周波電源装置 |
| JP2008117777A (ja) * | 2006-11-04 | 2008-05-22 | Huettinger Elektronik Gmbh & Co Kg | 少なくとも２つの高周波電力発生器のドライブ制御方法、高周波電力発生器ドライブ制御装置および高周波プラズマ励起装置 |
| US8884523B2 (en) | 2006-11-04 | 2014-11-11 | Trumpf Huettinger Gmbh + Co. Kg | Driving at least two high frequency-power generators |
| JP2013250231A (ja) * | 2012-06-04 | 2013-12-12 | Daihen Corp | 位相差検出装置、位相差検出プログラム及び位相差検出装置を用いたプラズマ処理システム |
| JP2016508281A (ja) * | 2012-12-18 | 2016-03-17 | トゥルンプフ ヒュッティンガー ゲゼルシャフト ミット ベシュレンクテル ハフツング ウント コンパニー コマンディートゲゼルシャフトＴＲＵＭＰＦ Ｈｕｅｔｔｉｎｇｅｒ ＧｍｂＨ ＋ Ｃｏ． ＫＧ | 高周波電力を発生させるための方法及び負荷に電力を供給するための電力変換器を備えた電力供給システム |
| JPWO2015029937A1 (ja) * | 2013-08-26 | 2017-03-02 | 株式会社日立国際電気 | プラズマ生成用電源装置 |
| JP2017228558A (ja) * | 2016-06-20 | 2017-12-28 | 東京エレクトロン株式会社 | プラズマ処理装置、及び波形補正方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3808973B2 (ja) | 2006-08-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100372229B1 (ko) | 플라즈마처리장치 | |
| US9110106B2 (en) | Phase difference detector, phase difference detection program, and plasma processing system using the phase difference detector | |
| US7702702B2 (en) | Signal processing device for computing phase difference between alternating current signals | |
| JPH10326698A (ja) | プラズマ処理装置 | |
| JP2013250231A5 (ja) | ||
| JP4565992B2 (ja) | 任意周波数制御クロックを有するｄｄｓ回路 | |
| JP2010271091A (ja) | 周波数測定装置 | |
| EP1940018A1 (en) | Fm modulator | |
| JPH08340251A (ja) | 位相合わせ装置及び遅延制御回路 | |
| JP4955196B2 (ja) | 交流信号測定装置 | |
| WO2004109309A1 (ja) | 試験装置 | |
| US7804927B2 (en) | Method for locking a synthesised output signal of a synthesised waveform synthesiser in a phase relationship with an input signal, and a digital waveform synthesiser for producing a synthesised output signal in a phase relationship with an input signal | |
| JP3474308B2 (ja) | ジッタ測定装置 | |
| US4510440A (en) | Methods and apparatus for frequency response analysis | |
| JPH09196977A (ja) | スペクトラムアナライザ | |
| US8654831B2 (en) | Signal detection apparatus | |
| JPH10322198A (ja) | フェーズロックドループ回路 | |
| JP2008259110A (ja) | 周波数シンセサイザシステム | |
| JPH07225250A (ja) | 位相検出装置 | |
| JP4606112B2 (ja) | 等間隔パルス列生成装置および生成方法 | |
| JP3484976B2 (ja) | 正弦波発生装置および正弦波発生方法 | |
| JP6235224B2 (ja) | 周波数情報検出装置 | |
| JPH03154517A (ja) | 信号発生装置 | |
| WO2008123542A1 (ja) | Ｐｌｌ回路装置および制御装置 | |
| KR100746476B1 (ko) | 초음파 진동자 구동 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040415 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040415 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060201 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060214 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060414 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060516 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060519 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100526 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110526 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110526 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120526 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120526 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130526 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140526 Year of fee payment: 8 |
|
| EXPY | Cancellation because of completion of term |