KR100372229B1 - 플라즈마처리장치 - Google Patents

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Abstract

플라즈마 처리 장치의 두 개의 고주파 전력 발생기의 전력 위상을 조정하는 위상 조정 회로에 있어서, 아날로그 제어의 경우에 생기는 불연속성을 해소하여, 폭넓은 주파수에 대응하도록 위상차의 검출 정밀도를 향상시킨 것으로, 그 구성은 위상차 검출 회로 45에 입력한 검출 신호 S2 및 S3과 제 2 파형 합성 회로 44의 위상차 신호 S1과를 곱하고, 필터를 통과시켜 고주파 성분을 제거해서, △f를 낮은 주파수로하는 신호만을 얻어 위상차의 검출 정밀도를 향상시키도록 하였다. 제 1 내지 제 3 파형 합성 회로 42, 43, 44는 DDS를 이용해서 위상 조정 회로 1을 디지탈 값으로 직접 취급하도록 구성하였기 때문에, 출력 신호의 위상차를 연속적으로 제어할 수 있게 되었다.

Description

플라즈마 처리 장치
본 발명은, 플라즈마 처리를 행하는 경우에, 두 개의 고주파 전력 발생기의 전력을 이용해서, 각각의 전력의 위상을 조정하는 플라즈마 처리 장치의 위상 조정회로에 관한 것이다
반도체 웨이퍼 등을 처리하기 위해 고주파 전력을 여기원(勵起源)으로하는 플라즈마를 이용한 장치에 있어서, 플라즈마의 전자온도, 밀도, 전위 등을 제어하기 위해 두 개 이상의 여기용 고주파 전원을 이용하는 경우가 있다. 예를 들어, 일반적으로 플라즈마를 발생시키는 데에 이용되는 평행평판형의 전극을 이용하는 장치에 있어서, 두 개의 전극에 인가하는 고주파 전압의 위상을 임의로 조정하는 방법이 있다.
도 5는, 위상 조정 회로를 이용한 플라즈마 처리 장치의 블록도를 나타낸다. 1은 위상 조정 회로, 2 및 3은 고주파 전력 발생기, 4 및 5는 자동정합기, 6 및 7은 가공 전압 검출 회로, 8은 평판 전극, 9는 피가공물, 10은 플라즈마 생성실이다.
위상 조정 회로 1은 가공 전압 검출 회로 6, 7에 의해 검출되는 두 개의 고주파 전압을 입력을 가지며, 이 두 전압의 위상차를 측정하고, 이 조정된 위상차가 미리 정해둔 위상차가 되도록 주파수가 같고 위상차가 다른 두 개의 고주파 신호를 출력한다. 고주파 전력 발생기 2, 3은 위상 조정 회로 1의 출력의 고주파 신호를 입력으로 하여, 입력 신호에 대응한 주파수와 위상차의 고주파 전력을 출력한다. 자동정합기 4, 5는, 고주파 전력 발생기 2, 3에서 발생한 전력을 효율 좋게 플라즈마에 공급하기 위해 이용한다. 가공 전압 검출 회로 6, 7은 두 개의 평판 전극 8에 인가되어있는 고주파 전압을 취급하기 용이한 전압 레벨로 변환한다. 평판 전극 8은, 플라즈마 생성실 10 내에 두 장을 서로 평행하게 설치하고, 하측의 전극에는 피가공물 9가 실려 있다.
플라즈마를 발생시키는 데에는, 플라즈마 생성실 10에 공급하는 가스의 종류, 압력 등의 조건을 적절히 조정치 않으면 안된다. 또, 자동정합기 4, 5를 통과하는 동안에 변화하는 위상은, 부하의 플라즈마 상태에 따라 영향을 받아 일정하지 않다.
이 이송을 일치시키기 위해서 위상 조정 회로 1을 이용하여, 입력한 두 개의고주파 전력을 측정하고, 이 위상차를 미리 정해둔 위상차가 되도륵 조정한다.
도 6은, 도 5의 플라즈마 처리 장치에 이용하는 종래의 위상 조정 회로 1을 상세히 나타낸 것이다. 도 2에 있어, 21은 정현파 신호원, 22는 분배기, 23, 24는 증폭기, 25는 가변 지연 회로, 26, 27은 비교기, 28은 위상차 검출기, 29는 위상차 설정기, 30은 오차 증폭기, a, b는 입력 단자, c, d는 출력 단자이다.
위상 조정 회로 1의 입력 신호는, 도 1에 나타낸 가공 전압 검출 회로 6, 7에서 검출한 전압으로서 각각의 입력 단자 a, b에 입력한다. 이 입력 신호는, 비교기 26, 27에서 방형파(方形波)신호로 변환하여, 일반적으로 위상동기루프(PLL) 회로 등에 이용하는 위상차 검출기 28에 입력된다.
이 위상차 검출기 28은, 입력한 두 개의 방형파 신호가 양자가 같은 하이 레벨에 있는 시간의 길이를 위상차로 보고, 이것에 비례한 전압을 출력한다. 위상차 설정기 29에서 미리 정해둔 위상차에 대응하는 설정 전압과 위상차 검출기 28의 출력 전압과의 오차를 증폭기 30에서 증폭하여, 위상차를 설정치로 유지하도록 제어한다.
정현파(正弦波) 신호원 21은, 기준이 되는 정현파의 고주파 신호를 발신하고, 분배기 22에서 두 개의 신호로 나눈 후 한쪽은 증폭기 23에서 고주파 전력 발생기 2를 구동하는 데에 적절한 신호 레벨로 조정한 다음, 출력 단자 c로 출력한다. 분배기 22의 ㄴ다른 한쪽의 출력 신호는 제어 전압신호의 크기에 따라 전반(傳搬)지연시간을 바꾸는 것이 가능한 가변 지연 회로 25를 거쳐 증폭기 24에서 고주파 전력 발생기 3을 구동하는데에 알맞은 레벨로 조정하여 출력 단자 d에 출력한다. 가변 지연 회로 25가 전송 지연 시간을 변화시킬 수 있는 범위가 출력되는 신호의 주기 보다 더 크게 설정된다면, 출력 단자 c, d에 출력되는 두 개의 고주파 신호의 위상차를 임의로 설정하는 것이 가능하다.
도 7은, 도 6에 나타낸 종래기술의 위상 조정 회로 1의 위상차와 전압과의 관계를 나타낸다. 도 7에 있어서, 횡축은 위상 조정 회로 1에서 위상을 조정하는 가변 지연 회로 25의 제어 전압이고, 종축은 가변 지연 회로 25에서 제어한 위상을 나타낸다. 도 3에서, 위상을 조정하는 전압의 범위를 vo 1[v]에서 vo 2[v]로 하고, 각각의 전압에 대한 위상차는 0 [rad]부터 3π [rad]로 변한다. 플라즈마의 변화와 그에 따르는 정합기의 동작에 대응하여 위상 조정 회로 1에서 위상을 조정하는 과정에서, 위상의 변화 방향이 P1과 같이 위상의 제어 범위를 넘는 경우, 전압의 설정가능범위로 되돌리기 위한 제어를 행하지 않으면 안된다. 즉, 본래 위상의 변화방향과 반대 방향으로 한 주기 내에서 되돌려져야 한다. 이 도중의 과도적인 위상변화에 의해 플라즈마를 안정하게 유지할 수 없었다.
도 8은, 종래 기술의 위상차 검출기 28이 검출한 전압과 위상차와의 관계를 나타낸다. 도 8에서, 횡축은 위상차 검출기 28에 입력한 두 개의 신호의 위상차를 나타내고, 종축은 그 위상차에 대응하는 위상차 검출기 28의 출력 전압을 나타낸다. 도 4에서 나타내듯이, 이 출력 전압이 위상차 0 [rad]과 2π [rad]과의 다른 위상 차이를 갖는 상이한 전압 vi 1[V]과 vi 2[V]와를 취하기 때문에, 위상차가 2π [rad]마다 최대치 vi 2[V]에서 최소치 vi 1[V]로 불연속적으로 변화하며, 이로써 위상 제어에 의해 플라즈마의 안정한 유지를 방해하게 된다.
도 1 은 플라즈마 처리 장치의 블록도를 나타낸다.
도 2 는 종래 기술의 위상 조정 회로를 나타낸다.
도 3 은 종래 기술의 위상 조정 회로의 위상차와 전압과의 관계를 나타내는 도.
도 4 는 종래 기술의 위상차 검출기의 전압과 위상차와의 관계를 나타내는 도.
도 5 는 본 발명의 위상 조정 회로의 블록도를 나타낸다.
도 6 은 본 발명 장치의 파형 합성 회로의 구성도를 나타낸다.
도 7 은 본 발명 장치의 파형 합성 회로의 출력 파형을 나타낸다.
도 8 은 본 발명 장치의 위상차 검출 회로의 구성도를 나타낸다.
** 도면의 부요부분에 대한 부호의설명 **
1 ... 위상 조정 회로 2, 3 ... 고주파 전력 발생기
4, 5 ... (자동) 정합기 6, 7 ... 가공 전압 검출 회로
8 ... 평판 전극 9 ... 피가공물
10 ... 플라즈마 생성실 41 ... 클릭 펄스 발진 회로
42 ... 제 1 파형 합성 회로 43 ... 제 3 파형 합성 회로
44 ... 제 2 파형 합성 회로 45 ... 위상차 검출 회로
46 ... 데이터 버스 47 ... 중앙처리장치(CPU)
48 ... 표시 수단 49 ... 입력 수단
50, 51 ... 가산기 52 ... 파형 기억 회로 (파형 메모리)
53 ... D/A 변환기 54 ... 주파수 설정 레지스터
55 ... 위상오차설정 레지스터 61, 62 ... 아날로그 승산기
63, 64 ... 저역 통과 필터 65, 66 ... 파형 정형 회로
67, 68 ... 기억 레지스터 69 ... 카운터
a, b, e ... 입력 단자 c, d ... 출력 단자
본 발명은, 반도체 웨이퍼들을 처리하기 위한 두 개의 고주파 전력 발생기의 출력들을 플라즈마 생성실 안의 두 개의 평판 전극에 각각 공급하여 플라즈마를 발생시키고, 상기 두 개의 고주파 전력 발생기의 출력 위상은 위상 조정 회로에 의해 소정의 값 만큼 어긋나게 되는 플라즈마 처리 장치에 있어서,
소정 간격으로 펄스 신호를 출력하는 주파수 설정 회로와;
위상차 설정 회로와;
상기 플라즈마 생성실 안의 상기 평판 전극의 각 단자 전압을 검출하는 제 1 및 제 2 가공 전압 검출 회로와;
상기 주파수 설정 회로의 출력을 입력으로 하여, 입력에 대응하는 주파수 f0에서 소정 파형의 고주파 신호를 합성하는 제 1 파형 합성 회로와;
상기 주파수 설정 회로의 출력을 입력으로 하여, 상기 제 1 파형 합성 회로와 동일 파형이고 상기 제 1 파형 합성 회로보다도 주파수가 △f (△f < < f0)만큼 다른 고주파 신호를 합성하는 제 2 파형 합성 회로와;
상기 제 2 파형 합성 회로의 출력과 상기 제 1 및 제 2 가공 전압 검출 회로의 각 검출 신호를 입력으로 하여, 주파수 △f 이고 각 가공 전압 검출 회로의 검출 신호의 위상차에 상당하는 전압을 출력하는 위상차 검출 회로와;
상기 위상차 검출 회로의 설정치와 상기 위상차 검출 회로의 출력을 비교하여 위상 오차 신호를 얻고, 그 위상 오차 신호에 의해 정해지는 위상이며 상기 제1 파형 합성 회로와 동일한 주파수 및 동일 파형의 고주파 신호를 출력하는 제 3 파형 합성 회로와;
상기 주파수 설정 회로, 위상차 설정 회로, 제 1 및 제 2 가공 전압 검출 회로, 제 1 내지 제 3 파형 합성 회로, 위상차 검출 회로를 총괄하는 중앙처리장치 (CPU)로 구성되며,
상기 위상 조정 회로는 상기 제 1 파형 합성 회로의 출력에 의해 상기 두 개의 고주파 전력 발생기중 한쪽의 출력 전력을 결정하고, 상기 제 3 파형 합성 회로의 출력에 의해 상기 고주파 전력 발생기중 다른쪽의 출력전력을 결정하는 것을 특징으로 한다.
도 1은 본 발명의 위상 조정 회로의 블록도를 나타낸 것이다. 도 5에서, 41은 클럭 펄스 발진 회로, 42는 제 1 파형 합성 회로, 43은 제 3 파형 합성 회로, 42는 제 2 파형 합성 회로, 45는 위상차 검출 회로, 46은 데이터 버스, 47은 중앙처리장치(CPU), 48은 위상차 검출 회로 45은 출력인 위상차를 표시하는 표시 수단, 49는 출력주파수와 소망하는 위상차와를 입력하는 입력 수단, a, b는 위상차 검출회로의 입력 단자, c, d는 파형 합성 회로의 출력 단자이다.
도 1에 있어서, 발진 회로 41에서 발진한 기준 클럭을, 파형 합성 회로 42, 43, 44 및 위상차 검출 회로 45에 공급한다. 파형 합성 회로 42, 43, 44는 입력한 기준 클럭의 펄스 파형을 베이스로 정현파 신호를 발생시켜 출력한다. 42 및 43은 정현파 신호를 위상 조정 회로 1의 출력 신호로서 출력 단자 c 및 d에서 출력하는 제 1 및 제 3의 파형 합성 회로이다. 또 44는, 제 1 파형 합성 회로 42 및 제 3 파행 합성 회로 43의 출력 신호의 주파수에 따라 △f 에서의 주파수의 정현파 신호를 출력하고, 이 정현파 신호를 위상차 검출 회로 45의 기준 신호로서 입력하는 제 2 의 파형 합성 회로이다.
위상차 검출 회로 45는, 입력 단자 a 및 b로부터 부여되는 각 평판 전극의 단자 전압의 검출 신호와 제 2의 파형 합성 회로 44로부터 출력된 정현파 신호와를 입력으로 하여, 이 두 개의 신호의 주파수의 차 △f를 주파수로 하는 저주파 신호로 변환한 다음에, 위상차에서 기인하는 시간차를 기준 클럭의 주기로 카운트한 값으로부터 위상차 검출 신호를 얻는다. CPU 47은, 데이터 버스 46을 거쳐, 주파수 △f의 위상차 검출 신호와 위상차 설정 신호와로부터 위상 오차 신호를 얻어서, 이 신호의 주기 및 시간차와 같게 되도록 제 1 파형 합성 회로 42 및 제 3 파형 합성회로 43에 설정할 위상을 결정한다,
도 2는, 도 1에서 이용하는 본 발명의 플라즈마 처리 장치의 제 3 파형 합성 회로 43의 구성도를 나타낸다. 이 회로는 일반적으로 직접·디지탈·합성회로(DDS)라 불리우는 타입이다. 도 2에 있어서, 41은 클럭 펄스 발진 회로, 50, 51은 가산기, 52는 파형 메모리, 53은 D / A 변환기, 54는 입력 수단 49에서 입력한 주파수 f0에 상당하는 값을 설정하는 주파수 설정 레지스터, 55는 입력 수단 49에서 입력한 위상차와 위상차 검출 회로 45에서 검출한 위상차와의 차에 상당하는 위상오차에 대응한 값이 설정되는 위상 오차 설정 레지스터이다.
제 1 가산기 50은, 제 1 가산기 50의 출력결과와 주파수 설정 레지스터 54에 설정한 값과를 입력하여, 발진 회로 41이 내보내는 기준 클럭과 동기하여 그 주기마다에 가산한 값을 출력한다. 또, 가산기 50, 51의 비트수는 실제의 사용에 있어 필요해지는 주파수 설정의 정밀도를 고려해서 그 값을 결정하면 된다.
제 2 가산기 51은, 제 1 가산기 50의 출력치와 위상 오차 설정 레지스터 55에 설정한 값과를 입력하여 가산한다. 제 2 가산기 51의 가산결과를 어드레스로서 파형 메모리 52에 미리 기억하고 있는 파고치(波高値)를 읽어내서 D/A 변환기 53에 출력한다. D / A 변환기 53의 출력은 미도시한 저역 통과 필터 및 증폭기를 거쳐서 기준 클럭 및 그 고조파(高調波)를 제거하여, 적당한 레벨로 조정한 다음에 출력 단자 d에 출력한다.
제 1 및 제 2 파형 합성 회로 42, 44는, 도 2에 나타낸 제 3 파형 합성 회로 43의 구성에서 위상 오차 설정 레지스터 55 및 제 2 가산기 51을 제외한 것이다. 또, 제 2 파형 합성 회로 44의 주파수 설정 레지스터에는, 제 1 및 제 3 파형 합성 회로 42, 43의 주파수 f0에서 △f (△f < < f0) 만큼 다른 주파수 (f0 + △f 또는 f0 -△f)를 설정한다.
여기서 제 3 파형 합성 회로 43의 동작에 대해 설명한다.
예를 들어, 도 6에 있어서 제 1 및 제 2 가산기들(50, 51)는 8 비트, 파형 기억 회로 52는 표 1에 나타낸 바와 같이, 각 위상의 값에 대응하는 파고치가 등호 1 비트를 포함하는 모두 12 비트로 나타낸 테이블로 한다. 또, 발진 회로 41의 클럭 펄스의 주파수를 f1 = 80 [MHz] 로 하면, 8 비트 (= 256)의 파형이 한 주기 동안 형성된다. 제 1 파형 합성 회로 42를 주파수 f2 = 10 [MHz] 로 제어시키는 경우, 주파수 설정 레지스터 54에는, f1 = 80 [MHz]의 1 주기 8 비트 (= 256)에 대한f2 = 10 [MHz]의 비율을 FR로 하는 FR = (f2 / f1) × 28= (10 / 80) × 256 = 32 를 입력 수단 49에서 입력하면 된다. 또, 위상차 △θ = 90°로 할 때를 생각한다. 위상 θ = 360°가 8 비트 (= 256)에 대한 위상차 △θ = 90°의 비율 FH는 FH = (△θ / θ)× 28= (90° / 360°) × 256 = 64를 입력 수단 49에서 위상 오차 설정 레지스터 55에 설정하면 된다.
[표 1]
Figure pat00001
다음으로 발진 회로 41의 제 i 번째 클럭 펄스마다의 제 1 가산기 50, 제 2 가산기 51, 주파수 설정 레지스터 54, 위상 오차 설정 레지스터 55 및 파형 기억 회로 52의 출력치를 각각 AD1 (i), AD2 (i), FR, FH, MC (i)로 하면 발진 회로 41의 클럭 펄스가 i = m 일 때의 제 1 가산기 50 및 제 2 가산기 51의 각각의 출력치AD1 (m) 및 AD2 (m)는 다음의 식과 같이 나타내어진다.
Figure pat00002
또, FR = 32, FH = 64를 설정하고, 클럭 펄스마다의 제 1 가산기 50의 출력치 AD1 (i), 제 2 가산기 51의 출력치 AD2 (i), 파형 기억 회로 52의 출력치 MC(i)를 클럭 펄스 i = 10 까지를 상기의 식 (1), (2)에 의해 연산하면 표 2와 같이 된다. 단, AD1 (8), AD2 (7)에 있어서는 각 가산기가 8 비트이기 때문에 256 = 0이 된다.
[표 2]
Figure pat00003
파형 기억 회로 52는, 표 2에 나타내었듯이 출력치, 다시말해 위상치에 상당하는 파고치 MC (i)를 출력한다. 여기서 제 2 가산기 51의 출력치 AD2 (1), AD2 (2), ... , AD2 (8)에 상당하는 파고치는, MC (1) = 1800, MC (2) = 1300, MC (3) = 0, MC (4) = -1300, MC (5) = -1800, MC (6) = -1300, MC (7) = 0, MC (8) = 1300 으로 나타내어진다. D / A 변환기 53은 이들 파고치를 입력으로 하여 D / A 변환을 행하여 도 7에 실선으로 나타낸 것과 같은 파형을 출력한다. D / A 변환기53의 출력은 미도시한 저역 통과 필터 및 증폭기에 의해 기준 클럭 및 그 고조파를 제거하여, 적당한 레벨로 조정한 다음 출력 단자 d로 출력한다.
또 제 1 파형 합성 회로 42, 제 2 파형 합성 회로 44는 전술한바와 같이 제 3 파형 합성 회로 43에서 제 2 가산기 51 및 위상 오차 설정 레지스터 55를 제외한 것에 상당하기 때문에 그 출력은 표 2의 AD (i)의 출력에 대응하여 파형 기억 회로 52에 기억된 파형을 읽어내는 것이 되므로, 도 7에서 파선으로 나타내었듯이 변화하게 된다. 따라서, 제 1 파형 합성 회로 42의 출력은 제 3 파형 합성 회로 43의 출력에 대해 위상 오차 설정 레지스터 55의 설정치에 대응하여 90° 위상차가 생겨난 파형이 된다.
또, 상기에 있어서는 발진기 41의 클럭 펄스의 주파수 f2와 주파수 설정 레지스터 54의 설정주파수 f1과의 비를 f2 / f1 = 1 / 8로 하였으나, 이 비를 크게하면, 보다 완만한 출력 파형이 얻어진다.
도 4는, 본 발명의 위상차 검출 회로 45의 구성도를 나타낸다. 도 4에서, 61, 62는 아날로그 승산기, 63, 64는 저역 통과 필터, 65, 66은 파형 정형 회로, 67, 68은 기억 레지스터, 69는 카운터, e는 제 2 파형 합성 회로 44의 출력치를 입력하는 입력 단자이다.
입력 단자 a, b에 입력한 검출 신호 S2, S3은, 각각 아날로그 승산기 61, 62에서, 입력 단자 e에 입력한 제 2 파형 합성 회로 44의 출력 신호 S1과 4상현(象現)승산되어 S1 × S2, S1 × S3이 된다. 입력 단자 e에 입력한 제 2 파형 합성 회로 44의 출력 신호 S1의 주파수는, 입력 단자 a, b의 검출 신호 S2, S3의 주파수f0 에서 △f만큼 다르도록 설정되어있기 때문에 승산기 각 61, 62의 출력 신호에는, △f를 주파수로 하는 신호 성분이 중첩되어있어, 적당한 특성을 갖는 저역 통과 필터 63, 64를 통과시키는 것에 의해 △f를 주파수로하는 신호만을 얻는다.
이 결과, 저역 통과 필터 63, 64의 출력 신호는 그 위상차가, 각 입력 단자 a, b에 입력되는 신호의 위상차와 같고, 주파수만이 위상차의 검출에 적합한 낮은 주파수 △f로 변환되어있다. 이 △f의 주파수 신호는 각 파형 정형 회로 65, 66에 입력되어 방형파(方形波) 신호로 변환된다.
카운터 69는, 발진 회로 41에서 발진한 기준 클럭으로 카운트하여, 카운트 값을 출력한다. 기억 레지스터 67, 68은, 카운트 값을 입력해서 레지스터의 게이트에 파형 정형 회로 65, 66의 각각의 출력 신호를 입력하고, 65, 66의 각 출력 신호의 상승 엣지에 동기하여 기억내용이 갱신되도록 구성되어있다. CPU 47은, 각 기억 레지스터 67, 68이 갱신한 직후의 값을 계산하여 주파수 △f 신호의 주기를 얻어, 각 기억 레지스터 67, 68로부터 읽어낸 값의 차이를 연산하여, 위상차에서 기인하는 시간차를 기준 클럭의 주기로 계측한 값을 얻는다. 이들 주기 및 시간차로부터 위상차를 구한다.
도 6의 파형 합성 회로 및 도 8의 위상차 검출 회로를 이용한 도 5의 장치의 동작을 설명한다.
도 5 내지 도 8의 장치에 있어서, 검출 신호 S2 및 S3은, 입력 수단 49에서 설정된 주파수 f0에 대해 정말 조금 다른 주파수 (f0 +△f 또는 f0 - △f)인 제 2 파형 합성 회로 44의 출력 신호 S1과 같이 위상차 검출 회로 45에 입력된다. 위상차 검출 회로 45에 있어서 양 검출 신호 S2와 S3과의 위상의 차에 대응한 신호가 연산되어, 이 위상차 검출 신호는 CPU 47에서 입력 수단 49에서 설정된 위상차 검출 신호와 비교되어 그 차가 위상오차로서 제 3 파형 합성 회로 43의 위상 오차 설정 레지스터 55에 격납된다. 한 편, 입력 수단 49에서 설정된 주파수 설정 신호는 각 제 1, 3 파형 합성 회로 42, 43의 주파수 설정 레지스터 54에 각각 격납된다.
결과적으로, 제 1 파형 합성 회로 42는 설정된 주파수 f0의 정현파 신호를 출력하고, 제 3 파형 합성 회로 43은 설정된 주파수 f0이고 또한 전극에 인가되는 전압이 설정된 위상차가 되도록 위상이 정해진 정현파 신호를 출력하게 된다.
본 발명은 출력 신호의 위상차 설정 및 입력 신호의 위상차 검출을 모두 디지탈 값으로 직접 취급할 수 있는 구성으로 하므로써, 종래 기술과 같이 위상차를 아날로그값으로 취급하는 경우처럼, 위상차 검출기의 출력이 2π 의 주기로 반복될 때의 불연속성을 해소하고, 또, 가변 지연 회로에서 위상의 변화 방향이 위상의 제어 범위를 넘는 경우에, 위상의 변화 방향과 반대 방향에 강제적으로 1 주기분 되돌리는 일도 없어지기 때문에 플라즈마를 안정하게 유지할 수 있으며, 따라서, 출력 신호의 위상차를 항상 연속적으로 안정하게 제어할 수 있음과 동시에 폭 넓은 주파수에 대응할 수 있다.
또, 위상 조정 회로에 입력한 고주파 성분을 위상차 검출 회로에서 입력 단자에 입력한 검출 신호 f0과 이것으로부터 불과 △f 만큼밖에 다르지않은 주파수 (f0 +△f 또는 f0 - △f)의 신호와를 곱하고, 저역 통과 필터를 통과시키므로서 고주파 성분을 제거하여, △f가 낮은 주파수로 하는 신호만을 연산하는 구성으로 하였으므로, 위상차의 검출 정밀도가 비약적으로 향상함과 동시에 고주파가 될 영향도 없어진다.

Claims (8)

  1. 반도체 웨이퍼들을 처리하기 위한 두 개의 고주파 전력 발생기의 출력들을 플라즈마 생성실 안의 두 개의 평판 전극에 각각 공급하여 플라즈마를 발생시키고, 상기 두 개의 고주파 전력 발생기의 출력 위상은 위상 조정 회로에 의해 소정의 값만큼 어긋나게 되는 플라즈마 처리 장치에 있어서,
    소정 간격으로 펄스 신호를 출력하는 주파수 설정 회로와;
    위상차 설정 회로와;
    상기 플라즈마 생성실 안의 상기 평판 전극의 각 단자 전압을 검출하는 제 1 및 제 2 가공 전압 검출 회로와;
    상기 주파수 설정 회로의 출력을 입력으로 하여, 입력에 대응하는 주파수 f0에서 소정 파형의 고주파 신호를 합성하는 제 1 파형 합성 회로와;
    상기 주파수 설정 회로의 출력을 입력으로 하여, 상기 제 1 파형 합성 회로와 동일 파형이고 상기 제 1 파형 합성 회로보다도 주파수가 △f (△f < < f0)만큼 다른 고주파 신호를 합성하는 제 2 파형 합성 회로와;
    상기 제 2 파형 합성 회로의 출력과 상기 제 1 및 제 2 가공 전압 검출 회로의 각 검출 신호를 입력으로 하여, 주파수 △f 이고 각 가공 전압 검출 회로의 검출 신호의 위상차에 상당하는 전압을 출력하는 위상차 검출 회로와;
    상기 위상차 검출 회로의 설정치와 상기 위상차 검출 회로의 출력을 비교하여 위상 오차 신호를 얻고, 그 위상 오차 신호에 의해 정해지는 위상이며 상기 제1 파형 합성 회로와 동일한 주파수 및 동일 파형의 고주파 신호를 출력하는 제 3 파형 합성 회로와;
    상기 주파수 설정 회로, 위상차 설정 회로, 제 1 및 제 2 가공 전압 검출 회로, 제 1 내지 제 3 파형 합성 회로, 위상차 검출 회로를 총괄하는 중앙처리장치 (CPU)로 구성 되며,
    상기 위상 조정 회로는 상기 제 1 파형 합성 회로의 출력에 의해 상기 두 개의 고주파 전력 발생기중 한쪽의 출력 전력을 결정하고, 상기 제 3 파형 합성 회로의 출력에 의해 상기 고주파 전력 발생기중 다른쪽의 출력전력을 결정하는 것을 특징으로 하는 플라즈마 처리 장치.
  2. 제 1 항에 있어서, 상기 제 1 파형 합성 회로는, 상기 주파수 설정 회로로부터 출력된 펄스들을 입력으로 하며, 이 입력들을 연속적으로 가산하는 제 1 가산기와, 상기 제 1 가산기의 출력값들에 대응하는 파고치(波高値)를 기억하는 파형 기억 회로, 및 상기 파형 기억 회로로부터 읽은 출력값을 아날로그 값으로 변환하는 D/A 변환기를 포함하는 직접 디지탈 합성(DDS) 회로로 이루어지는 것을 특징으로 하는 플라즈마 처리 장치.
  3. 제 2 항에 있어서, 상기 제 3 파형 합성 회로는, 상기 주파수 설정기로부터 출력된 펄스들을 입력으로 하며, 이 입력들을 연속적으로 가산하는 제 1 가산기와, 상기 제 1 가산기의 출력치와 상기 위상 오차 신호와를 가산하는 제 2 가산기와,그 제 2 가산기의 출력치에 대응하는 파고치를 기억하는 파형 기억 회로, 및 상기 파형 기억 회로로부터 읽혀진 출력값을 아날로그값으로 변환하는 D/A 변환기를 포함하는 직접 디지탈 합성(DDS) 회로로 이루어지는 것을 특징으로 하는 플라즈마 처리 장치.
  4. 제 3 항에 있어서, 상기 위상차 검출 회로는, 상기 제 2 파형 합성 회로의 출력 신호 S1과 상기 제 1 및 제 2 가공 전압 검출 회로의 출력 신호 S2 및 S3을 입력으로 하여, S1 ×S2, 및 S1 ×S3을 얻는 제 1 및 제 2 아날로그 승산기와, 그 제 1 및 제 2 아날로그 승산기의 출력중에서 상기 주파수 △f의 성분만을 통과시키는 제 1 및 제 2의 저역 통과 필터와, 그 제 1 및 제 2 저역 통과 필터의 각 출력을 구형파(矩形波)로 변환하는 두 개의 파형 정형 회로와, 그들 각 파형 정형 회로의 각 출력의 상승 또는 하강 시간차에 상당하는 전압을 얻는 연산 회로를 구비한 플라즈마 처리 장치.
  5. 제 2 항에 있어서, 상기 위상차 검출 회로는, 상기 제 2 파형 합성 회로의 출력 신호 S1과 상기 제 1 및 제 2 가공 전압 검출 회로의 출력 신호 S2 및 S3을 입력으로 하여, S1 ×S2, 및 S1 ×S3을 얻는 제 1 및 제 2 아날로그 승산기와, 그 제 1 및 제 2 아날로그 승산기의 출력중에서 상기 주파수 △f의 성분만을 통과시키는 제 1 및 제 2의 저역 통과 필터와, 그 제 1 및 제 2 저역 통과 필터의 각 출력을 구형파(矩形波)로 변환하는 두 개의 파형 정형 회로와, 그들 각 파형 정형 회로의 각 출력의 상승 또는 하강 시간차에 상당하는 전압을 얻는 연산 회로를 구비한 플라즈마 처리 장치.
  6. 제 1 항에 있어서, 상기 제 3 파형 합성 회로는, 상기 주파수 설정기로부터 출력된 펄스들을 입력으로 하며, 이 입력들을 연속적으로 가산하는 제 1 가산기와, 상기 제 1 가산기의 출력치와 상기 위상 오차 신호와를 가산하는 제 2 가산기와, 그 제 2 가산기의 출력치에 대응하는 파고치를 기억하는 파형 기억 회로, 및 상기 파형 기억 회로로부터 읽혀진 출력값을 아날로그값으로 변환하는 D/A 변환기를 포함하는 직접 디지탈 합성(DDS) 회로로 이루어지는 것을 특징으로 하는 플라즈마 처리 장치.
  7. 제 6 항에 있어서, 상기 위상차 검출 회로는, 상기 제 2 파형 합성 회로의 출력 신호 S1과 상기 제 1 및 제 2 가공 전압 검출 회로의 출력 신호 S2 및 S3을 입력으로 하여, S1 × S2, 및 S1 × S3을 얻는 제 1 및 제 2 아날로그 승산기와, 그 제 1 및 제 2 아날로그 승산기의 출력중에서 상기 주파수 △f의 성분만을 통과시키는 제 1 및 제 2의 저역 통과 필터와, 그 제 1 및 제 2 저역 통과 필터의 각 출력을 구형파(矩形波)로 변환하는 두 개의 파형 정형 회로와, 그들 각 파형 정형 회로의 각 출력의 상승 또는 하강 시간차에 상당하는 전압을 얻는 연산 회로를 구비한 플라즈마 처리 장치.
  8. 제 1 항에 있어서, 상기 위상차 검출 회로는, 상기 제 2 파형 합성 회로의 출력 신호 S1과 상기 제 1 및 제 2 가공 전압 검출 회로의 출력 신호 S2 및 S3을 입력으로 하여, S1 × S2, 및 S1 × S3을 얻는 제 1 및 제 2 아날로그 승산기와, 그 제 1 및 제 2 아날로그 승산기의 출력중에서 상기 주파수 △f의 성분만을 통과시키는 제 1 및 제 2의 저역 통과 필터와, 그 제 1 및 제 2 저역 통과 필터의 각 출력을 구형파(矩形波)로 변환하는 두 개의 파형 정형 회로와, 그들 각 파형 정형 회로의 각 출력의 상승 또는 하강 시간차에 상당하는 전압을 얻는 연산 회로를 구비한 플라즈마 처리 장치.
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