JP3808973B2 - プラズマ処理装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、プラズマ処理を行う場合に、2つの高周波電源を用いて、夫々の電圧の位相を調整するプラズマ処理装置の位相調整回路に関するものである。
【0002】
【従来の技術】
半導体ウエハ等を処理するために高周波電力を励起源としたプラズマを利用する装置において、プラズマの電子温度、密度、ポテンシャル等を制御するために2つ以上の励起用高周波電源を用いる場合がある。例えばプラズマ発生手段として一般的に用いられる平行平板型の電極を用いる装置において、2つの電極に印加する高周波電圧の位相を任意に調整する方法がある。
【0003】
図1は、位相調整回路を用いたプラズマ処理装置のブロック図を示す。1は位相調整回路、2,3は高周波電源、4,5は自動整合器、6,7は加工電圧検出回路、8は平板電極、9は被加工物、10はプラズマ生成室である。
【0004】
位相調整回路1は、加工電圧検出回路6,7で検出した2つの高周波電圧を入力とし、この2つの電圧の位相差を測定し、この測定した位相差を予め定めた位相差になるように周波数が等しく位相差の異なる2つの高周波信号を出力する。高周波電源2,3は位相調整回路1の出力の高周波信号を入力とし、入力信号に対応した周波数と位相差の高周波電圧を出力する。自動整合器4,5は、高周波電源2,3で発生した電力を効率よくプラズマへ供給するために用いる。加工電圧検出回路6,7は2つの平板電極8に印加されている高周波電圧を取扱いやすい電圧レベルに変換する。平板電極8は、プラズマ生成室10内に2枚を対向して設けており、下側の電極には被加工物9が載せてある。
【0005】
プラズマを発生させるには、プラズマ生成室10に供給するガス種、圧力等の条件を適切に調整しなければならない。また、自動整合器4,5を通過する間に変化する位相は、負荷のプラズマの状態により影響され一定しない。この位相を一致させるために位相調整回路1を用いて、入力した2つの高周波電圧を測定し、この位相差を予め定めた位相差になるように調整する。
【0006】
図2は、図1のプラズマ処理装置に用いる従来の位相調整回路1の詳細を示したものである。図2において、21は正弦波信号源、22は分配器、23,24は増幅器、25は可変遅延回路、26,27は比較器、28は位相差検出器、29は位相差設定器、30は誤差増幅器、a,bは入力端子、c,dは出力端子である。
【0007】
位相調整回路1の入力信号は、図1に示す加工電圧検出回路6,7で検出した電圧であり夫々の入力端子a,bに入力する。この入力信号は、比較器26,27で方形波信号に変換して、一般にフェーズ・ロック・ループ(PLL)回路等で用いる位相差検出器28に入力する。
【0008】
この位相差検出器28は、入力した2つの方形波信号が両者同じハイレベルにある時間の長さを位相差とみなし、これに比例した電圧を出力するように動作する。位相差設定器29で予め定めた位相差に対応する設定電圧と位相差検出器28の出力電圧との誤差を増幅器30で増幅して、後述する可変遅延回路25に制御電圧として出力し、位相差を設定値に保つように制御する。
【0009】
正弦波信号源21は、基準となる正弦波の高周波信号を発信し、分配器22で2つの信号に分けた後一方は増幅器23で高周波電源2を駆動するのに都合のよい信号レベルに調整して出力端子cに出力する。分配器22のもう一方の出力信号は制御電圧信号の大きさにより伝搬遅延時間が変えることができる可変遅延回路25を介して増幅器24で高周波電源3を駆動するのに都合がよいレベルに調整して出力端子dに出力する。可変遅延回路25の伝搬遅延時間を変化しうる範囲を出力すべき信号の周期よりも大きくしておくことで、出力端子c,dに出力される2つの高周波信号の位相差を任意に設定することができる。
【0010】
【発明が解決しようとする課題】
図3は、図2に示した従来技術の位相調整回路1の位相差と電圧との関係を示す図である。図3において、横軸は位相調整回路1で位相を調整する可変遅延回路25の制御電圧であり、縦軸は可変遅延回路25で制御した位相差を示す。同図において、位相を調整する電圧の範囲をvo1[V]から電圧vo2[V]とし、夫々の電圧に対する位相差を0[rad]から3π[rad]とする。プラズマの変化とそれに伴う整合器の動作に応じて位相調整回路1で位相を調整する過程で、位相の変化方向がP1のように位相の制御範囲を越えた場合、電圧の設定可能範囲に戻すための制御を行なわなければならない。従って、本来の位相の変化方向と反対方向に強制的に1周期分すなわちP2まで戻さなければならない。この途上の過渡的な位相変化によってプラズマを安定に維持できなかった。
【0011】
図4は、従来技術の位相差検出器28が検出した電圧と位相差との関係を示す図である。図4において、横軸は位相差検出器28に入力した2つの信号の位相差を示し、縦軸はその位相差に対応する位相差検出器28の出力電圧を示す。同図に示すように、この出力電圧が位相差0[rad]と2π[rad]とで異なる電圧vi1[V]とvi2[V]とをとるために、位相差が2π[rad]毎に最大値vi2[V]から最小値vi1[V]に不連続に変化するので、これも位相制御を行なうにあたりプラズマを安定に維持できない要因であった。
【0012】
【課題を解決するための手段】
本発明は、2つの高周波電源の出力をプラズマ生成室内の2つの平板電極に夫々供給してプラズマを発生させ、2つの高周波電源の出力位相を所定の位相だけずらすための位相調整回路からなるプラズマ処理装置において、所定の間隔でパルス信号を出力する周波数設定回路と、位相設定回路と、プラズマ生成室内の各平板電極の各端子電圧を検出する第1及び第2の加工電圧検出回路と、周波数設定回路の出力を入力とし、入力に応じた周波数f0 で所定の波形の高周波信号を合成する第1の波形合成回路と、周波数設定回路の出力を入力とし、第1の波形合成回路と同一波形でかつ第1の波形合成回路の出力信号の周波数f 0 よりも十分小さい周波数Δfだけ異なる高周波信号を合成する第2の波形合成回路と、第2の波形合成回路の出力と第1及び第2の加工電圧検出回路の各検出信号とを入力とし、周波数Δfでかつ各加工電圧検出回路の検出信号の位相差に相当する電圧を出力する位相差検出回路と、位相設定回路の設定値と位相差検出回路の出力との差信号によって定まる位相でかつ第1の波形合成回路と同一の周波数及び同一波形の高周波信号を出力する第3の波形合成回路と、周波数設定回路、位相設定回路、第1及び第2の加工電圧検出回路、第1乃至第3の波形合成回路、位相差検出回路を統括する中央処理装置(CPU)とを備え、第1の波形合成回路の出力によって2つの高周波電源のうちの一方の出力電圧を決定し、第3の波形合成回路の出力によって高周波電源のうちの他方の出力電圧を決定するプラズマ処理装置。
【0013】
【発明の実施の形態】
図5は、本発明の位相調整回路のブロック図を示す。図5において、41はクロックパルス発振回路、42は第1の波形合成回路、43は第3の波形合成回路44は第2の波形合成回路、45は位相差検出回路、46はデータバス、47は中央処理装置(CPU)、48は位相差検出回路45の出力である位相差を表示する表示手段、49は出力周波数と所望の位相差とを入力する入力手段、a,bは位相差検出回路の入力端子、c,dは波形合成回路の出力端子である。
【0014】
図5において、発振回路41で発振した基準クロックを、第1乃至第3の波形合成回路42,43,44及び位相差検出回路45に供給する。波形合成回路42,43,44は入力した基準クロックのパルス波形を基に正弦波信号を発生させ出力する。42及び43は正弦波信号を位相調整回路1の出力信号として出力端子c,dから出力する第1及び第3の波形合成回路である。また44は、第1の波形合成回路42及び第3の波形合成回路43の出力信号の周波数よりΔfだけ異なる周波数の正弦波信号S1を出力し、この正弦波信号を位相差検出回路45の基準信号として入力する第2の波形合成回路である。
【0015】
位相差検出回路45は、入力端子a,bから与えられる各平板電極の端子電圧の検出信号S2,S3と第2の波形合成回路44から出力された正弦波信号S1とを入力として、この2つの信号の周波数の差Δfを周波数とする低周波信号に変換した後に、位相差に起因する時間差を基準クロックの周期でカウントした値から位相差検出信号を得る。CPU47は、データバス46を介して、周波数Δfの位相差検出信号と位相差設定信号とから位相誤差信号を得て、第3の波形合成回路43に設定する位相を決定する。
【0016】
図6は、図5で用いる本発明のプラズマ処理装置の第3の波形合成回路43の構成図を示す。この回路は一般にダイレクト・ディジタル・シンセサイズ(DDS)と呼ばれているものである。同図において、41はクロックパルス発振回路、50,51は第1及び第2の加算器、52は波形記憶回路、53はD/A変換器、54は周波数設定回路、例えば、入力手段49で入力した周波数f0 に相当する値を設定する周波数設定レジスタ、55は位相設定回路、例えば、入力手段49で入力した位相差と位相差検出回路45で検出した位相差との差に相当する位相誤差に対応した値が設定される位相シフト設定レジスタである。
【0017】
第1の加算器50は、第1の加算器50の出力結果と周波数設定レジスタ54に設定した値とを入力し、発振回路41が発する基準クロックと同期してその周期毎に加算した値を出力する。また、加算器50,51のビット数は実際の使用にあたり必要となる周波数設定の精度を考慮してその値を決定すればよい。
【0018】
第2の加算器51は、第1の加算器50の出力値と位相シフト設定レジスタ55に設定した値とを入力し加算する。第2の加算器51の加算結果をアドレスとして波形記憶回路52に予め記憶している波高値を読み出しD/A変換器53に出力する。D/A変換器53の出力は図示しないローパスフィルタ及び増幅器を介して基準クロック及びその高調波を除去し、適当なレベルに調整した後出力端子dに出力する。
【0019】
第1及び第2の波形合成回路42,44は、図6に示した第3の波形合成回路43の構成から位相シフト設定レジスタ55及び第2の加算器51を除いたものである。また、第2の波形合成回路44の周波数設定レジスタには、第1及び第3の波形合成回路42,43の周波数f0 よりΔf(Δf<<f0 )だけ異なる周波数(f0 +Δf又はf0 −Δf)を設定する。
【0020】
ここで第3の波形合成回路43の動作について説明する。例えば、図6において第1及び第2加算器は8ビット、波形記憶回路52は表1に示すように、各位相の値に対応する波高値が符号1ビットを含む全12ビットで表されたテ−ブルとする。
【0021】
【表1】
【0022】
また、発振回路41のクロックパルスの周波数をf1 =80[MHz]とすると、1周期が8ビット(=256)の波形になる。第1の波形合成回路42を周波数f2 =10[MHz]に制御させる場合、周波数設定レジスタ54には、f1 =80[MHz]の1周期8ビット(=256)に対するf2 =10[MHz]の割合をFRとするとFR=(f2 /f1 )×28 =(10/80)×256=32を入力手段49で入力すればよい。また、位相差Δθ=90°にするときを考える。位相θ=360°が8ビット(=256)に対する位相差Δθ=90°の割合FHは、FH=(Δθ/θ)×28 =(90°/360°)×256=64を入力手段49で位相シフト設定レジスタ55に設定すればよい。
【0023】
次に発振回路41の第i番目クロックパルス毎の第1の加算器50、第2の加算器51、周波数設定レジスタ54、位相シフト設定レジスタ55及び波形記憶回路52の出力値を夫々AD1(i),AD2(i),FR,FH,MC(i)とすると、発振回路41のクロックパルスがi=mのときの第1の加算器50及び第2の加算器51の夫々の出力値AD1(m)及びAD2(m)は次式のように表される。
【0024】
AD1(m)=AD1(m−1)+FR … (1)
AD2(m)=AD1(m−1)+FH … (2)
【0025】
また、FR=32,FH=64を設定し、クロックパルス毎の第1の加算器50の出力値AD1(i)、第2の加算器51の出力値AD2(i)、波形記憶回路52の出力値MC(i)をクロックパルスi=10までを上記の(1),(2)式により演算すると表2の通りとなる。但し、AD1(8),AD2(7)においては各加算器が8ビットであるために256=0となる。
【0026】
【表2】
【0027】
波形記憶回路52は、表2に示されるように出力値すなわち位相の値に相当する波高値MC(i)を出力する。ここで第2の加算器51の出力値AD2(1),AD2(2),…,AD2(8)に相当する波高値は、MC(1)=1800,MC(2)=1300,MC(3)=0,MC(4)=−1300,MC(5)=−1800,MC(6)=−1300,MC(7)=0,MC(8)=1300で示される。D/A変換器53は、これらの波高値を入力としてD/A変換を行い図7に実線で示したような波形を出力する。D/A変換器53の出力は、図示しないローパスフィルタ及び増幅器を介して基準クロック及びその高調波を除去し、適当なレベルに調整した後出力端子dに出力する。
【0028】
また第1の波形合成回路42及び第2の波形合成回路44は、前述のように第3の波形合成回路43から第2の加算器51及び位相シフト設定レジスタ55を除いたものに相当するから、その出力は表2のAD(i)の出力に応じて波形記憶回路52に記憶された波形を読み出すことになるので、図7に破線で示したように変化することになる。したがって、第1の波形合成回路42の出力は第3の波形合成回路43の出力に対して位相シフト設定レジスタ55の設定値に応じて90°位相差が生じた波形となる。なお、上記においては発振器41のクロックパルスの周波数f1 と周波数設定レジスタ54の設定周波数f2 との比をf2 /f1 =1/8としたが、この比を大きくすれば、よりなめらかな出力波形が得られる。
【0029】
図8は、本発明の位相差検出回路45の構成図を示す。同図において、61,62は第1及び第2のアナログ乗算器、63,64は第1及び第2のローパスフィルタ、65,66は第1及び第2の波形整形回路、67,68は第1及び第2の記憶レジスタ、69はカウンタ、eは第2の波形合成回路44の出力値を入力する入力端子である。
【0030】
入力端子a,bに入力した検出信号S2,S3は、夫々アナログ乗算器61,62にて、入力端子eに入力した第2の波形合成回路44の出力信号S1と4象現乗算されてS1×S2、S1×S3になる。入力端子eに入力した第2の波形合成回路44の出力信号S1の周波数は、入力端子a,bの検出信号S2,S3の周波数f0 よりΔfだけ異なるように設定されているため乗算器61,62の出力信号には、Δfを周波数とする信号成分が重畳されており、適当な特性を有するローパスフィルタ63,64を通過させることによってΔfを周波数とする信号のみを得る。
【0031】
この結果、ローパスフィルタ63,64の出力信号はその位相差が、入力端子a,bに入力される信号の位相差と等しく、周波数だけが位相差の検出に適する低い周波数Δfに変換されている。このΔfの周波数の信号は波形整形回路65,66に入力して方形波信号に変換される。
【0032】
カウンタ69は、発振回路41で発振した基準クロックでカウントし、カウント値を出力する。記憶レジスタ67,68は、カウント値を入力しレジスタのゲートに波形整形回路65,66の夫々の出力信号を入力し、その各出力信号の立ち上がりエッジに同期して記憶内容が更新するように構成されている。CPU47は、記憶レジスタ67,68が更新する前後の値を計算して周波数Δfの信号の周期を得て、記憶レジスタ67,68から読み出した値の差を演算し、位相差に起因する時間差を基準クロックの周期で計測した値を得る。これらの周期及び時間差より位相差を求める。
【0033】
図6の波形合成回路及び図8の位相差検出回路を用いた図5の装置の動作を説明する。図5乃至図8の装置において、検出信号S2及びS3は、入力手段49にて設定された周波数f0 に対してわずかに異なる周波数(f0 +Δf又はf0 −Δf)である第2の波形合成回路44の出力信号S1と共に位相差検出回路45に入力される。位相差検出回路45において両検出信号S2とS3との位相の差に対応した信号が演算され、この位相差検出信号はCPU47にて入力手段49で設定された位相差設定信号と比較されて差が位相誤差信号となる。この信号が零となるように演算された値が第3の波形合成回路43の位相シフト設定レジスタ55に格納される。一方、入力手段49にて設定された周波数設定信号は第1及び第3の波形合成回路42,43の周波数設定レジスタ54に夫々格納される。
【0034】
この結果、第1の波形合成回路42は設定された周波数f0 の正弦波信号を出力し、第3の波形合成回路43は設定された周波数f0 でかつ電極に印加される電圧が設定された位相差となるように位相が定められた正弦波信号を出力することになる。
【0035】
【発明の効果】
本発明は出力信号の位相差の設定及び入力信号の位相差の検出が全てデジタル値で直接扱うことができる構成にしたことにより、従来技術のように位相差をアナログ値で扱う場合のように、位相差検出器の出力が2πの周期で繰り返されるときの不連続性を解消し、また、可変遅延回路で位相の変化方向が位相の制御範囲を越えた場合に、位相の変化方向と反対方向に強制的に1周期分戻すこともなくなるのでプラズマを安定に維持することができ、したがって、出力信号の位相差を常に連続的に安定して制御することができると同時に幅広い周波数に対応することができる。
【0036】
また、位相調整回路に入力した高周波成分を位相差検出回路で入力端子に入力した検出信号f0 とこれよりわずかにΔfだけ異なる周波数(f0 +Δf又はf0 −Δf)の信号とを掛け合わせて、ローパスフィルタを通過させることによって高周波成分を除去し、Δfの低い周波数とする信号のみを演算する構成としたので、位相差の検出精度が飛躍的に向上すると共に高調波による影響もなくなる。
【図面の簡単な説明】
【図1】 プラズマ処理装置のブロック図を示す。
【図2】 従来技術の位相調整回路を示す。
【図3】 従来技術の位相調整回路の位相差と電圧との関係を示す図である。
【図4】 従来技術の位相差検出器の電圧と位相差との関係を示す図である。
【図5】 本発明の位相調整回路のブロック図を示す。
【図6】 本発明の装置の波形合成回路の構成図を示す。
【図7】 本発明の装置の波形合成回路の出力波形を示す。
【図8】 本発明の装置の位相差検出回路の構成図を示す。
【符号の説明】
1 位相調整回路
2,3 高周波電源
4,5 自動整合器
6,7 加工電圧検出回路
8 平板電極
9 被加工物
10 プラズマ生成室
41 クロックパルス発振回路
42 第1の波形合成回路
43 第3の波形合成回路
44 第2の波形合成回路
45 位相差検出回路
46 データバス
47 中央処理装置(CPU)
48 表示手段
49 入力手段
50 第1の加算器
51 第2の加算器
52 波形記憶回路
53 D/A変換器
54 周波数設定レジスタ
55 位相シフト設定レジスタ
61 第1のアナログ乗算器
62 第2のアナログ乗算器
63 第1のローパスフィルタ
64 第2のローパスフィルタ
65 第1の波形整形回路
66 第2の波形整形回路
67 第1の記憶レジスタ
68 第2の記憶レジスタ
69 カウンタ
a,b,e 入力端子
c,d 出力端子
Claims (4)
- 2つの高周波電源の出力をプラズマ生成室内の2つの平板電極に夫々供給してプラズマを発生させ、前記2つの高周波電源の出力位相を所定の位相だけずらすための位相調整回路を備えたプラズマ処理装置において、
前記位相調整回路は、
所定の間隔でパルス信号を出力する周波数設定回路と、
位相設定回路と、
前記プラズマ生成室内の前記各平板電極の各端子電圧を検出する第1及び第2の加工電圧検出回路と、
前記周波数設定回路の出力を入力とし、入力に応じた周波数f0 で所定の波形の高周波信号を合成する第1の波形合成回路と、
前記周波数設定回路の出力を入力とし、前記第1の波形合成回路と同一波形でかつ前記第1の波形合成回路の出力信号の周波数f 0 よりも十分小さい周波数Δfだけ異なる高周波信号を合成する第2の波形合成回路と、
前記第2の波形合成回路の出力と前記第1及び第2の加工電圧検出回路の各検出信号とを入力とし、周波数Δfでかつ各加工電圧検出回路の検出信号の位相差に相当する時間差を出力する位相差検出回路と、
前記位相設定回路の設定値と前記位相差検出回路の出力との差信号によって定まる位相でかつ前記第1の波形合成回路と同一の周波数及び同一波形の高周波信号を出力する第3の波形合成回路と、
前記周波数設定回路、位相設定回路、第1及び第2の加工電圧検出回路、第1乃至第3の波形合成回路、位相差検出回路を統括する中央処理装置とを備え、
前記第1の波形合成回路の出力によって前記2つの高周波電源のうちの一方の出力電圧を決定し、前記第3の波形合成回路の出力によって前記高周波電源のうちの他方の出力電圧を決定するプラズマ処理装置。 - 前記第1の波形合成回路は、
前記周波数設定回路の出力パルスを入力として加算するとともに加算結果をさらに加算する第1の加算器と、
前記第1の加算器の出力値に対応する波高値を記憶する波形記憶回路と、
前記波形記憶回路から波高値を読み出して出力値をアナログ値に変換するD/A変換器とから成る請求項1に記載のプラズマ処理装置。 - 前記第3の波形合成回路は、
前記周波数設定器の出力パルスを入力として加算するとともに加算結果をさらに加算する第1の加算器と、
前記第1の加算器の出力値と前記位相誤差信号とを加算する第2の加算器と、
前記第2の加算器の出力値に対応する波高値を記憶する波形記憶回路と、
前記波形記憶回路から読み出した出力値をアナログ値に変換するD/A変換器とから成る請求項1又は請求項2に記載のプラズマ処理装置。 - 前記位相差検出回路は、
前記第2の波形合成回路の出力信号S1と前記第1及び第2の加工電圧検出回路の出力信号S2及びS3を入力とし、S1×S2及びS1×S3を得る第1及び第2のアナログ乗算器と、
前記第1及び第2のアナログ乗算器の出力のうち前記周波数Δfの成分のみを通過させる第1及び第2のローパスフィルタと、
前記第1及び第2のローパスフィルタの各出力を矩形波に変換する第1及び第2の波形整形回路とを備え、前記波形整形回路の各出力の立ち上がり又は立ち下がりの時間差に相当する電圧を得る請求項1乃至請求項3に記載のプラズマ処理装置。
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Publications (2)
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