JPH1032326A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH1032326A JPH1032326A JP20535696A JP20535696A JPH1032326A JP H1032326 A JPH1032326 A JP H1032326A JP 20535696 A JP20535696 A JP 20535696A JP 20535696 A JP20535696 A JP 20535696A JP H1032326 A JPH1032326 A JP H1032326A
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- Japan
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- semiconductor substrate
- semiconductor device
- energy
- layer
- phosphorus
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Abstract
(57)【要約】
【課題】 制御性の良い傾斜型ＬＤＤ（Profiled LDD)
の構造の半導体装置の製造方法を提供する。 【解決手段】 Ｐ（リン）またはＡｓ（砒素）等の不純
物を、半導体基板１に対して垂線方向から３０〜４５度
程度傾けてｎ- 層に注入し、その後さらに、Ｐ（リン）
またはＡｓ（砒素）を、前記半導体基板１に対して垂線
方向から０〜１０度程度傾けて前記ｎ- 層に注入するよ
うにすることにより、前記ｎ- 層の不純物濃度の勾配
を、前記ｎ- 層に対して斜めに注入する不純物の注入エ
ネルギーと注入角度とで制御できるようにして、熱拡散
を用いた場合よりも不純物濃度勾配の制御性を向上させ
ることができるようにする。
の構造の半導体装置の製造方法を提供する。 【解決手段】 Ｐ（リン）またはＡｓ（砒素）等の不純
物を、半導体基板１に対して垂線方向から３０〜４５度
程度傾けてｎ- 層に注入し、その後さらに、Ｐ（リン）
またはＡｓ（砒素）を、前記半導体基板１に対して垂線
方向から０〜１０度程度傾けて前記ｎ- 層に注入するよ
うにすることにより、前記ｎ- 層の不純物濃度の勾配
を、前記ｎ- 層に対して斜めに注入する不純物の注入エ
ネルギーと注入角度とで制御できるようにして、熱拡散
を用いた場合よりも不純物濃度勾配の制御性を向上させ
ることができるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、ＭＯＳ型半導体装置の製造方法に関
する。
方法に関し、特に、ＭＯＳ型半導体装置の製造方法に関
する。
【０００２】
【従来の技術】近年の半導体装置の微細化に伴い、ＭＯ
Ｓ型半導体装置のチャネル内のキャリアが、チャネルの
水平方向電界からエネルギーを得てホットになり、Si-S
iO2 界面のエネルギー障壁高さよりも大きなエネルギー
をもつにいたったホットエレクトロンが、エネルギー障
壁を越えてドレイン端近傍のゲート酸化膜中に注入され
る現象、いわゆるホットキャリア注入現象が顕著になっ
てきている。この現象は、半導体装置の特性を変動させ
てしまうため深刻な問題である。
Ｓ型半導体装置のチャネル内のキャリアが、チャネルの
水平方向電界からエネルギーを得てホットになり、Si-S
iO2 界面のエネルギー障壁高さよりも大きなエネルギー
をもつにいたったホットエレクトロンが、エネルギー障
壁を越えてドレイン端近傍のゲート酸化膜中に注入され
る現象、いわゆるホットキャリア注入現象が顕著になっ
てきている。この現象は、半導体装置の特性を変動させ
てしまうため深刻な問題である。
【０００３】この問題を解決するために、傾斜型ＬＤＤ
（Profiled LDD）と呼ばれる構造が提案されている。前
記傾斜型ＬＤＤ（Profiled LDD）の構造は、ＬＤＤ構造
の改良型とも呼ばれるもので、ｎ- 層表面の不純物濃度
を増加させるために、ｎ- 層をＰ（リン）とＡｓ（砒
素）の二重イオン打ち込みを行っている。
（Profiled LDD）と呼ばれる構造が提案されている。前
記傾斜型ＬＤＤ（Profiled LDD）の構造は、ＬＤＤ構造
の改良型とも呼ばれるもので、ｎ- 層表面の不純物濃度
を増加させるために、ｎ- 層をＰ（リン）とＡｓ（砒
素）の二重イオン打ち込みを行っている。
【０００４】具体的には、Ｐ（リン）をイオン注入した
後に、Ｐ（リン）よりも浅いところにＡｓ（砒素）を打
ち込み、Ｐ（リン）とＡｓ（砒素）の熱拡散係数の差を
利用して、ｎ- 層の不純物濃度に勾配をつけるようにし
ている。
後に、Ｐ（リン）よりも浅いところにＡｓ（砒素）を打
ち込み、Ｐ（リン）とＡｓ（砒素）の熱拡散係数の差を
利用して、ｎ- 層の不純物濃度に勾配をつけるようにし
ている。
【０００５】こうすることで、ドレイン端近傍のｎ- 層
の不純物濃度の勾配が通常のＬＤＤ構造よりも緩やかに
なるため、チャネル中のキャリアがチャネル水平方向か
ら受けるエネルギーが弱くなり、ホットキャリア注入現
象を抑えることができる。
の不純物濃度の勾配が通常のＬＤＤ構造よりも緩やかに
なるため、チャネル中のキャリアがチャネル水平方向か
ら受けるエネルギーが弱くなり、ホットキャリア注入現
象を抑えることができる。
【０００６】
【発明が解決しようとする課題】従来の方法では、ｎ-
層にＰ（リン）とＡｓ（砒素）を二重に打ち込みした
後、Ｐ（リン）とＡｓ（砒素）の熱拡散係数の差を利用
して、ｎ- 層の不純物濃度に勾配をつけていた。この方
法では、不純物の熱拡散係数の差だけでｎ- 層の濃度プ
ロファイルを形成しなければならないために、濃度プロ
ファイルの設計が難しいという難点があった。
層にＰ（リン）とＡｓ（砒素）を二重に打ち込みした
後、Ｐ（リン）とＡｓ（砒素）の熱拡散係数の差を利用
して、ｎ- 層の不純物濃度に勾配をつけていた。この方
法では、不純物の熱拡散係数の差だけでｎ- 層の濃度プ
ロファイルを形成しなければならないために、濃度プロ
ファイルの設計が難しいという難点があった。
【０００７】本発明は前述の問題点にかんがみ、制御性
が良い傾斜型埋め込みＬＤＤ（graded/burried LDD) の
構造の製造方法を提供することを目的とする。
が良い傾斜型埋め込みＬＤＤ（graded/burried LDD) の
構造の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の垂線に対し、３０乃至４５度傾
斜させて第１導電型の不純物を前記半導体基板に注入す
る第１の工程と、前記半導体基板の垂線に対し、０乃至
１０度傾斜させて前記第１導電型の不純物を前記第１の
工程よりもドーズ量が高く、かつエネルギーが低い注入
条件で前記半導体基板に注入する第２の工程とを備えた
ことを特徴としている。
造方法は、半導体基板の垂線に対し、３０乃至４５度傾
斜させて第１導電型の不純物を前記半導体基板に注入す
る第１の工程と、前記半導体基板の垂線に対し、０乃至
１０度傾斜させて前記第１導電型の不純物を前記第１の
工程よりもドーズ量が高く、かつエネルギーが低い注入
条件で前記半導体基板に注入する第２の工程とを備えた
ことを特徴としている。
【０００９】また、本発明の他の特徴とするところは、
前記第１導電型の不純物がリン又は砒素であることを特
徴としている。
前記第１導電型の不純物がリン又は砒素であることを特
徴としている。
【００１０】また、本発明のその他の特徴とするところ
は、前記第１の工程の注入条件が、ドーズ量１．０乃至
１．５×１０12／ｃｍ2 、エネルギー７０乃至８０ｋｅ
Ｖであり、前記第２の工程の注入条件が、ドーズ量２．
０乃至３．０×１０12／ｃｍ2 、エネルギー５０乃至６
０ｋｅＶであることを特徴としている。
は、前記第１の工程の注入条件が、ドーズ量１．０乃至
１．５×１０12／ｃｍ2 、エネルギー７０乃至８０ｋｅ
Ｖであり、前記第２の工程の注入条件が、ドーズ量２．
０乃至３．０×１０12／ｃｍ2 、エネルギー５０乃至６
０ｋｅＶであることを特徴としている。
【００１１】
【作用】本発明は前記技術手段よりなるので、ｎ- 層の
不純物濃度の勾配を、前記ｎ-層に対して斜めに注入す
る不純物の注入エネルギーと注入角度とで制御すること
ができるようになり、不純物濃度に勾配をつける制御性
を熱拡散を用いた場合よりも向上させることが可能とな
る。
不純物濃度の勾配を、前記ｎ-層に対して斜めに注入す
る不純物の注入エネルギーと注入角度とで制御すること
ができるようになり、不純物濃度に勾配をつける制御性
を熱拡散を用いた場合よりも向上させることが可能とな
る。
【００１２】
【発明の実施の形態】以下、本発明の半導体装置の製造
方法を実施の形態に基づき図面を使用して説明する。図
１は、本発明による半導体装置の製造工程フローを示す
工程順断面図である。まず、図１（ａ）に示すように、
１０Ω／ｃｍ2 程度の比抵抗のＰ型半導体基板１上に、
１．０〜３．０×１０12／ｃｍ2 程度のドーズ量のＢイ
オンを１５〜３０ｋｅＶ程度のエネルギーで半導体基板
１にイオン注入を行い、Ｐ型の不純物層２を形成する。
方法を実施の形態に基づき図面を使用して説明する。図
１は、本発明による半導体装置の製造工程フローを示す
工程順断面図である。まず、図１（ａ）に示すように、
１０Ω／ｃｍ2 程度の比抵抗のＰ型半導体基板１上に、
１．０〜３．０×１０12／ｃｍ2 程度のドーズ量のＢイ
オンを１５〜３０ｋｅＶ程度のエネルギーで半導体基板
１にイオン注入を行い、Ｐ型の不純物層２を形成する。
【００１３】その後、熱酸化法により、７〜１５ｎｍ程
度のゲート酸化膜３を素子分離領域１０で画定された素
子活性領域１１の表面に形成する。その後、ゲート酸化
膜３上に３００ｎｍ程度のポリシリコン膜をＣＶＤ法に
より全面に堆積させ、堆積させたポリシリコン膜をフォ
トリソ法で０．８μｍ以下の幅の線状にパターニングし
た後、エッチング法を用いてエッチングし、ゲート酸化
膜３上にゲート電極４を形成する。
度のゲート酸化膜３を素子分離領域１０で画定された素
子活性領域１１の表面に形成する。その後、ゲート酸化
膜３上に３００ｎｍ程度のポリシリコン膜をＣＶＤ法に
より全面に堆積させ、堆積させたポリシリコン膜をフォ
トリソ法で０．８μｍ以下の幅の線状にパターニングし
た後、エッチング法を用いてエッチングし、ゲート酸化
膜３上にゲート電極４を形成する。
【００１４】次に、図１（ｂ）に示すようにゲート電極
４をマスクとして、１．０〜１．５×１０12／ｃｍ2 程
度のドーズ量のＰイオンまたはＡｓの不純物２０を半導
体基板１の垂線に対して３０〜４５度傾けて注入する。
この時の、イオン注入エネルギーは７０〜８０ｋｅＶ程
度のエネルギーで半導体基板１にイオン注入を行い、第
１のＬＤＤ層５を形成する。
４をマスクとして、１．０〜１．５×１０12／ｃｍ2 程
度のドーズ量のＰイオンまたはＡｓの不純物２０を半導
体基板１の垂線に対して３０〜４５度傾けて注入する。
この時の、イオン注入エネルギーは７０〜８０ｋｅＶ程
度のエネルギーで半導体基板１にイオン注入を行い、第
１のＬＤＤ層５を形成する。
【００１５】さらに、図１（ｃ）に示すようにゲート電
極４をマスクとして、２．０〜３．０×１０12／ｃｍ2
程度のドーズ量のＰイオンまたはＡｓイオンの不純物２
０を半導体基板１の垂線に対して０〜１０度傾けて５０
〜６０ｋｅＶ程度のエネルギーで半導体基板１にイオン
注入を行い、第２のＬＤＤ層６を形成する。
極４をマスクとして、２．０〜３．０×１０12／ｃｍ2
程度のドーズ量のＰイオンまたはＡｓイオンの不純物２
０を半導体基板１の垂線に対して０〜１０度傾けて５０
〜６０ｋｅＶ程度のエネルギーで半導体基板１にイオン
注入を行い、第２のＬＤＤ層６を形成する。
【００１６】次に、図１（ｄ）に示すように酸化膜をＣ
ＶＤ法により全面に堆積させ、この酸化膜をエッチバッ
クすることにより、ゲート電極の側部にサイドウォール
酸化膜７を形成する。
ＶＤ法により全面に堆積させ、この酸化膜をエッチバッ
クすることにより、ゲート電極の側部にサイドウォール
酸化膜７を形成する。
【００１７】そして、サイドウォール酸化膜７をマスク
にして、イオン注入により１．０〜８．０×１０15／ｃ
ｍ2 程度のドーズ量のＡｓイオン２１を６０〜９０ｋｅ
Ｖ程度のエネルギーで導入し、ソース、ドレイン領域８
を形成する。
にして、イオン注入により１．０〜８．０×１０15／ｃ
ｍ2 程度のドーズ量のＡｓイオン２１を６０〜９０ｋｅ
Ｖ程度のエネルギーで導入し、ソース、ドレイン領域８
を形成する。
【００１８】その後、アニールすることによりこの不純
物層（ソース、ドレイン領域８）と低濃度の不純物層
（ＬＤＤ層５、６）を活性化させる。以上の工程によ
り、傾斜型埋め込みＬＤＤ（graded/burried LDD) の構
造を有するＮチャネルのＭＯＳ型半導体装置を形成す
る。
物層（ソース、ドレイン領域８）と低濃度の不純物層
（ＬＤＤ層５、６）を活性化させる。以上の工程によ
り、傾斜型埋め込みＬＤＤ（graded/burried LDD) の構
造を有するＮチャネルのＭＯＳ型半導体装置を形成す
る。
【００１９】
【発明の効果】本発明は前述したように、本発明によれ
ば、ｎ- 層にＰ（リン）またはＡｓ（砒素）等の不純物
を、半導体基板に対して垂線方向から３０〜４５度程度
傾けて注入し、その後、ｎ- 層にＰ（リン）またはＡｓ
（砒素）を半導体基板に対して垂線方向から０〜１０度
程度傾けて注入することで、ｎ- 層の不純物濃度の勾配
を形成するようにしたので、前記ｎ- 層の不純物濃度の
勾配を、前記ｎ- 層に対して斜めに注入する不純物の注
入エネルギーと注入角度とで正確に制御することが可能
となり、熱拡散を用いた場合よりも制御性を大幅に向上
させることができる。
ば、ｎ- 層にＰ（リン）またはＡｓ（砒素）等の不純物
を、半導体基板に対して垂線方向から３０〜４５度程度
傾けて注入し、その後、ｎ- 層にＰ（リン）またはＡｓ
（砒素）を半導体基板に対して垂線方向から０〜１０度
程度傾けて注入することで、ｎ- 層の不純物濃度の勾配
を形成するようにしたので、前記ｎ- 層の不純物濃度の
勾配を、前記ｎ- 層に対して斜めに注入する不純物の注
入エネルギーと注入角度とで正確に制御することが可能
となり、熱拡散を用いた場合よりも制御性を大幅に向上
させることができる。
【図１】本発明の半導体装置の製造方法を説明するため
の半導体装置の製造工程順断面図である。
の半導体装置の製造工程順断面図である。
１ 半導体基板 ２ Ｐ型不純物層 ３ ゲート酸化膜 ４ ゲート電極 ５ 第１のＬＤＤ層 ６ 第２のＬＤＤ層 ７ サイドウォール酸化膜 ８ ソース、ドレイン領域 ２０ リン又は砒素の不純物
Claims (3)
- 【請求項１】 半導体基板の垂線に対し、３０乃至４５
度傾斜させて第１導電型の不純物を前記半導体基板に注
入する第１の工程と、 前記半導体基板の垂線に対し、０乃至１０度傾斜させて
前記第１導電型の不純物を前記第１の工程よりもドーズ
量が高く、かつエネルギーが低い注入条件で前記半導体
基板に注入する第２の工程とを備えたことを特徴とする
半導体装置の製造方法。 - 【請求項２】 前記第１導電型の不純物がリン又は砒素
であることを特徴とする請求項１に記載の半導体装置の
製造方法。 - 【請求項３】 前記第１の工程の注入条件が、ドーズ量
１．０乃至１．５×１０12／ｃｍ2 、エネルギー７０乃
至８０ｋｅＶであり、 前記第２の工程の注入条件が、ドーズ量２．０乃至３．
０×１０12／ｃｍ2 、エネルギー５０乃至６０ｋｅＶで
あることを特徴とする請求項１に記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20535696A JPH1032326A (ja) | 1996-07-16 | 1996-07-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20535696A JPH1032326A (ja) | 1996-07-16 | 1996-07-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1032326A true JPH1032326A (ja) | 1998-02-03 |
Family
ID=16505516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20535696A Withdrawn JPH1032326A (ja) | 1996-07-16 | 1996-07-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1032326A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005050998A (ja) * | 2003-07-28 | 2005-02-24 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
1996
- 1996-07-16 JP JP20535696A patent/JPH1032326A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005050998A (ja) * | 2003-07-28 | 2005-02-24 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP4561060B2 (ja) * | 2003-07-28 | 2010-10-13 | パナソニック株式会社 | 半導体装置及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031007 |