JPH10313072A - 半導体素子搭載用基板および半導体装置 - Google Patents
半導体素子搭載用基板および半導体装置Info
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- JPH10313072A JPH10313072A JP9120454A JP12045497A JPH10313072A JP H10313072 A JPH10313072 A JP H10313072A JP 9120454 A JP9120454 A JP 9120454A JP 12045497 A JP12045497 A JP 12045497A JP H10313072 A JPH10313072 A JP H10313072A
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- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
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Abstract
(57)【要約】
【課題】 工程数が少なく、簡潔な構造の半導体素子搭
載用基板およびその基板を使用した半導体装置を提供す
る。 【解決手段】 半導体素子８の電極９に対して電気的に
接続させるためのパッド部３と外部接続端子１０を形成
するためのランド部５とをパターンのなかに含む配線パ
ターン２を、絶縁フィルム１上に形成し、さらに、この
上に配線パターン２を覆うようにして加熱接着性の異方
性導電接着層７を積層一体化させ、これにより半導体素
子搭載用基板を構成する。この半導体素子搭載用基板の
異方性導電接着層７の上に半導体素子８を載置し、これ
を加熱加圧することによって両者を接着一体化すると同
時に、配線パターン２のパッド部３と半導体素子８の電
極９間を異方性導電接着層７により電気的に接続し、こ
れによって半導体装置を構成する。
載用基板およびその基板を使用した半導体装置を提供す
る。 【解決手段】 半導体素子８の電極９に対して電気的に
接続させるためのパッド部３と外部接続端子１０を形成
するためのランド部５とをパターンのなかに含む配線パ
ターン２を、絶縁フィルム１上に形成し、さらに、この
上に配線パターン２を覆うようにして加熱接着性の異方
性導電接着層７を積層一体化させ、これにより半導体素
子搭載用基板を構成する。この半導体素子搭載用基板の
異方性導電接着層７の上に半導体素子８を載置し、これ
を加熱加圧することによって両者を接着一体化すると同
時に、配線パターン２のパッド部３と半導体素子８の電
極９間を異方性導電接着層７により電気的に接続し、こ
れによって半導体装置を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子搭載用基
板および半導体装置に関し、特に、ＢＧＡ（Ｂａｌｌ
Ｇｒｉｄ Ａｒｒａｙ）タイプの半導体装置に使用され
る半導体素子搭載用基板とこれを使用した半導体装置と
に関する。
板および半導体装置に関し、特に、ＢＧＡ（Ｂａｌｌ
Ｇｒｉｄ Ａｒｒａｙ）タイプの半導体装置に使用され
る半導体素子搭載用基板とこれを使用した半導体装置と
に関する。
【０００２】
【従来の技術】従来のＢＧＡ型半導体装置として、たと
えば、高密度配線可能なフィルムキャリアテープを搭載
用基板として使用したものが知られている。
えば、高密度配線可能なフィルムキャリアテープを搭載
用基板として使用したものが知られている。
【０００３】図６はこのタイプの半導体装置の構造例を
示したもので、半導体素子８と、可撓性の絶縁フィルム
１と、これら両者のあいだに設けられた熱応力緩和のた
めの弾性樹脂層１４との複合体によって構成されてお
り、絶縁フィルム１には所定形状の配線パターン２と貫
通孔６とが形成され、貫通孔６の中に露出した配線パタ
ーン２の部分を外部接続端子形成のためのランド部５と
して設定し、このランド部５にはんだボール等による外
部接続端子１０を設けるとともに、半導体素子８の電極
９と配線パターン２とのあいだをシングルボンディング
法によるリード１５によって接続し、さらに、このリー
ド１５のまわりを樹脂１６で封止することによって構成
されている。
示したもので、半導体素子８と、可撓性の絶縁フィルム
１と、これら両者のあいだに設けられた熱応力緩和のた
めの弾性樹脂層１４との複合体によって構成されてお
り、絶縁フィルム１には所定形状の配線パターン２と貫
通孔６とが形成され、貫通孔６の中に露出した配線パタ
ーン２の部分を外部接続端子形成のためのランド部５と
して設定し、このランド部５にはんだボール等による外
部接続端子１０を設けるとともに、半導体素子８の電極
９と配線パターン２とのあいだをシングルボンディング
法によるリード１５によって接続し、さらに、このリー
ド１５のまわりを樹脂１６で封止することによって構成
されている。
【０００４】この半導体装置は、ＣＳＰ（Ｃｈｉｐ Ｓ
ｉｚｅ Ｐａｃｋａｇｅ）と呼ばれる半導体装置に分類
されるもので、たとえば、パーソナルコンピュータや携
帯電話など、高機能ないし高性能化が著しく進展し、且
つ、小型軽量化の顕著な電子機器用の半導体パッケージ
として有望視されている。
ｉｚｅ Ｐａｃｋａｇｅ）と呼ばれる半導体装置に分類
されるもので、たとえば、パーソナルコンピュータや携
帯電話など、高機能ないし高性能化が著しく進展し、且
つ、小型軽量化の顕著な電子機器用の半導体パッケージ
として有望視されている。
【０００５】しかし、このような従来の半導体装置によ
ると、絶縁フィルム１と弾性樹脂層１４から成る半導体
素子搭載用基板に対する半導体素子８の接着固定や、リ
ード１５のボンディング、あるいは、樹脂１６による封
止のための作業が、それぞれ別個の工程で行われること
から、工程が長くなり、したがって、製造コストが高く
なるという問題をかかえている。
ると、絶縁フィルム１と弾性樹脂層１４から成る半導体
素子搭載用基板に対する半導体素子８の接着固定や、リ
ード１５のボンディング、あるいは、樹脂１６による封
止のための作業が、それぞれ別個の工程で行われること
から、工程が長くなり、したがって、製造コストが高く
なるという問題をかかえている。
【０００６】また、樹脂１６による封止は、低粘度の液
状樹脂を使用しているが、電極部９の形成位置が半導体
素子８の外縁部に近いために、滴下した液状樹脂が半導
体素子８から外に流出しやすく、このため、樹脂封止作
業は困難をともなうものとなる。
状樹脂を使用しているが、電極部９の形成位置が半導体
素子８の外縁部に近いために、滴下した液状樹脂が半導
体素子８から外に流出しやすく、このため、樹脂封止作
業は困難をともなうものとなる。
【０００７】１７はこの樹脂流出を防止するために封止
部周囲に設けられた外枠であり、この外枠１７による対
策は、一応、効果的な対策とされているが、しかし、外
枠の形成はそのまゝ工程数の増加につながることでもあ
り、したがって、経済的観点からすると好ましい策とは
いえない。
部周囲に設けられた外枠であり、この外枠１７による対
策は、一応、効果的な対策とされているが、しかし、外
枠の形成はそのまゝ工程数の増加につながることでもあ
り、したがって、経済的観点からすると好ましい策とは
いえない。
【０００８】さらに、図６に示されたパッケージの場合
には、樹脂封止前のリード１５が配線パターン２と電極
９とのあいだでフリーな状態に置かれることになるが、
このフリーにされたリード１５が取扱中に変形すること
があり、このため、このタイプの半導体装置にあって
は、製造中におけるリード１５の形状維持がひとつの重
要な管理ポイントとなる。
には、樹脂封止前のリード１５が配線パターン２と電極
９とのあいだでフリーな状態に置かれることになるが、
このフリーにされたリード１５が取扱中に変形すること
があり、このため、このタイプの半導体装置にあって
は、製造中におけるリード１５の形状維持がひとつの重
要な管理ポイントとなる。
【０００９】ボンディング部の信頼性は、このリード１
５の形状、寸法、フォーミング法等によって左右される
ことになり、リード１５の変形は製品の品質確保の面か
らしてぜひとも避けなければならないこととされている
が、現実には製造条件のばらつきなどによって微妙に影
響を受けることから、この部分の品質維持は相当にむず
かしいものとなる。
５の形状、寸法、フォーミング法等によって左右される
ことになり、リード１５の変形は製品の品質確保の面か
らしてぜひとも避けなければならないこととされている
が、現実には製造条件のばらつきなどによって微妙に影
響を受けることから、この部分の品質維持は相当にむず
かしいものとなる。
【００１０】このボンディング部における不安定さを解
消するための従来の半導体装置として、たとえば、特開
平８−７００２４号に示されるような半導体装置が知ら
れている。
消するための従来の半導体装置として、たとえば、特開
平８−７００２４号に示されるような半導体装置が知ら
れている。
【００１１】ここに開示された半導体装置は、絶縁フィ
ルムと半導体チップとの間に異方性導電シートを介在さ
せ、この異方性導電シートによって半導体素子の電極と
配線パターン間を電気的に接続している。
ルムと半導体チップとの間に異方性導電シートを介在さ
せ、この異方性導電シートによって半導体素子の電極と
配線パターン間を電気的に接続している。
【００１２】
【発明が解決しようとする課題】しかし、この従来の半
導体装置によると、絶縁フィルムの外側に形成された配
線パターンからめっきによって接続部を成長させ、成長
した接続部を絶縁フィルムに設けられた孔を通して異方
性導電シート側へと接続し、さらに、絶縁フィルムの外
側に配された配線パターン側には、これを覆うようにレ
ジスト層を塗布形成して構成されているため、いくつも
の工程を経なければならない。また、異方性導電シート
を絶縁フィルムと半導体チップにアライメントを取って
固定しなければならない。さらに、構造も複雑である。
導体装置によると、絶縁フィルムの外側に形成された配
線パターンからめっきによって接続部を成長させ、成長
した接続部を絶縁フィルムに設けられた孔を通して異方
性導電シート側へと接続し、さらに、絶縁フィルムの外
側に配された配線パターン側には、これを覆うようにレ
ジスト層を塗布形成して構成されているため、いくつも
の工程を経なければならない。また、異方性導電シート
を絶縁フィルムと半導体チップにアライメントを取って
固定しなければならない。さらに、構造も複雑である。
【００１３】したがって、本発明の目的は、半導体装置
構築のための製造工程数が少なく、構造的にもシンプル
な半導体装置と、これに使用される半導体素子搭載用基
板とを提供することにある。
構築のための製造工程数が少なく、構造的にもシンプル
な半導体装置と、これに使用される半導体素子搭載用基
板とを提供することにある。
【００１４】
【課題を解決するための手段】本発明は上記の目的を達
成するため、半導体素子の電極に対して電気的に接続さ
れるパッド部とはんだボール等の外部接続端子に接続さ
れるランド部を含む配線パターンを表面に形成され且つ
前記ランド部が位置する前記外部接続端子を設ける貫通
孔を形成された可撓性の配線パターン付き絶縁フィルム
と、前記配線パターンを覆うようにして前記配線パター
ン付き絶縁フィルムに対し一体に積層された異方性導電
接着層とから構成した半導体素子搭載用基板を提供する
ものである。
成するため、半導体素子の電極に対して電気的に接続さ
れるパッド部とはんだボール等の外部接続端子に接続さ
れるランド部を含む配線パターンを表面に形成され且つ
前記ランド部が位置する前記外部接続端子を設ける貫通
孔を形成された可撓性の配線パターン付き絶縁フィルム
と、前記配線パターンを覆うようにして前記配線パター
ン付き絶縁フィルムに対し一体に積層された異方性導電
接着層とから構成した半導体素子搭載用基板を提供する
ものである。
【００１５】本発明は上記の目的を達成するため、半導
体素子の電極に対して電気的に接続されるパッド部と外
部接続端子に接続されるランド部を含む配線パターンを
表面に形成され且つ前記ランド部が位置する部分に貫通
孔を設けられた可撓性の配線パターン付き絶縁フィルム
と、前記配線パターンを覆うようにして前記配線パター
ン付き絶縁フィルム上に積層一体化された異方性導電接
着層と、この異方性導電接着層の上に載置され且つその
異方性導電接着層の側の所定の位置に電極を有する半導
体素子とから構成され、前記配線パターン付き絶縁フィ
ルムと前記半導体素子とは前記異方性導電接着層の異方
性に応じた方向の加圧と加熱によって接着一体化されて
いるとともに、前記電極と前記パッド部とは加圧および
加熱された前記異方性導電接着層を介して電気的に接続
され、前記貫通孔内のランド部にははんだボール等の外
部接続端子が設けられた半導体装置を提供するものであ
る。
体素子の電極に対して電気的に接続されるパッド部と外
部接続端子に接続されるランド部を含む配線パターンを
表面に形成され且つ前記ランド部が位置する部分に貫通
孔を設けられた可撓性の配線パターン付き絶縁フィルム
と、前記配線パターンを覆うようにして前記配線パター
ン付き絶縁フィルム上に積層一体化された異方性導電接
着層と、この異方性導電接着層の上に載置され且つその
異方性導電接着層の側の所定の位置に電極を有する半導
体素子とから構成され、前記配線パターン付き絶縁フィ
ルムと前記半導体素子とは前記異方性導電接着層の異方
性に応じた方向の加圧と加熱によって接着一体化されて
いるとともに、前記電極と前記パッド部とは加圧および
加熱された前記異方性導電接着層を介して電気的に接続
され、前記貫通孔内のランド部にははんだボール等の外
部接続端子が設けられた半導体装置を提供するものであ
る。
【００１６】可撓性絶縁フィルムとしては、たとえば、
ポリイミドなどのイミド系樹脂フィルムが使用される。
ポリイミドなどのイミド系樹脂フィルムが使用される。
【００１７】異方性導電接着層の構成材料としては、接
着性樹脂分のなかに金属粉等の導電性フィラーを混入分
散させたものが使用され、その絶縁フィルムに対する積
層手段としては、たとえば、あらかじめこれをフィルム
状にしたものを絶縁フィルム上に載せ、これを加熱加圧
することによって一体化したり、あるいは、フィルム状
にせずに、絶縁フィルムに対して直接コーティングする
などの方法が考えられる。
着性樹脂分のなかに金属粉等の導電性フィラーを混入分
散させたものが使用され、その絶縁フィルムに対する積
層手段としては、たとえば、あらかじめこれをフィルム
状にしたものを絶縁フィルム上に載せ、これを加熱加圧
することによって一体化したり、あるいは、フィルム状
にせずに、絶縁フィルムに対して直接コーティングする
などの方法が考えられる。
【００１８】配線パターンを構成する材料としては、普
通、銅箔などの金属フィルムが使用され、多くの場合、
これを接着剤により絶縁フィルム上に貼着させたのち、
エッチング処理をほどこすことによって、パッド部や、
ランド部、あるいは、これらをつなぐ配線部等を備えた
配線パターンを形成するが、接着剤による金属フィルム
貼着のかわりに、蒸着による金属層形成法を採用するこ
とも考えられる。
通、銅箔などの金属フィルムが使用され、多くの場合、
これを接着剤により絶縁フィルム上に貼着させたのち、
エッチング処理をほどこすことによって、パッド部や、
ランド部、あるいは、これらをつなぐ配線部等を備えた
配線パターンを形成するが、接着剤による金属フィルム
貼着のかわりに、蒸着による金属層形成法を採用するこ
とも考えられる。
【００１９】半導体素子は、このような配線パターンを
覆うようにして絶縁フィルム上に形成された異方性導電
接着層の上に載置され、接着一体化される。
覆うようにして絶縁フィルム上に形成された異方性導電
接着層の上に載置され、接着一体化される。
【００２０】接着一体化は、多くの場合、熱と圧力とを
加えることによって行われ、本発明においては、これに
より、基板に対する半導体素子の載置一体化を完成する
と同時に、さらに、半導体素子の電極部を異方性導電接
着層を介して配線パターンのパッド部へと押し付け、こ
れによりつくりだされる異方性導電接着層内での金属フ
ィラー間の接触による電気導通性によって、電極とパッ
ド部間の電気的接続をも完了させようとするもので、こ
のように、半導体素子の一体化と電気的接続とを一挙に
構築する点に特長がある。
加えることによって行われ、本発明においては、これに
より、基板に対する半導体素子の載置一体化を完成する
と同時に、さらに、半導体素子の電極部を異方性導電接
着層を介して配線パターンのパッド部へと押し付け、こ
れによりつくりだされる異方性導電接着層内での金属フ
ィラー間の接触による電気導通性によって、電極とパッ
ド部間の電気的接続をも完了させようとするもので、こ
のように、半導体素子の一体化と電気的接続とを一挙に
構築する点に特長がある。
【００２１】半導体素子の電極と配線パターンのパッド
部のいずれか一方、または、双方に対して導電性の突起
部を形成しておくことは、異方性導電接着層上に半導体
素子を載置して加圧したときに、この導電性突起部が異
方性導電接着層をより圧縮させるように作用することか
ら、低い加圧でも異方性導電接着層中における導電性フ
ィラー間の導通を高める効果があり、したがって、半導
体素子の電極と配線パターンのパッド部との電気的接続
状態を確実にするうえにおいて、有益である。
部のいずれか一方、または、双方に対して導電性の突起
部を形成しておくことは、異方性導電接着層上に半導体
素子を載置して加圧したときに、この導電性突起部が異
方性導電接着層をより圧縮させるように作用することか
ら、低い加圧でも異方性導電接着層中における導電性フ
ィラー間の導通を高める効果があり、したがって、半導
体素子の電極と配線パターンのパッド部との電気的接続
状態を確実にするうえにおいて、有益である。
【００２２】導電性突起部は、たとえば、めっきや、あ
るいは、金ワイヤを使用したボールボンディング法（ス
タッドバンプ法）などによって形成される。
るいは、金ワイヤを使用したボールボンディング法（ス
タッドバンプ法）などによって形成される。
【００２３】配線パターンのランド部に対して設けられ
る外部接続端子は、はんだボールによって形成するのが
普通である。
る外部接続端子は、はんだボールによって形成するのが
普通である。
【００２４】
【発明の実施の形態】図１により、本発明における半導
体素子搭載用基板のひとつの実施の形態を説明する。
体素子搭載用基板のひとつの実施の形態を説明する。
【００２５】図１において、１は絶縁フィルム、２はこ
の絶縁フィルム１の表面に形成された配線パターン、３
は搭載される半導体素子の電極に対して電気的に接続す
べく、この配線パターン２のなかに設けられたパッド
部、４は配線パターン２のなかのパッド部３などの各要
素個所間をつなぐ配線部を示す。
の絶縁フィルム１の表面に形成された配線パターン、３
は搭載される半導体素子の電極に対して電気的に接続す
べく、この配線パターン２のなかに設けられたパッド
部、４は配線パターン２のなかのパッド部３などの各要
素個所間をつなぐ配線部を示す。
【００２６】５は配線パターン２の一部を構成するラン
ド部を示し、絶縁フィルム１には、このランド部５の位
置に相当する部分に貫通孔６が形成されている。
ド部を示し、絶縁フィルム１には、このランド部５の位
置に相当する部分に貫通孔６が形成されている。
【００２７】７は配線パターン２を覆うようにして絶縁
フィルム１上に積層された加熱接着性の異方性導電接着
層を示し、これら絶縁フィルム１、配線パターン２およ
び異方性導電接着層７の複合物によって、半導体素子搭
載用基板が構成されている。
フィルム１上に積層された加熱接着性の異方性導電接着
層を示し、これら絶縁フィルム１、配線パターン２およ
び異方性導電接着層７の複合物によって、半導体素子搭
載用基板が構成されている。
【００２８】図２は、この図１の基板に対する半導体素
子の搭載構造を示したもので、８は異方性導電接着層７
の上に載置された半導体素子、９は半導体素子８が備え
た電極である。
子の搭載構造を示したもので、８は異方性導電接着層７
の上に載置された半導体素子、９は半導体素子８が備え
た電極である。
【００２９】異方性導電接着層７上の半導体素子８は、
加熱加圧されることによって、この接着層７が備える熱
接着性のもと、同層７に対して接着結合され、これによ
り絶縁フィルム１と半導体素子８とは一体化される。
加熱加圧されることによって、この接着層７が備える熱
接着性のもと、同層７に対して接着結合され、これによ
り絶縁フィルム１と半導体素子８とは一体化される。
【００３０】また、この加熱加圧の結果、半導体素子８
の電極９と配線パターン２のパッド部３とは異方性導電
接着層７を圧縮するかたちとなり、これにより両者は、
異方性導電接着層７を介して電気的に接続される。
の電極９と配線パターン２のパッド部３とは異方性導電
接着層７を圧縮するかたちとなり、これにより両者は、
異方性導電接着層７を介して電気的に接続される。
【００３１】１０は絶縁フィルム１の貫通孔６のなかに
露出している配線パターン２のランド部５に対して形成
された、はんだボールによる外部接続端子である。
露出している配線パターン２のランド部５に対して形成
された、はんだボールによる外部接続端子である。
【００３２】図３は、異方性導電接着層７による電気的
接続のメカニズムを模式的に示したもので、異方性導電
接着層７が圧縮されることによって、同層中の導電性フ
ィラー１１が相互に接触しあうことになり、その結果、
この部分に電気的な導通性が生じて、パッド部３と電極
９とが電気的に接続されるものである。
接続のメカニズムを模式的に示したもので、異方性導電
接着層７が圧縮されることによって、同層中の導電性フ
ィラー１１が相互に接触しあうことになり、その結果、
この部分に電気的な導通性が生じて、パッド部３と電極
９とが電気的に接続されるものである。
【００３３】以上のように、図１に示される半導体素子
搭載用基板によれば、その半導体搭載のための手順は、
図２のように、加熱接着性の異方性導電接着層７上へ半
導体素子８を載せてこれを加熱加圧し、さらに、これに
通例どおりの外部接続端子１０を形成するだけで半導体
装置が完成するものであることから、短い工程のもとで
半導体装置を構築することが可能になるとともに、従来
のものにくらべて構造的にシンプルな半導体装置を提供
することができる。
搭載用基板によれば、その半導体搭載のための手順は、
図２のように、加熱接着性の異方性導電接着層７上へ半
導体素子８を載せてこれを加熱加圧し、さらに、これに
通例どおりの外部接続端子１０を形成するだけで半導体
装置が完成するものであることから、短い工程のもとで
半導体装置を構築することが可能になるとともに、従来
のものにくらべて構造的にシンプルな半導体装置を提供
することができる。
【００３４】配線パターン２を覆う異方性導電接着層７
は、封止材としての役割をはたすものであるが、それと
同時に、熱応力緩和層としての役割をもはたすものであ
り、したがって、電極接続部や外部接続端子形成部等に
おける信頼性を向上させるうえにおいて、その存在は重
要である。
は、封止材としての役割をはたすものであるが、それと
同時に、熱応力緩和層としての役割をもはたすものであ
り、したがって、電極接続部や外部接続端子形成部等に
おける信頼性を向上させるうえにおいて、その存在は重
要である。
【００３５】図４は本発明の他の実施の形態における図
３相当の部分を示したもので、その半導体素子搭載用基
板としての基本構造は、図１と同じである。
３相当の部分を示したもので、その半導体素子搭載用基
板としての基本構造は、図１と同じである。
【００３６】この実施形態における図１〜３とのちがい
は、配線パターン２のパッド部３に対して導電性の突起
部１２を形成した点にあり、これによって、異方性導電
接着層７に対する圧縮が、突起部１２の存在により容易
になることから、少ない加圧力でも導電性フィラー１１
相互間の導通性を確保することができ、したがって、パ
ッド部３と電極９間の電気的接続状態をより確実なもの
とすることができる。
は、配線パターン２のパッド部３に対して導電性の突起
部１２を形成した点にあり、これによって、異方性導電
接着層７に対する圧縮が、突起部１２の存在により容易
になることから、少ない加圧力でも導電性フィラー１１
相互間の導通性を確保することができ、したがって、パ
ッド部３と電極９間の電気的接続状態をより確実なもの
とすることができる。
【００３７】図５は、本発明におけるさらに他の実施の
形態を示したものであり、このケースの場合にもその半
導体素子搭載用基板としての構造は、図１と基本的に同
じである。
形態を示したものであり、このケースの場合にもその半
導体素子搭載用基板としての構造は、図１と基本的に同
じである。
【００３８】この実施の形態の場合には、半導体素子８
の電極９に導電性突起部１３を形成している点におい
て、前述したふたつの実施の形態とは異なるが、導電性
突起部１３の作用によって異方性導電接着層７中の導電
性フィラー１１間の導通性を高め、それによってパッド
部３と電極９間の接続状態を確実なものとしている点で
は、図４の場合と同じである。
の電極９に導電性突起部１３を形成している点におい
て、前述したふたつの実施の形態とは異なるが、導電性
突起部１３の作用によって異方性導電接着層７中の導電
性フィラー１１間の導通性を高め、それによってパッド
部３と電極９間の接続状態を確実なものとしている点で
は、図４の場合と同じである。
【００３９】これら図４、５の実施の形態における半導
体搭載用基盤としての効能と、これに半導体素子を搭載
したときの構造のシンプルさについては、図１〜３にお
いて説明したのと同じである。
体搭載用基盤としての効能と、これに半導体素子を搭載
したときの構造のシンプルさについては、図１〜３にお
いて説明したのと同じである。
【００４０】
【発明の効果】以上説明したように、本発明による半導
体素子搭載用基板によれば、半導体素子の電極に対して
電気的に接続するためのパッド部と、外部接続端子形成
のためのランド部を含む配線パターンを形成した絶縁フ
ィルムと、この絶縁フィルムと一体にされた異方性導電
接着層によって構成されているので、異方性導電接着層
上に半導体素子を載せ、たとえば、これらを加熱加圧す
るだけで搭載作業を完了することができる。
体素子搭載用基板によれば、半導体素子の電極に対して
電気的に接続するためのパッド部と、外部接続端子形成
のためのランド部を含む配線パターンを形成した絶縁フ
ィルムと、この絶縁フィルムと一体にされた異方性導電
接着層によって構成されているので、異方性導電接着層
上に半導体素子を載せ、たとえば、これらを加熱加圧す
るだけで搭載作業を完了することができる。
【００４１】すなわち、基板と半導体素子とは、この加
熱加圧等によって相互に一体化されるとともに、さら
に、半導体素子の電極と配線パターンのパッド部とのあ
いだには、異方性導電接着層の介在によって自動的に電
気的接続関係が構築されることになり、したがって、そ
の後、絶縁フィルムの貫通孔からランド部に対して通例
どおりの外部接続端子を形成すれば、半導体装置の構成
作業は完了することになる。
熱加圧等によって相互に一体化されるとともに、さら
に、半導体素子の電極と配線パターンのパッド部とのあ
いだには、異方性導電接着層の介在によって自動的に電
気的接続関係が構築されることになり、したがって、そ
の後、絶縁フィルムの貫通孔からランド部に対して通例
どおりの外部接続端子を形成すれば、半導体装置の構成
作業は完了することになる。
【００４２】この間の半導体装置構成のための手順は簡
便であるとともに短く、さらに、これによって得られる
半導体装置も、その半導体素子電極と配線パターンパッ
ド部間の接続を異方性導電接着層との接触によって行う
ものであることから、構造が簡素であり、したがって、
従来のものよりもシンプルな構造の半導体装置を提供す
ることができる。
便であるとともに短く、さらに、これによって得られる
半導体装置も、その半導体素子電極と配線パターンパッ
ド部間の接続を異方性導電接着層との接触によって行う
ものであることから、構造が簡素であり、したがって、
従来のものよりもシンプルな構造の半導体装置を提供す
ることができる。
【図１】本発明の半導体素子搭載用基板におけるひとつ
の実施の形態説明図。
の実施の形態説明図。
【図２】図１の半導体素子搭載用基板を使用した本発明
半導体装置におけるひとつの実施の形態説明図であり、
（イ）は断面図、（ロ）はその下面図である。
半導体装置におけるひとつの実施の形態説明図であり、
（イ）は断面図、（ロ）はその下面図である。
【図３】図２の半導体装置を部分的に拡大し、模式化し
た説明図。
た説明図。
【図４】本発明の他の実施の形態における説明図。
【図５】本発明のさらに他の実施の形態における説明
図。
図。
【図６】従来の半導体装置の説明図であり、（イ）は平
面図、（ロ）は断面図である。
面図、（ロ）は断面図である。
１，絶縁フィルム ２，配線パターン ３，パッド部 ４，配線部 ５，ランド部 ６，貫通孔 ７，異方性導電接着層 ８，半導体素子 ９，電極 １０，外部接続端子 １１，導電性フィラー １２，導電性突起部 １３，導電性突起部
フロントページの続き (72)発明者 御田 護 茨城県日立市助川町３丁目１番１号 日立 電線株式会社電線工場内
Claims (5)
- 【請求項１】 半導体素子の電極に対して電気的に接続
されるパッド部とはんだボール等の外部接続端子に接続
されるランド部を含む配線パターンを表面に形成され且
つ前記ランド部が位置する前記外部接続端子を設ける貫
通孔を形成された可撓性の配線パターン付き絶縁フィル
ムと、前記配線パターンを覆うようにして前記配線パタ
ーン付き絶縁フィルムに対し一体に積層された異方性導
電接着層とから構成したことを特徴とする半導体素子搭
載用基板。 - 【請求項２】 前記パッド部が、その表面に導電性の突
起部を有することを特徴とする請求項第１項記載の半導
体素子搭載用基板。 - 【請求項３】 半導体素子の電極に対して電気的に接続
されるパッド部と外部接続端子に接続されるランド部を
含む配線パターンを表面に形成され且つ前記ランド部が
位置する部分に貫通孔を設けられた可撓性の配線パター
ン付き絶縁フィルムと、前記配線パターンを覆うように
して前記配線パターン付き絶縁フィルム上に積層一体化
された異方性導電接着層と、この異方性導電接着層の上
に載置され且つその異方性導電接着層の側の所定の位置
に電極を有する半導体素子とから構成され、前記配線パ
ターン付き絶縁フィルムと前記半導体素子とは前記異方
性導電接着層の異方性に応じた方向の加圧と加熱によっ
て接着一体化されているとともに、前記電極と前記パッ
ド部とは加圧および加熱された前記異方性導電接着層を
介して電気的に接続され、前記貫通孔内のランド部には
はんだボール等の外部接続端子が設けられたことを特徴
とする半導体装置。 - 【請求項４】 前記パッド部が、その表面に導電性の突
起部を有することを特徴とする請求項第３項記載の半導
体装置。 - 【請求項５】 前記電極部が、その表面に導電性突起部
を有することを特徴とする請求項第３項ないし第４項記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9120454A JPH10313072A (ja) | 1997-05-12 | 1997-05-12 | 半導体素子搭載用基板および半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9120454A JPH10313072A (ja) | 1997-05-12 | 1997-05-12 | 半導体素子搭載用基板および半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10313072A true JPH10313072A (ja) | 1998-11-24 |
Family
ID=14786590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9120454A Pending JPH10313072A (ja) | 1997-05-12 | 1997-05-12 | 半導体素子搭載用基板および半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10313072A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000059033A1 (en) * | 1999-03-25 | 2000-10-05 | Seiko Epson Corporation | Wiring board, connection board, semiconductor device, method of manufacture thereof, circuit board, and electronic device |
| JP2007511091A (ja) * | 2003-11-05 | 2007-04-26 | カリフォルニア インスティチュート オブ テクノロジー | 既製チップ構造を機能性電子システムに集積する方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0870024A (ja) * | 1994-08-29 | 1996-03-12 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH08186267A (ja) * | 1994-12-27 | 1996-07-16 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法および電気光学装置 |
| WO1996042107A1 (en) * | 1995-06-13 | 1996-12-27 | Hitachi Chemical Company, Ltd. | Semiconductor device, wiring board for mounting semiconductor and method of production of semiconductor device |
| JPH09199535A (ja) * | 1996-01-16 | 1997-07-31 | Hitachi Ltd | 半導体集積回路の電極構造およびそのパッケージ形成方法 |
| JPH10116930A (ja) * | 1996-10-15 | 1998-05-06 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JPH10270500A (ja) * | 1997-03-21 | 1998-10-09 | Seiko Epson Corp | 半導体装置の製造方法及びフィルムキャリアテープ |
| JPH10270624A (ja) * | 1997-03-27 | 1998-10-09 | Toshiba Corp | チップサイズパッケージ及びその製造方法 |
-
1997
- 1997-05-12 JP JP9120454A patent/JPH10313072A/ja active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0870024A (ja) * | 1994-08-29 | 1996-03-12 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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| JPH10270624A (ja) * | 1997-03-27 | 1998-10-09 | Toshiba Corp | チップサイズパッケージ及びその製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000059033A1 (en) * | 1999-03-25 | 2000-10-05 | Seiko Epson Corporation | Wiring board, connection board, semiconductor device, method of manufacture thereof, circuit board, and electronic device |
| US6507095B1 (en) | 1999-03-25 | 2003-01-14 | Seiko Epson Corporation | Wiring board, connected board and semiconductor device, method of manufacture thereof, circuit board, and electronic instrument |
| JP2007511091A (ja) * | 2003-11-05 | 2007-04-26 | カリフォルニア インスティチュート オブ テクノロジー | 既製チップ構造を機能性電子システムに集積する方法 |
| JP4854514B2 (ja) * | 2003-11-05 | 2012-01-18 | カリフォルニア インスティチュート オブ テクノロジー | 既製チップ構造を機能性電子システムに集積する方法 |
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