JPH10301894A - 電子回路装置、電子回路制御方法および電子回路制御プログラムを記録した媒体 - Google Patents

電子回路装置、電子回路制御方法および電子回路制御プログラムを記録した媒体

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JPH10301894A
JPH10301894A JP10997897A JP10997897A JPH10301894A JP H10301894 A JPH10301894 A JP H10301894A JP 10997897 A JP10997897 A JP 10997897A JP 10997897 A JP10997897 A JP 10997897A JP H10301894 A JPH10301894 A JP H10301894A
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JP
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electronic circuit
signal
cpu
common signal
controlling
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JP10997897A
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Takahiro Chiba
高洋 千葉
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Nabtesco Corp
Original Assignee
Teijin Seiki Co Ltd
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    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges

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Abstract

(57)【要約】 【課題】 本発明は、ＣＰＵなどのマイクロプロセッサ
を使用した電子装置の設計資産を有効活用し、開発期間
の短縮を実現するためのシステムを提供することを課題
とする。 【解決手段】 ＣＰＵなどのマイクロプロセッサ４１０
を使用した電子回路４００において、前記マイクロプロ
セッサ４１０のアドレスやデータ信号を制御するバス制
御手段４１１と、前記マイクロプロセッサ４１０の信号
を共通信号に変換して各周辺回路４０１，４０２，４０
３に出力する共通信号アクセス手段４１２と、を備える
ことにより、各周辺回路４０１，４０２，４０３の制御
を行い、マイクロプロセッサに変更が生じても、各周辺
回路４０１，４０２，４０３等の資産を継承可能とす
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵなどのマイ
クロプロセッサを使用した電子装置全体に関する。
【０００２】
【従来の技術】従来、ＣＰＵなどのマイクロプロセッサ
を使用した電子回路は、ＣＰＵとＣＰＵの周辺回路（Ｒ
ＯＭ、ＲＡＭ、入出力装置等）を基板上に配置、接続し
て作成される。ＣＰＵに８０８６を使用した回路基板を
図６に示す。図６に示すように、回路基板１００は、Ｃ
ＰＵ１０１，ＲＯＭ１０２，ＲＡＭ１０３およびＩ／Ｏ
１０４からなる。ＲＯＭ１０２，ＲＡＭ１０３およびＩ
／Ｏ１０４は、ＣＰＵ１０１の各周辺回路である。ＣＰ
Ｕ１０１は、８０８６を使用した各周辺回路ＲＯＭ１０
２，ＲＡＭ１０３およびＩ／Ｏ１０４の動作を制御する
制御装置である。
【０００３】このように、ＣＰＵおよびＣＰＵ周辺回路
は、ひとつの基板上にＣＰＵとＣＰＵに基づいた周辺回
路が配置され、接続される。次に、８６系のＣＰＵの８
０２８６を使用して回路設計をする。ＣＰＵに８０２８
６を使用した図を図７に示す。図７に示すように、回路
基板２００は、ＣＰＵ２０１，ＲＯＭ２０２，ＲＡＭ２
０３およびＩ／Ｏ２０４からなる。ＲＯＭ２０２，ＲＡ
Ｍ２０３およびＩ／Ｏ２０４は、ＣＰＵ２０１の各周辺
回路である。ＣＰＵ２０１は、８０２８６を使用した各
周辺回路ＲＯＭ２０２，ＲＡＭ２０３およびＩ／Ｏ２０
４の動作を制御する制御装置である。
【０００４】図６，図７に示すように、ＣＰＵを８０８
６から８０２８６に変更した場合、ＣＰＵ周辺回路に変
更がなくても、別基板を作成しなければならず、新しく
基板を起こせば、設計者にとって一番手間のかかる回路
の試験をＣＰＵに８０８６を用いた基板１００と同様の
手順で行わなければならない。また、ＣＰＵに８０８６
を用いた基板１００上の資産は全く使用できず、しいて
資産の有効活用ができるとするならば、ハードウェアチ
ェックプログラムの一部ぐらいのもので、その他の資産
については、廃棄されるより仕方がないものとなってし
まう。
【０００５】次に、６８系のＣＰＵの６８０００を使用
した図を図８に示す。図８に示すように、回路基板３０
０は、ＣＰＵ３０１，ＲＯＭ３０２，ＲＡＭ３０３およ
びＩ／Ｏ３０４からなる。ＲＯＭ３０２，ＲＡＭ３０３
およびＩ／Ｏ３０４は、ＣＰＵ３０１の各周辺回路であ
る。ＣＰＵ３０１は、６８０００を使用した各周辺回路
ＲＯＭ３０２，ＲＡＭ３０３およびＩ／Ｏ３０４の動作
を制御する制御装置である。
【０００６】この場合においても、当然のことながら以
前の資産は、全く利用することができない。したがっ
て、ユーザーの要求などに応じてＣＰＵの品種を８６系
から６８系に置き換えなければならなくなった場合にあ
っても、以前の資産、８０８６や８０２８６をＣＰＵに
使用した回路基板１００，２００のＣＰＵ周辺回路ＲＯ
Ｍ１０２，２０２，ＲＡＭ１０３，２０３，Ｉ／Ｏ１０
４，２０４等は、全く利用することができない。
【０００７】このように、従来の手法では、無形のノウ
ハウや知識の継承はできてもハード資産の利用はできな
い。
【０００８】
【発明が解決しようとする課題】したがって、従来の電
子回路にあっては、たとえ同じ系列のＣＰＵを用いた設
計でも、それぞれ固有のハードウェアやソフトウェアを
開発しなければならず、以前に作成した資産の有効利用
ができない。また、ＣＰＵの種類が変わればなおさらの
ことである。
【０００９】そこで本発明は、ＣＰＵの信号を共通信号
に変換してＣＰＵ周辺回路をアクセスできるようにし
て、ＣＰＵの変更が行われても以前の周辺回路を利用で
きる電子回路を提供し、資産の有効活用を図るととも
に、新製品の試験の簡素化および開発期間の短縮ができ
る電子回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】請求項１記載の発明は、
上記目的達成のため、プロセッシングユニットと、該プ
ロセッシングユニットと内部バスによって直接接続され
るデバイスと、を備えた電子回路装置において、信号を
前記デバイスの制御を行う共通信号に変換する変換手段
と、該共通信号を前記デバイスに出力する共通信号出力
手段と、を備えたことを特徴とするものである。
【００１１】請求項２記載の発明は、上記目的達成のた
め、請求項１記載の電子回路装置において、前記デバイ
スを制御する信号を前記プロセッシングユニットから直
接前記デバイスに出力するプロセッシング信号出力手段
と、前記デバイスを制御する信号の出力を、前記プロセ
ッシング信号出力手段と、前記共通信号出力手段と、か
ら選択して出力する選択手段と、を備えたことを特徴と
するものである。
【００１２】請求項３記載の発明は、上記目的達成のた
め、請求項１または２記載の電子回路装置において、前
記共通信号出力手段が、前記電子回路とは別の電子回路
上のデバイスに前記共通信号を出力することを特徴とす
るものである。請求項４記載の発明は、上記目的達成の
ため、請求項１または２記載の電子回路装置において、
前記変換手段が、外部から信号を入力して、該入力した
信号を前記共通信号に変換することを特徴とするもので
ある。
【００１３】請求項５記載の発明は、上記目的達成のた
め、プロセッシングユニットと、該プロセッシングユニ
ットと内部バスによって直接接続されるデバイスと、を
備えた電子回路を制御する電子回路制御方法において、
信号を前記デバイスの制御を行う共通信号に変換する変
換ステップと、該共通信号を前記デバイスに出力する共
通信号出力ステップと、を備えたことを特徴とするもの
である。
【００１４】請求項６記載の発明は、上記目的達成のた
め、請求項５記載の電子回路制御方法において、前記デ
バイスを制御する信号を前記プロセッシングユニットか
ら直接前記デバイスに出力するプロセッシング信号出力
ステップと、前記デバイスを制御する信号の出力を、前
記プロセッシング信号出力ステップと、前記共通信号出
力ステップと、から選択して実行する選択ステップと、
を備えたことを特徴とするものである。
【００１５】請求項７記載の発明は、上記目的達成のた
め、請求項５または６記載の電子回路制御方法におい
て、前記共通信号出力ステップが、前記電子回路とは別
の電子回路上のデバイスに前記共通信号を出力すること
を特徴とするものである。請求項８記載の発明は、上記
目的達成のため、請求項５または６記載の電子回路制御
方法において、前記変換ステップが、外部から信号を入
力して、該入力した信号を前記共通信号に変換すること
を特徴とするものである。
【００１６】請求項９記載の発明は、上記目的達成のた
め、プロセッシングユニットと、該プロセッシングユニ
ットと内部バスによって直接接続されるデバイスと、を
備えた電子回路を制御する電子回路制御プログラムを記
録した媒体において、信号を前記デバイスの制御を行う
共通信号に変換する変換ステップと、該共通信号を前記
デバイスに出力する共通信号出力ステップと、を実行さ
せることを特徴とするものである。
【００１７】
【発明の実施の形態】以下、本発明の好ましい実施の形
態について添付図面を参照しつつ説明する。本発明に係
る電子回路を図１に示す。図１に示す電子回路は、８ｂ
ｉｔオリジナル回路であり、回路基板４００は、ＣＰＵ
４１０，バス制御部４１１，共通信号アクセス部４１
２，ＲＯＭ４０１，ＲＡＭ４０２およびＩ／Ｏ４０３を
有している。
【００１８】ＲＯＭ４０１，ＲＡＭ４０２およびＩ／Ｏ
４０３は、ＣＰＵ４１０と内部バスによって直接接続さ
れるデバイスで、以下ＣＰＵの各周辺回路と呼ぶ。ＣＰ
Ｕ４１０は、８６系のＣＰＵ、８０８６であり、各周辺
回路ＲＯＭ４０１，ＲＡＭ４０２およびＩ／Ｏ４０３の
動作制御を行うものである。バス制御部４１１は、各周
辺回路ＲＯＭ４０１，ＲＡＭ４０２およびＩ／Ｏ４０３
を制御するための信号を、ＣＰＵ４１０から直接入力さ
せるか、共通信号アクセス部４１２から入力させるか、
を選択するものである。共通信号アクセス部４１２は、
ＣＰＵ４１０から入力された信号をある程度汎用性のあ
る一定の仕様にのっとって変換し、各周辺回路ＲＯＭ４
０１，ＲＡＭ４０２およびＩ／Ｏ４０３をアクセスでき
るようにするものである。ここでは、この仕様を８ｂｉ
ｔデータ、２０ｂｉｔアドレスとする。
【００１９】したがって、各周辺回路ＲＯＭ４０１，Ｒ
ＡＭ４０２およびＩ／Ｏ４０３は、バス制御部４１１の
選択によって、ＣＰＵ４１０から直接アクセスされる場
合と、共通信号アクセス部４１２を介してアクセスされ
る場合と、の複数のアクセス経路を持つことになる。Ｃ
ＰＵをｐｅｎｔｉｕｍに変更した回路基板５００を図２
に示し、ＣＰＵを６８０００に変更した回路基板６００
を図３に示す。
【００２０】図２に示す回路基板５００は、ＣＰＵ５１
０，バス制御部５１１，共通信号アクセス部５１２，Ｒ
ＯＭ５０１，ＲＡＭ５０２およびＩ／Ｏ５０３を有して
いる。ＲＯＭ５０１，ＲＡＭ５０２およびＩ／Ｏ５０３
は、ＣＰＵ５１０の各周辺回路である。
【００２１】ＣＰＵ５１０は、ｐｅｎｔｉｕｍのＣＰＵ
であり、各周辺回路ＲＯＭ５０１，ＲＡＭ５０２および
Ｉ／Ｏ５０３の動作制御を行うものである。バス制御部
５１１は、各周辺回路ＲＯＭ５０１，ＲＡＭ５０２およ
びＩ／Ｏ５０３を制御するための信号を、ＣＰＵ５１０
から直接入力させるか、共通信号アクセス部５１２から
入力させるか、を選択するものである。共通信号アクセ
ス部５１２は、ＣＰＵ５１０から入力された信号をある
程度汎用性のある一定の仕様にのっとって変換し、各周
辺回路ＲＯＭ５０１，ＲＡＭ５０２およびＩ／Ｏ５０３
をアクセスできるようにするものである。
【００２２】また、図３に示す回路基板６００は、ＣＰ
Ｕ６１０，バス制御部６１１，共通信号アクセス部６１
２，ＲＯＭ６０１，ＲＡＭ６０２およびＩ／Ｏ６０３を
有している。ＲＯＭ６０１，ＲＡＭ６０２およびＩ／Ｏ
６０３は、ＣＰＵ６１０の各周辺回路である。
【００２３】ＣＰＵ６１０は、６８０００のＣＰＵであ
り、各周辺回路ＲＯＭ６０１，ＲＡＭ６０２およびＩ／
Ｏ６０３の動作制御を行うものである。バス制御部６１
１は、各周辺回路ＲＯＭ６０１，ＲＡＭ６０２およびＩ
／Ｏ６０３を制御するための信号を、ＣＰＵ６１０から
直接入力させるか、共通信号アクセス部６１２から入力
させるか、を選択するものである。共通信号アクセス部
６１２は、ＣＰＵ６１０から入力される信号をある程度
汎用性のある一定の仕様にのっとって変換し、各周辺回
路ＲＯＭ６０１，ＲＡＭ６０２およびＩ／Ｏ６０３をア
クセスできるようにするものである。
【００２４】したがって、ＣＰＵにｐｅｎｔｉｕｍや６
８０００を使用した場合においても、各周辺回路ＲＯＭ
５０１，６０１，ＲＡＭ５０２，６０２およびＩ／Ｏ５
０３，６０３は、バス制御部５１１，６１１の選択によ
って、ＣＰＵ５１０，６１０から直接アクセスされる場
合と、共通信号アクセス部５１２，６１２を介してアク
セスされる場合と、の複数のアクセス経路を持つことに
なる。
【００２５】次に、ＣＰＵ、バス制御部および共通信号
アクセス部をサブ基板とした場合の図を図４に示す。図
４に示すように、回路基板７００は、サブ基板７２０，
ＲＯＭ７０１，ＲＡＭ７０２およびＩ／Ｏ７０３を有
し、サブ基板７２０は、ＣＰＵ７１０，バス制御部７１
１および共通信号アクセス部７１２を有している。
【００２６】ＲＯＭ７０１，ＲＡＭ７０２およびＩ／Ｏ
７０３は、ＣＰＵ７１０の各周辺回路である。ＣＰＵ７
１０は、６８０００のＣＰＵであり、各周辺回路ＲＯＭ
７０１，ＲＡＭ７０２およびＩ／Ｏ７０３の動作制御を
行うものである。バス制御部７１１は、各周辺回路ＲＯ
Ｍ７０１，ＲＡＭ７０２およびＩ／Ｏ７０３を制御する
ための信号を、ＣＰＵ７１０から直接入力させるか、共
通信号アクセス部７１２から入力させるか、を選択する
ものである。共通信号アクセス部７１２は、ＣＰＵ７１
０から入力された信号をある程度汎用性のある一定の仕
様にのっとって変換し、各周辺回路ＲＯＭ７０１，ＲＡ
Ｍ７０２およびＩ／Ｏ７０３をアクセスできるようにす
る。
【００２７】したがって、この電子回路７００において
も、各周辺回路ＲＯＭ７０１，ＲＡＭ７０２およびＩ／
Ｏ７０３は、バス制御部７１１の選択によって、ＣＰＵ
７１０から直接アクセスされる場合と、共通信号アクセ
ス部７１２を介してアクセスされる場合と、の複数のア
クセス経路を持つことになる。また、ＣＰＵ７１０を含
むサブ基板７２０を交換することにより、別のＣＰＵを
搭載したサブ基板で各周辺回路ＲＯＭ７０１，ＲＡＭ７
０２およびＩ／Ｏ７０３を制御できるようになり、簡単
にＣＰＵの変更ができる。
【００２８】さらに、この方式を利用すると、以前作成
したサブ基板７２０の共通信号アクセス部７１２で新規
に作成した回路基板７００上の各周辺回路ＲＯＭ７０
１，ＲＡＭ７０２およびＩ／Ｏ７０３をアクセスできる
ので、電子回路７００の試験基板としても活用でき、各
周辺回路ＲＯＭ７０１，ＲＡＭ７０２およびＩ／Ｏ７０
３の試験を簡単に行うことができる。
【００２９】次に、共通信号アクセス部同士をケーブル
で接続し、回路基板を別の回路基板の試験基板として使
用する図を図５に示す。図５に示す回路基板８００は、
図１で説明したＣＰＵに８０８６を使用した回路基板４
００のＣＰＵ周辺回路に部品を実装していない基板であ
る。回路基板８００は、ＣＰＵ８１０，バス制御部８１
１および共通信号アクセス部８１２を有している。
【００３０】ＣＰＵ８１０は、８０８６のＣＰＵであ
り、各周辺回路の動作制御を行うものである。バス制御
部８１１は、各周辺回路を制御するための信号を、ＣＰ
Ｕ８１０から直接入力させるか、共通信号アクセス部８
１２から入力させるか、を選択するものである。共通信
号アクセス部８１２は、ＣＰＵ８１０から入力された信
号をある程度汎用性のある一定の仕様にのっとって変換
し、各周辺回路をアクセスできるようにする。
【００３１】また、回路基板８０１は、ＣＰＵ８２０，
バス制御部８２１，共通信号アクセス部８２２，ＲＯＭ
８０２，ＲＡＭ８０３およびＩ／Ｏ８０４を有してい
る。ＲＯＭ８０２，ＲＡＭ８０３およびＩ／Ｏ８０４
は、ＣＰＵ８２０の各周辺回路である。ＣＰＵ８２０
は、ｐｅｎｔｉｕｍのＣＰＵであり、各周辺回路ＲＯＭ
８０２，ＲＡＭ８０３およびＩ／Ｏ８０４の動作制御を
行うものである。バス制御部８２１は、各周辺回路ＲＯ
Ｍ８０２，ＲＡＭ８０３およびＩ／Ｏ８０４を制御する
ための信号を、ＣＰＵ８２０から直接入力させるか、共
通信号アクセス部８２２から入力させるか、を選択する
ものである。共通信号アクセス部８２２は、ＣＰＵ８２
０または外部から入力される信号をある程度汎用性のあ
る一定の仕様にのっとって変換し、各周辺回路ＲＯＭ８
０２，ＲＡＭ８０３およびＩ／Ｏ８０４をアクセスでき
るようにするものである。
【００３２】ケーブル８３０は、回路基板８００の共通
信号アクセス部８１２と回路基板８０１の共通信号アク
セス部８２２とを接続し、双方のデータの送受信を可能
にするものである。ここで、回路基板８０１のバス制御
部８２１が、各周辺回路ＲＯＭ８０２，ＲＡＭ８０３お
よびＩ／Ｏ８０４を制御するための信号を、共通信号ア
クセス部８２２の外部からの入力信号に基づいた信号を
出力させることにより、回路基板８０１の各周辺回路Ｒ
ＯＭ８０２，ＲＡＭ８０３およびＩ／Ｏ８０４は、回路
基板８００のＣＰＵ８１０による制御信号によって制御
される。
【００３３】したがって、上記のようにして接続すれ
ば、以前に設計したＣＰＵに８０８６を使用した基板８
００を新規に設計したＣＰＵにｐｅｎｔｉｕｍを使用し
た基板８０１の試験基板としても活用できる。また、チ
ェックプログラム用のＲＯＭも利用できる。したがっ
て、ＩＣＥのようなデバッガーを用いなくても簡単に試
験ができるので評価期間が短くなる。このようにして資
産の有効活用と開発期間の短縮ができる。
【００３４】
【発明の効果】請求項１記載の発明によれば、変換手段
が入力された信号を各デバイスの制御を行う共通信号に
変換するので、入力される信号が変更されても各デバイ
スを制御することができ、ＣＰＵに固定されずに様々な
ＣＰＵに対応することができ、各デバイスを有効に利用
することができる。
【００３５】請求項２記載の発明によれば、選択手段が
各デバイスへの出力信号をＣＰＵ等のプロセッシングユ
ニットから直接入力させるか、共通信号出力手段を通じ
て入力させるかを選択するので、状況に応じて入力経路
を選択することができ、各デバイスをＣＰＵ等が直接制
御することも、変換手段に入力された信号を変換して制
御することもできる。
【００３６】請求項３記載の発明によれば、共通信号出
力手段が別の電子回路上のデバイスに共通信号を出力す
るので、既存のＣＰＵおよびアクセス部を使用して新規
のデバイスを制御することができ、新規のデバイスの試
験を行うことができる。また逆に、既存のデバイスで新
規のＣＰＵの試験を行うことができる。請求項４記載の
発明によれば、変換手段が外部からの信号を各デバイス
の制御を行う共通信号に変換するので、外部信号によっ
て各デバイスを制御することができ、外部のＣＰＵで各
デバイスを使用することができる。したがって、既存の
ＣＰＵが不要になっても、外部のＣＰＵから既存の各デ
バイスを有効に活用することができる。
【００３７】請求項５記載の発明によれば、変換ステッ
プにおいて入力された信号を各デバイスの制御を行う共
通信号に変換するので、入力される信号が変更されても
各デバイスを制御することができ、ＣＰＵに固定されず
に様々なＣＰＵに対応することができ、各デバイスを有
効に利用することができる。請求項６記載の発明によれ
ば、選択ステップにおいて各デバイスへの出力信号をＣ
ＰＵ等のプロセッシングユニットから直接入力させる
か、共通信号を入力させるかを選択するので、状況に応
じて入力経路を選択することができ、各デバイスをＣＰ
Ｕ等が直接制御することも、変換手段に入力された信号
を変換して制御することもできる。
【００３８】請求項７記載の発明によれば、共通信号出
力ステップにおいて別の電子回路上のデバイスに共通信
号を出力するので、既存のＣＰＵおよびアクセス部を使
用して新規のデバイスを制御することができ、新規のデ
バイスの試験を行うことができる。また逆に、既存のデ
バイスで新規のＣＰＵの試験を行うことができる。請求
項８記載の発明によれば、変換ステップにおいて外部か
らの信号を各デバイスの制御を行う共通信号に変換する
ので、外部信号によって各デバイスを制御することがで
き、外部のＣＰＵで各デバイスを使用することができ
る。したがって、既存のＣＰＵが不要になっても、外部
のＣＰＵから既存の各デバイスを有効に活用することが
できる。
【００３９】請求項９記載の発明によれば、変換ステッ
プにおいて入力された信号を各デバイスの制御を行う共
通信号に変換するようにプログラムが実行されるので、
入力される信号が変更されても各デバイスを制御するこ
とができ、ＣＰＵに固定されずに様々なＣＰＵに対応す
ることができ、各デバイスを有効に利用することができ
る。
【図面の簡単な説明】
【図１】本発明に係る電子回路の一実施例を示す８ｂｉ
ｔオリジナル回路の構造図である。
【図２】図１に示す回路基板のＣＰＵをｐｅｎｔｉｕｍ
に変更した図である。
【図３】図１に示す回路基板のＣＰＵを６８０００に変
更した図である。
【図４】ＣＰＵをサブ基板化した回路基板を示す図であ
る。
【図５】共通信号アクセス部同士をケーブルで接続した
図である。
【図６】従来のＣＰＵに８０８６を使用した回路基板を
示す図である。
【図７】従来のＣＰＵに８０２８６を使用した回路基板
を示す図である。
【図８】従来のＣＰＵに６８０００を使用した回路基板
を示す図である。
【符号の説明】
１００，２００，３００ 回路基板 １０１，２０１，３０１ ＣＰＵ １０２，２０２，３０２ ＲＯＭ １０３，２０３，３０３ ＲＡＭ １０４，２０４，３０４ Ｉ／Ｏ ４００，５００，６００，７００，８００，８０１ 回
路基板 ４０１，５０１，６０１，７０１，８０２ Ｒ
ＯＭ ４０２，５０２，６０２，７０２，８０３ Ｒ
ＡＭ ４０３，５０３，６０３，７０３，８０４ Ｉ
／Ｏ ４１０，５１０，６１０，７１０，８１０，８２０ Ｃ
ＰＵ ４１１，５１１，６１１，７１１，８１１，８２１ バ
ス制御部 ４１２，５１２，６１２，７１２，８１２，８２２ 共
通信号アクセス部 ８３０ ケーブル

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】プロセッシングユニットと、該プロセッシ
    ングユニットと内部バスによって直接接続されるデバイ
    スと、を備えた電子回路装置において、 信号を前記デバイスの制御を行う共通信号に変換する変
    換手段と、 該共通信号を前記デバイスに出力する共通信号出力手段
    と、 を備えたことを特徴とする電子回路装置。
  2. 【請求項２】請求項１記載の電子回路装置において、 前記デバイスを制御する信号を前記プロセッシングユニ
    ットから直接前記デバイスに出力するプロセッシング信
    号出力手段と、 前記デバイスを制御する信号の出力を、前記プロセッシ
    ング信号出力手段と、前記共通信号出力手段と、から選
    択して出力する選択手段と、 を備えたことを特徴とする電子回路装置。
  3. 【請求項３】請求項１または２記載の電子回路装置にお
    いて、 前記共通信号出力手段が、前記電子回路とは別の電子回
    路上のデバイスに前記共通信号を出力することを特徴と
    する電子回路装置。
  4. 【請求項４】請求項１または２記載の電子回路装置にお
    いて、 前記変換手段が、外部から信号を入力して、該入力した
    信号を前記共通信号に変換することを特徴とする電子回
    路装置。
  5. 【請求項５】プロセッシングユニットと、該プロセッシ
    ングユニットと内部バスによって直接接続されるデバイ
    スと、を備えた電子回路を制御する電子回路制御方法に
    おいて、 信号を前記デバイスの制御を行う共通信号に変換する変
    換ステップと、 該共通信号を前記デバイスに出力する共通信号出力ステ
    ップと、 を備えたことを特徴とする電子回路制御方法。
  6. 【請求項６】請求項５記載の電子回路制御方法におい
    て、 前記デバイスを制御する信号を前記プロセッシングユニ
    ットから直接前記デバイスに出力するプロセッシング信
    号出力ステップと、 前記デバイスを制御する信号の出力を、前記プロセッシ
    ング信号出力ステップと、前記共通信号出力ステップ
    と、から選択して実行する選択ステップと、 を備えたことを特徴とする電子回路制御方法。
  7. 【請求項７】請求項５または６記載の電子回路制御方法
    において、 前記共通信号出力ステップが、前記電子回路とは別の電
    子回路上のデバイスに前記共通信号を出力することを特
    徴とする電子回路制御方法。
  8. 【請求項８】請求項５または６記載の電子回路制御方法
    において、 前記変換ステップが、外部から信号を入力して、該入力
    した信号を前記共通信号に変換することを特徴とする電
    子回路制御方法。
  9. 【請求項９】プロセッシングユニットと、該プロセッシ
    ングユニットと内部バスによって直接接続されるデバイ
    スと、を備えた電子回路を制御する電子回路制御プログ
    ラムを記録した媒体において、 信号を前記デバイスの制御を行う共通信号に変換する変
    換ステップと、 該共通信号を前記デバイスに出力する共通信号出力ステ
    ップと、 を実行させることを特徴とする電子回路制御プログラム
    を記録した媒体。
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