JP2004302733A - エミュレーションチップ - Google Patents
エミュレーションチップ Download PDFInfo
- Publication number
- JP2004302733A JP2004302733A JP2003093175A JP2003093175A JP2004302733A JP 2004302733 A JP2004302733 A JP 2004302733A JP 2003093175 A JP2003093175 A JP 2003093175A JP 2003093175 A JP2003093175 A JP 2003093175A JP 2004302733 A JP2004302733 A JP 2004302733A
- Authority
- JP
- Japan
- Prior art keywords
- input
- peripheral function
- microcomputer
- microcomputers
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
【課題】共通のＣＰＵコアを有するマイクロコンピュータファミリ製品群用のいずれのエミュレーション装置にも共通に使用できるエミュレーションチップを提供すること。
【解決手段】評価用ＣＰＵコア２と周辺機能部３１〜３６を有し、共通入出力端子群Ｋと特定入出力端子群Ｐ〜Ｕを有しているエミュレーションチップ１に、周辺機能部選択信号の生成回路６および入力制御信号生成回路７を設け、識別信号端子５１、５２、５３からエミュレート対象のマイクロコンピュータを識別するための製品識別信号ｘ、ｙ、ｚを与えて、識別されたマイクロコンピュータに必要な周辺機能部の選択を行うと同時に、識別されたマイクロコンピュータに不要な特定入出力端子群からの入力を禁止する。
【選択図】 図１
【解決手段】評価用ＣＰＵコア２と周辺機能部３１〜３６を有し、共通入出力端子群Ｋと特定入出力端子群Ｐ〜Ｕを有しているエミュレーションチップ１に、周辺機能部選択信号の生成回路６および入力制御信号生成回路７を設け、識別信号端子５１、５２、５３からエミュレート対象のマイクロコンピュータを識別するための製品識別信号ｘ、ｙ、ｚを与えて、識別されたマイクロコンピュータに必要な周辺機能部の選択を行うと同時に、識別されたマイクロコンピュータに不要な特定入出力端子群からの入力を禁止する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、共通のＣＰＵコアを有する複数のマイクロコンピュータ用の開発ツールに搭載されるエミュレーションチップに関する。
【０００２】
【従来の技術】
マイクロコンピュータは、一般に、共通のアーキテクチャのＣＰＵをコアに、用途ごとにＣＰＵ周辺機能と入出力端子の組み合わせを変え、例えば、画像処理、通信、電子機器制御などの特定用途に最適な製品を一連の製品群とするマイクロコンピュータファミリを形成している。
【０００３】
また、マイクロコンピュータのプログラム開発には、エミュレーション装置などの開発ツールが必要であり、エミュレーション装置には、使用するマイクロコンピュータと同一の機能が必要である。
【０００４】
したがって、マイクロコンピュータファミリを形成する一連の製品群には、それぞれの製品ごとに専用のエミュレーション装置が必要となる。
【０００５】
従来、このような専用のエミュレーション装置を構成するため、ＣＰＵコアを評価するための共通の評価用ＣＰＵチップと、製品ごとに異なるＣＰＵ周辺機能部分を搭載する評価用周辺機能チップとを組み合わせたチップセットが用いられていた（例えば、特許文献１参照。）。
【０００６】
【特許文献１】
特開平７−２８６６５号公報（第７頁、図１）
【０００７】
【発明が解決しようとする課題】
しかしながら、上述したような評価用ＣＰＵチップと評価用周辺機能チップとを組み合わせたチップセットを用いた場合、マイクロコンピュータの製品ごとに評価用周辺チップを用意しなければならず、その開発およびエミュレーション装置の開発に多大なコストと開発期間を要していた。
【０００８】
そこで、本発明の目的は、共通のＣＰＵコアを有する複数のマイクロコンピュータ製品のエミュレーション装置に共通に使用でき、かつ１チップで構成されるエミュレーションチップを提供することにある。
【０００９】
【課題を解決するための手段】
本発明の一態様によれば、複数のマイクロコンピュータに共通に使用されるＣＰＵコアと同一機能を有する評価用ＣＰＵコア部と、前記複数のマイクロコンピュータに使用されるＣＰＵ周辺機能部と同一機能を有する複数のＣＰＵ周辺機能部と、前記複数のマイクロコンピュータに使用される入力が可能な端子群と同一の機能を有する入力が可能な端子群と、前記複数のマイクロコンピュータに使用される出力端子群と同一の機能を有する出力端子群と、前記複数のＣＰＵ周辺機能部の内、エミュレート対象のマイクロコンピュータに必要なＣＰＵ周辺機能部を選択する選択手段と、前記入力が可能な端子群の内、選択された端子からの入力を禁止するための入力制御信号を生成する手段とを具備することを特徴とするエミュレーションチップが提供される。
【００１０】
また、本発明の別の態様によれば、複数のマイクロコンピュータに共通に使用されるＣＰＵコアと同一機能を有する評価用ＣＰＵコア部と、前記複数のマイクロコンピュータに使用されるＣＰＵ周辺機能部と同一機能を有する複数のＣＰＵ周辺機能部と、前記複数のマイクロコンピュータに使用される入力が可能な端子群と同一の機能を有する入力が可能な端子群と、前記複数のマイクロコンピュータに使用される出力端子群と同一の機能を有する出力端子群と、前記複数のＣＰＵ周辺機能部の内、エミュレート対象のマイクロコンピュータに必要なＣＰＵ周辺機能部を選択するための選択信号を記憶し、かつ記憶した信号を出力する手段と、前記入力が可能な端子群の内、選択された端子からの入力を禁止するための入力制御信号を記憶し、かつ記憶した信号を出力する手段とを具備することを特徴とするエミュレーションチップが提供される。
【００１１】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００１２】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係るエミュレーションチップのブロック図である。
【００１３】
エミュレーションチップ１は、機能ブロックとして評価用ＣＰＵコア２と周辺機能部３１〜３６を有し、入出力端子として共通入出力端子群Ｋと特定入出力端子群Ｐ〜Ｕを有している。
【００１４】
評価用ＣＰＵコア２は、エミュレート対象のマイクロコンピュータファミリの製品に共通に使用されるＣＰＵコアと同一の機能を有し、また、マイクロコンピュータのプログラム評価を行うために必要な機能を有している。
【００１５】
周辺機能部３１〜３６は、エミュレート対象のマイクロコンピュータファミリの製品のいずれかの製品で使用されるＣＰＵ周辺機能、例えば、メモリ制御、通信制御、グラフィック制御、タイマなどの機能ブロックであり、図１では、それぞれの機能をＡ〜Ｆで表わす。
【００１６】
共通入出力端子群Ｋは、エミュレート対象のマイクロコンピュータファミリの製品のいずれの製品でも共通に使用される入力端子と入出力兼用端子および出力端子からなる端子群である。
【００１７】
特定入出力端子群Ｐ〜Ｕは、それぞれ、エミュレート対象のマイクロコンピュータファミリの製品において必要に応じて使用される入力端子と入出力兼用端子および出力端子からなる端子群である。これらの端子の内、入力が可能な端子は、入力端子と入出力兼用端子である。
【００１８】
また、エミュレーションチップ１には、識別信号端子５１、５２、５３があり、エミュレート対象のマイクロコンピュータの製品を識別するための製品識別信号ｘ、ｙ、ｚがそれぞれの端子から与えられる。なお、本実施の形態においては、識別信号端子の数が３個となっているが、識別信号端子の数は３個に限定されるものではなく、製品を識別するのに必要な識別信号の組み合わせの数に応じて任意の個数設けられるものである。
【００１９】
製品識別信号ｘ、ｙ、ｚは、周辺機能部選択信号を生成する生成回路６に入力され、生成回路６からは、周辺機能部の選択信号ａ〜ｆが出力される。ここでは、周辺機能部の選択信号ａ〜ｆには、製品識別信号ｘ、ｙ、ｚの信号の組み合わせに応じて、例えば、「選択」＝１、「非選択」＝０の信号レベルがそれぞれ出力されるものとする。
【００２０】
周辺機能部３１〜３６のうち、周辺機能部の選択信号ａ〜ｆにより選択された周辺機能部のみに、評価用ＣＰＵコア２や共通入出力端子群Ｋあるいは特定入出力端子群Ｐ〜Ｕなどとの間の信号送受に必要な電気的接続経路が形成される。
【００２１】
また、製品識別信号ｘ、ｙ、ｚは、入力制御信号生成回路７に入力され、入力制御信号生成回路７からは、入力制御信号ｐ〜ｕが出力される。
【００２２】
入力制御信号ｐ〜ｕは、入力制御回路４１〜４６にそれぞれ入力され、特定入出力端子群Ｐ〜Ｕに含まれる入力端子および入出力端子の入力をそれぞれ制御する。ここでは、入力制御信号ｐ〜ｕには、製品識別信号ｘ、ｙ、ｚの信号の組み合わせに応じて、例えば、「入力禁止」＝０、「入力許可」＝１の信号レベルがそれぞれ出力されるものとする。これにより、「入力禁止」として選択された端子からの入力は禁止される。
【００２３】
すなわち、この入力制御信号ｐ〜ｕによってエミュレート対象の製品に使用されない特定入出力端子群には「入力禁止」の信号レベルを入力し、これらの特定入出力端子群からの入力を禁止するものである。
【００２４】
図２に、入力制御回路４１を例にとって、その回路構成例を示す。特定入出力端子群Ｐに含まれる入力端子および入出力兼用端子の入力側にＡＮＤゲート４１１〜４１４を挿入する。このＡＮＤゲート４１１〜４１４の一端に入力制御信号ｐを入力する。これにより、入力制御信号ｐに「入力禁止」＝０の信号が与えられた場合、ＡＮＤゲート４１１〜４１４の出力は強制的に０となり、入力端子および入出力兼用端子からの入力は阻止される。
【００２５】
一方、入力制御信号ｐが「入力許可」＝１のときには、ＡＮＤゲート４１１〜４１４の出力には、入力端子および入出力兼用端子の入力がそのまま表われる。
【００２６】
他の入力制御回路４２〜４６も、この入力制御回路４１と同様の回路構成を取っている。
【００２７】
なお、本実施の形態においては、入力制御信号ｐにより特定入出力端子群Ｐの総ての入力が共通に制御されるが、特定入出力端子群Ｐの個々の入力ごとに異なる入力制御信号を設けて、特定入出力端子群Ｐの個々の入力ごとに入力を制御することも可能である。
【００２８】
ここで、エミュレーションチップ１の説明を続ける前に、本チップがエミュレートの対象とするマイクロコンピュータ製品について説明しておく。
【００２９】
図３は、図１のエミュレーションチップ１がエミュレートの対象とするファミリ展開されているマイクロコンピュータの複数の製品の例を示すブロック図である。ここでは、一連の製品の中から３つの製品の例を示している。ただし、このファミリにはこの他にも図示しない種々の製品が存在している。
【００３０】
図３（ａ）に示すマイクロコンピュータ製品１０１は、ファミリ製品共通のＣＰＵコア２００と共通入出力端子群Ｋの他に、周辺機能Ａ、Ｄ、Ｅ、Ｆ、すなわち周辺機能部３１、３４、３５、３６を有し、特定入出力端子群Ｐ、Ｓ、Ｔ、Ｕを有している。
【００３１】
次に、図３（ｂ）に示すマイクロコンピュータ製品１０２は、ファミリ製品共通のＣＰＵコア２００と共通入出力端子群Ｋの他に、周辺機能Ｂ、Ｄ、Ｆ、すなわち周辺機能部３２、３４、３６を有し、特定入出力端子群Ｑ、Ｓ、Ｕを有している。
【００３２】
また、図３（ｃ）に示すマイクロコンピュータ製品１０３は、ファミリ製品共通のＣＰＵコア２００と共通入出力端子群Ｋの他に、周辺機能Ａ、Ｂ、Ｅ、すなわち周辺機能部３１、３２、３５を有し、特定入出力端子群Ｐ、Ｑ、Ｔを有している。
【００３３】
このような３通りのマイクロコンピュータ製品をエミュレートするには、それぞれのマイクロコンピュータ製品と同じ機能と同じ端子を有するエミュレーションチップが必要である。
【００３４】
そこで、以下、本実施の形態のエミュレーションチップ１で、図３に示した３通りのマイクロコンピュータ製品用のエミュレーションチップを形成する方法を説明する。
【００３５】
いま、マイクロコンピュータ製品１０１、マイクロコンピュータ製品１０２、マイクロコンピュータ製品１０３に対する製品識別信号ｘ〜ｚの組み合わせを（ｘ、ｙ、ｚ）の形式で表わして、それぞれ、（０、０、０）、（０、０、１）、（０、１、０）とする。
【００３６】
この製品識別信号ｘ〜ｚが、識別信号端子５１〜５３から周辺機能部選択信号の生成回路６に入力されると、生成回路６は、この製品識別信号ｘ〜ｚの組み合わせを読み取って、エミュレート対象製品に必要な周辺機能部を選択するための周辺機能部の選択信号ａ〜ｆを発生する。
【００３７】
図４は、製品識別信号ｘ〜ｚの組み合わせに対して出力される周辺機能部の選択信号ａ〜ｆの信号状態を表わす図である。
【００３８】
図４に示すように、エミュレート対象製品がマイクロコンピュータ製品１０１のときは、周辺機能部の選択信号ａ、ｄ、ｅ、ｆが１となって、周辺機能部３１、３４、３５、３６が選択される。
【００３９】
また、エミュレート対象製品がマイクロコンピュータ製品１０２のときは、周辺機能部の選択信号ｂ、ｄ、ｆが１となって、周辺機能部３２、３４、３６が選択される。
【００４０】
また、エミュレート対象製品がマイクロコンピュータ製品１０３のときは、周辺機能部の選択信号ａ、ｂ、ｅが１となって、周辺機能部３１、３２、３５が選択される。
【００４１】
このようにして、エミュレーションチップ１は、製品識別信号ｘ〜ｚの組み合わせによって、マイクロコンピュータ製品１０１、マイクロコンピュータ製品１０２、マイクロコンピュータ製品１０３と同じ機能を有するエミュレーションチップを形成する。
【００４２】
なお、周辺機能部３３は、上記３つのマイクロコンピュータ製品では使用されないが、この３製品以外の図示しない他のマイクロコンピュータ製品にて使用される周辺機能部である。
【００４３】
一方、製品識別信号ｘ〜ｚが同じく入力される入力制御信号生成回路７は、製品識別信号ｘ〜ｚの組み合わせ信号に対して、入力制御信号ｐ〜ｕを発生する。
【００４４】
図５は、製品識別信号ｘ〜ｚの組み合わせに対して出力される入力制御信号ｐ〜ｕの信号状態を表す図である。
【００４５】
図５に示すように、エミュレート対象製品がマイクロコンピュータ製品１０１のときは、入力制御信号ｑ、ｒが０となって、マイクロコンピュータ製品１０１で使用されない特定入出力端子群Ｑ、Ｒからの入力が禁止される。
【００４６】
また、エミュレート対象製品がマイクロコンピュータ製品１０２のときは、入力制御信号ｐ、ｒ、ｔが０となって、マイクロコンピュータ製品１０２で使用されない特定入出力端子群Ｐ、Ｒ、Ｔからの入力が禁止される。
【００４７】
また、エミュレート対象製品がマイクロコンピュータ製品１０３のときは、入力制御信号ｒ、ｓ、ｕが０となって、マイクロコンピュータ製品１０３で使用されない特定入出力端子群Ｒ、Ｓ、Ｕからの入力が禁止される。
【００４８】
このようにして、エミュレーションチップ１は、製品識別信号ｘ〜ｚの組み合わせによって、マイクロコンピュータ製品１０１、マイクロコンピュータ製品１０２、マイクロコンピュータ製品１０３のそれぞれで使用されず開放状態となっている特定入出力端子群からの入力を禁止し、外来ノイズの侵入や貫通電流の発生等入力端子の開放による問題の発生を防止する。
【００４９】
なお、特定入出力端子群Ｒは、上記３つのマイクロコンピュータ製品では使用されないが、この３製品以外の図示しない他のマイクロコンピュータ製品にて使用される特定入出力端子群である。
【００５０】
このように、製品識別信号ｘ〜ｚによりエミュレート対象のマイクロコンピュータ製品を識別することにより、エミュレーションチップ１は、いずれのマイクロコンピュータ製品のエミュレーションにも使用することができる。
【００５１】
（第２の実施の形態）
図６は、本発明の第２の実施の形態に係るエミュレーションチップのブロック図である。
【００５２】
エミュレーションチップ１１は、第１の実施の形態のエミュレーションチップ１と同じく、機能ブロックとして評価用ＣＰＵコア２と周辺機能部３１〜３６を有し、入出力端子として共通入出力端子群Ｋと特定入出力端子群Ｐ〜Ｕを有し、周辺機能部選択信号の生成回路６と入力制御信号生成回路７も同じく有している。
【００５３】
第１の実施の形態のエミュレーションチップ１と異なる点は、識別信号端子５１〜５３がなく、製品識別信号ｘ〜ｚが、評価用ＣＰＵコア２から製品識別信号用レジスタ８を介して与えられる点である。
【００５４】
本実施の形態においては、評価用ＣＰＵコア２に製品識別情報出力命令（すなわち、エミュレート対象のマイクロコンピュータ製品を識別するための情報を出力するための命令）が用意されており、評価用ＣＰＵコア２へ、この製品識別情報出力命令を与えることにより、評価用ＣＰＵコア２から製品識別情報ｘ０〜ｚ０が出力される。この製品識別情報ｘ０〜ｚ０が製品識別信号用レジスタ８に記憶され、その出力が製品識別信号ｘ〜ｚとなる。
【００５５】
本実施の形態においても製品識別情報ｘ０〜ｚ０と周辺機能部の選択信号ａ〜ｆおよび入力制御信号ｐ〜ｕとの関係を、図４および図５とすると、本エミュレーションチップ１１も図３の３つのマイクロコンピュータ製品１０１〜１０３用のエミュレーションチップを形成する。
【００５６】
このような本実施の形態のエミュレーションチップ１１は、ソフトウェア（製品識別情報出力命令）により、エミュレートする製品の切り替えが可能であり、識別信号端子および識別信号を生成するための外部回路を設ける必要がない。
【００５７】
なお、第１の実施の形態および第２の実施の形態では、製品識別信号をパラレル形式のデータとしているが、シリアル形式のデータで与えることもできる。
【００５８】
図７は、第１の実施の形態において、製品識別信号をシリアル形式のデータで与えるときの変形例を示している。
【００５９】
図７では、図１の識別信号端子５１〜５３の代わりに識別信号端子５００を設け、この識別信号端子５００からシリアル形式識別信号ＳＳをシリアル−パラレル変換レジスタ５５０へ入力する。シリアル−パラレル変換レジスタ５５０は、シリアル形式識別信号ＳＳをパラレル形式の製品識別信号ｘ〜ｚに変換し、図１の生成回路６および入力制御信号生成回路７へ入力する。
【００６０】
図８は、第２の実施の形態において、製品識別信号をシリアル形式のデータで与えるときの変形例を示している。
【００６１】
図８では、図６の製品識別信号用レジスタ８の代わりにシリアル−パラレル変換レジスタ５５５を設け、このシリアル−パラレル変換レジスタ５５５へ評価用ＣＰＵコア２からシリアル形式識別信号ＳＳ０を入力する。シリアル−パラレル変換レジスタ５５５は、シリアル形式識別信号ＳＳ０をパラレル形式の製品識別信号ｘ〜ｚに変換し、図６の生成回路６および入力制御信号生成回路７へ入力する。
【００６２】
（第３の実施の形態）
図９は、本発明の第３の実施の形態に係るエミュレーションチップのブロック図である。
【００６３】
エミュレーションチップ１２は、第２の実施の形態のエミュレーションチップ１１と同じく、機能ブロックとして評価用ＣＰＵコア２と周辺機能部３１〜３６を有し、入出力端子として共通入出力端子群Ｋと特定入出力端子群Ｐ〜Ｕを有している。
【００６４】
第２の実施の形態のエミュレーションチップ１１と異なる点は、評価用ＣＰＵコア２へ製品識別情報出力命令が与えられたときに出力される情報が製品識別情報ｘ０〜ｚ０ではなく、エミュレーションチップ１２では、周辺機能部選択信号情報ａ０〜ｆ０および入力制御信号情報ｐ０〜ｕ０である点である。そして、この周辺機能部選択信号情報ａ０〜ｆ０および入力制御信号情報ｐ０〜ｕ０を記憶するためのレジスタとして、エミュレーションチップ１２では、周辺機能部選択信号用レジスタ９０および入力制御信号用レジスタ９５がそれぞれ設けられている。
【００６５】
この周辺機能部選択信号用レジスタ９０に記憶された周辺機能部選択信号情報ａ０〜ｆ０が、周辺機能部の選択信号ａ〜ｆとして周辺機能部選択信号用レジスタ９０から出力される。
【００６６】
また、入力制御信号用レジスタ９５に記憶された入力制御信号情報ｐ０〜ｕ０が、入力制御信号ｐ〜ｕとして入力制御信号用レジスタ９５から出力される。
【００６７】
したがって、本実施の形態のエミュレーションチップ１２では、第１の実施の形態のエミュレーションチップ１および第２の実施の形態のエミュレーションチップ１１とは異なり、周辺機能部選択信号生成回路６および入力制御信号生成回路７は設けられていない。
【００６８】
図１０は、図９の周辺機能部選択信号用レジスタ９０および入力制御信号用レジスタ９５の出力状態の例を表わす図である。
【００６９】
図１０（ａ）は、図３に示した３つのマイクロコンピュータ製品に対する周辺機能部選択信号用レジスタ９０の出力状態を表わす図である。この周辺機能部選択信号用レジスタ９０の出力が周辺機能部の選択信号ａ〜ｆとなり、それぞれのマイクロコンピュータ製品に使用されている周辺機能部を周辺機能部３１〜３６の中から選択する。
【００７０】
図１０（ｂ）は、図３に示した３つのマイクロコンピュータ製品に対する入力制御信号用レジスタ９５の出力状態を表わす図である。この入力制御信号用レジスタ９５の出力が入力制御信号ｐ〜ｕとなり、特定入出力端子群Ｐ〜Ｕの中で、それぞれのマイクロコンピュータ製品で使用されない特定入出力端子群からの入力を禁止する。
【００７１】
上述したように、本実施の形態のエミュレーションチップ１２では、評価用ＣＰＵコア２から出力された周辺機能部選択信号情報ａ０〜ｆ０および入力制御信号情報ｐ０〜ｕ０を周辺機能部選択信号用レジスタ９０および入力制御信号用レジスタ９５に記憶し、出力することにより、エミュレータ対象のマイクロコンピュータ製品の構成に適合したエミュレーションチップを形成することができる。
【００７２】
【発明の効果】
このような本発明のエミュレーションチップによれば、所定の周辺機能部を選択すること、および所定の入力制御信号を与えることにより、共通のＣＰＵコアを有するマイクロコンピュータ製品群のいずれのマイクロコンピュータであってもエミュレーションを行うことができる。
【００７３】
また、前記マイクロコンピュータ製品用のいずれのエミュレーション装置にも共通に使用することができる。
【００７４】
そのため、マイクロコンピュータ製品のエミュレーション装置ごとにエミュレーションチップを開発する必要がなく、エミュレーションチップおよびエミュレーション装置の開発に掛かるコストと開発期間を削減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るエミュレーションチップのブロック図。
【図２】本発明の実施の形態に係るエミュレーションチップの入力制御回路の例を示すブロック図。
【図３】共通のＣＰＵコアを有する複数のマイクロコンピュータの製品の例を示すブロック図。
【図４】本発明の実施の形態に係るエミュレーションチップの周辺機能部選択信号の状態の例を示す図。
【図５】本発明の実施の形態に係るエミュレーションチップの入力制御信号の状態の例を示す図。
【図６】本発明の第２の実施の形態に係るエミュレーションチップのブロック図。
【図７】シリアル−パラレル変換レジスタを用いた本発明の第１の実施の形態の変形例を説明するための図。
【図８】シリアル−パラレル変換レジスタを用いた本発明の第２の実施の形態の変形例を説明するための図。
【図９】本発明の第３の実施の形態に係るエミュレーションチップのブロック図。
【図１０】本発明の第３の実施の形態で使用される周辺機能部選択信号用レジスタおよび入力制御信号用レジスタの出力状態の例を示す図。
【符号の説明】
１、１１、１２ エミュレーションチップ
２ 評価用ＣＰＵコア
３１、３２、３３、３４、３５、３６ 周辺機能部
４１、４２、４３、４４、４５、４６ 入力制御回路
４１１、４１２、４１３、４１４ ＡＮＤゲート
５１、５２、５３、５００ 識別信号端子
６ 周辺機能部選択信号の生成回路
７ 入力制御信号生成回路
８ 製品識別信号用レジスタ
９０ 周辺機能部選択信号用レジスタ
９５ 入力制御信号用レジスタ
１０１、１０２、１０３ マイクロコンピュータ製品
２００ ＣＰＵコア
５５０、５５５ シリアル−パラレル変換レジスタ
Ｋ 共通入出力端子群
Ｐ、Ｑ、Ｒ、Ｓ、Ｔ、Ｕ 特定入出力端子群
ａ、ｂ、ｃ、ｄ、ｅ、ｆ 周辺機能部の選択信号
ｐ、ｑ、ｒ、ｓ、ｔ、ｕ 入力制御信号
ｘ、ｙ、ｚ 製品識別信号
ｘ０、ｙ０、ｚ０ 製品識別情報
ＳＳ シリアル形式製品識別信号
ＳＳ０ シリアル形式製品識別情報
ａ０〜ｆ０ 周辺機能部選択信号情報
ｐ０〜ｕ０ 入力制御信号情報
【発明の属する技術分野】
本発明は、共通のＣＰＵコアを有する複数のマイクロコンピュータ用の開発ツールに搭載されるエミュレーションチップに関する。
【０００２】
【従来の技術】
マイクロコンピュータは、一般に、共通のアーキテクチャのＣＰＵをコアに、用途ごとにＣＰＵ周辺機能と入出力端子の組み合わせを変え、例えば、画像処理、通信、電子機器制御などの特定用途に最適な製品を一連の製品群とするマイクロコンピュータファミリを形成している。
【０００３】
また、マイクロコンピュータのプログラム開発には、エミュレーション装置などの開発ツールが必要であり、エミュレーション装置には、使用するマイクロコンピュータと同一の機能が必要である。
【０００４】
したがって、マイクロコンピュータファミリを形成する一連の製品群には、それぞれの製品ごとに専用のエミュレーション装置が必要となる。
【０００５】
従来、このような専用のエミュレーション装置を構成するため、ＣＰＵコアを評価するための共通の評価用ＣＰＵチップと、製品ごとに異なるＣＰＵ周辺機能部分を搭載する評価用周辺機能チップとを組み合わせたチップセットが用いられていた（例えば、特許文献１参照。）。
【０００６】
【特許文献１】
特開平７−２８６６５号公報（第７頁、図１）
【０００７】
【発明が解決しようとする課題】
しかしながら、上述したような評価用ＣＰＵチップと評価用周辺機能チップとを組み合わせたチップセットを用いた場合、マイクロコンピュータの製品ごとに評価用周辺チップを用意しなければならず、その開発およびエミュレーション装置の開発に多大なコストと開発期間を要していた。
【０００８】
そこで、本発明の目的は、共通のＣＰＵコアを有する複数のマイクロコンピュータ製品のエミュレーション装置に共通に使用でき、かつ１チップで構成されるエミュレーションチップを提供することにある。
【０００９】
【課題を解決するための手段】
本発明の一態様によれば、複数のマイクロコンピュータに共通に使用されるＣＰＵコアと同一機能を有する評価用ＣＰＵコア部と、前記複数のマイクロコンピュータに使用されるＣＰＵ周辺機能部と同一機能を有する複数のＣＰＵ周辺機能部と、前記複数のマイクロコンピュータに使用される入力が可能な端子群と同一の機能を有する入力が可能な端子群と、前記複数のマイクロコンピュータに使用される出力端子群と同一の機能を有する出力端子群と、前記複数のＣＰＵ周辺機能部の内、エミュレート対象のマイクロコンピュータに必要なＣＰＵ周辺機能部を選択する選択手段と、前記入力が可能な端子群の内、選択された端子からの入力を禁止するための入力制御信号を生成する手段とを具備することを特徴とするエミュレーションチップが提供される。
【００１０】
また、本発明の別の態様によれば、複数のマイクロコンピュータに共通に使用されるＣＰＵコアと同一機能を有する評価用ＣＰＵコア部と、前記複数のマイクロコンピュータに使用されるＣＰＵ周辺機能部と同一機能を有する複数のＣＰＵ周辺機能部と、前記複数のマイクロコンピュータに使用される入力が可能な端子群と同一の機能を有する入力が可能な端子群と、前記複数のマイクロコンピュータに使用される出力端子群と同一の機能を有する出力端子群と、前記複数のＣＰＵ周辺機能部の内、エミュレート対象のマイクロコンピュータに必要なＣＰＵ周辺機能部を選択するための選択信号を記憶し、かつ記憶した信号を出力する手段と、前記入力が可能な端子群の内、選択された端子からの入力を禁止するための入力制御信号を記憶し、かつ記憶した信号を出力する手段とを具備することを特徴とするエミュレーションチップが提供される。
【００１１】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００１２】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係るエミュレーションチップのブロック図である。
【００１３】
エミュレーションチップ１は、機能ブロックとして評価用ＣＰＵコア２と周辺機能部３１〜３６を有し、入出力端子として共通入出力端子群Ｋと特定入出力端子群Ｐ〜Ｕを有している。
【００１４】
評価用ＣＰＵコア２は、エミュレート対象のマイクロコンピュータファミリの製品に共通に使用されるＣＰＵコアと同一の機能を有し、また、マイクロコンピュータのプログラム評価を行うために必要な機能を有している。
【００１５】
周辺機能部３１〜３６は、エミュレート対象のマイクロコンピュータファミリの製品のいずれかの製品で使用されるＣＰＵ周辺機能、例えば、メモリ制御、通信制御、グラフィック制御、タイマなどの機能ブロックであり、図１では、それぞれの機能をＡ〜Ｆで表わす。
【００１６】
共通入出力端子群Ｋは、エミュレート対象のマイクロコンピュータファミリの製品のいずれの製品でも共通に使用される入力端子と入出力兼用端子および出力端子からなる端子群である。
【００１７】
特定入出力端子群Ｐ〜Ｕは、それぞれ、エミュレート対象のマイクロコンピュータファミリの製品において必要に応じて使用される入力端子と入出力兼用端子および出力端子からなる端子群である。これらの端子の内、入力が可能な端子は、入力端子と入出力兼用端子である。
【００１８】
また、エミュレーションチップ１には、識別信号端子５１、５２、５３があり、エミュレート対象のマイクロコンピュータの製品を識別するための製品識別信号ｘ、ｙ、ｚがそれぞれの端子から与えられる。なお、本実施の形態においては、識別信号端子の数が３個となっているが、識別信号端子の数は３個に限定されるものではなく、製品を識別するのに必要な識別信号の組み合わせの数に応じて任意の個数設けられるものである。
【００１９】
製品識別信号ｘ、ｙ、ｚは、周辺機能部選択信号を生成する生成回路６に入力され、生成回路６からは、周辺機能部の選択信号ａ〜ｆが出力される。ここでは、周辺機能部の選択信号ａ〜ｆには、製品識別信号ｘ、ｙ、ｚの信号の組み合わせに応じて、例えば、「選択」＝１、「非選択」＝０の信号レベルがそれぞれ出力されるものとする。
【００２０】
周辺機能部３１〜３６のうち、周辺機能部の選択信号ａ〜ｆにより選択された周辺機能部のみに、評価用ＣＰＵコア２や共通入出力端子群Ｋあるいは特定入出力端子群Ｐ〜Ｕなどとの間の信号送受に必要な電気的接続経路が形成される。
【００２１】
また、製品識別信号ｘ、ｙ、ｚは、入力制御信号生成回路７に入力され、入力制御信号生成回路７からは、入力制御信号ｐ〜ｕが出力される。
【００２２】
入力制御信号ｐ〜ｕは、入力制御回路４１〜４６にそれぞれ入力され、特定入出力端子群Ｐ〜Ｕに含まれる入力端子および入出力端子の入力をそれぞれ制御する。ここでは、入力制御信号ｐ〜ｕには、製品識別信号ｘ、ｙ、ｚの信号の組み合わせに応じて、例えば、「入力禁止」＝０、「入力許可」＝１の信号レベルがそれぞれ出力されるものとする。これにより、「入力禁止」として選択された端子からの入力は禁止される。
【００２３】
すなわち、この入力制御信号ｐ〜ｕによってエミュレート対象の製品に使用されない特定入出力端子群には「入力禁止」の信号レベルを入力し、これらの特定入出力端子群からの入力を禁止するものである。
【００２４】
図２に、入力制御回路４１を例にとって、その回路構成例を示す。特定入出力端子群Ｐに含まれる入力端子および入出力兼用端子の入力側にＡＮＤゲート４１１〜４１４を挿入する。このＡＮＤゲート４１１〜４１４の一端に入力制御信号ｐを入力する。これにより、入力制御信号ｐに「入力禁止」＝０の信号が与えられた場合、ＡＮＤゲート４１１〜４１４の出力は強制的に０となり、入力端子および入出力兼用端子からの入力は阻止される。
【００２５】
一方、入力制御信号ｐが「入力許可」＝１のときには、ＡＮＤゲート４１１〜４１４の出力には、入力端子および入出力兼用端子の入力がそのまま表われる。
【００２６】
他の入力制御回路４２〜４６も、この入力制御回路４１と同様の回路構成を取っている。
【００２７】
なお、本実施の形態においては、入力制御信号ｐにより特定入出力端子群Ｐの総ての入力が共通に制御されるが、特定入出力端子群Ｐの個々の入力ごとに異なる入力制御信号を設けて、特定入出力端子群Ｐの個々の入力ごとに入力を制御することも可能である。
【００２８】
ここで、エミュレーションチップ１の説明を続ける前に、本チップがエミュレートの対象とするマイクロコンピュータ製品について説明しておく。
【００２９】
図３は、図１のエミュレーションチップ１がエミュレートの対象とするファミリ展開されているマイクロコンピュータの複数の製品の例を示すブロック図である。ここでは、一連の製品の中から３つの製品の例を示している。ただし、このファミリにはこの他にも図示しない種々の製品が存在している。
【００３０】
図３（ａ）に示すマイクロコンピュータ製品１０１は、ファミリ製品共通のＣＰＵコア２００と共通入出力端子群Ｋの他に、周辺機能Ａ、Ｄ、Ｅ、Ｆ、すなわち周辺機能部３１、３４、３５、３６を有し、特定入出力端子群Ｐ、Ｓ、Ｔ、Ｕを有している。
【００３１】
次に、図３（ｂ）に示すマイクロコンピュータ製品１０２は、ファミリ製品共通のＣＰＵコア２００と共通入出力端子群Ｋの他に、周辺機能Ｂ、Ｄ、Ｆ、すなわち周辺機能部３２、３４、３６を有し、特定入出力端子群Ｑ、Ｓ、Ｕを有している。
【００３２】
また、図３（ｃ）に示すマイクロコンピュータ製品１０３は、ファミリ製品共通のＣＰＵコア２００と共通入出力端子群Ｋの他に、周辺機能Ａ、Ｂ、Ｅ、すなわち周辺機能部３１、３２、３５を有し、特定入出力端子群Ｐ、Ｑ、Ｔを有している。
【００３３】
このような３通りのマイクロコンピュータ製品をエミュレートするには、それぞれのマイクロコンピュータ製品と同じ機能と同じ端子を有するエミュレーションチップが必要である。
【００３４】
そこで、以下、本実施の形態のエミュレーションチップ１で、図３に示した３通りのマイクロコンピュータ製品用のエミュレーションチップを形成する方法を説明する。
【００３５】
いま、マイクロコンピュータ製品１０１、マイクロコンピュータ製品１０２、マイクロコンピュータ製品１０３に対する製品識別信号ｘ〜ｚの組み合わせを（ｘ、ｙ、ｚ）の形式で表わして、それぞれ、（０、０、０）、（０、０、１）、（０、１、０）とする。
【００３６】
この製品識別信号ｘ〜ｚが、識別信号端子５１〜５３から周辺機能部選択信号の生成回路６に入力されると、生成回路６は、この製品識別信号ｘ〜ｚの組み合わせを読み取って、エミュレート対象製品に必要な周辺機能部を選択するための周辺機能部の選択信号ａ〜ｆを発生する。
【００３７】
図４は、製品識別信号ｘ〜ｚの組み合わせに対して出力される周辺機能部の選択信号ａ〜ｆの信号状態を表わす図である。
【００３８】
図４に示すように、エミュレート対象製品がマイクロコンピュータ製品１０１のときは、周辺機能部の選択信号ａ、ｄ、ｅ、ｆが１となって、周辺機能部３１、３４、３５、３６が選択される。
【００３９】
また、エミュレート対象製品がマイクロコンピュータ製品１０２のときは、周辺機能部の選択信号ｂ、ｄ、ｆが１となって、周辺機能部３２、３４、３６が選択される。
【００４０】
また、エミュレート対象製品がマイクロコンピュータ製品１０３のときは、周辺機能部の選択信号ａ、ｂ、ｅが１となって、周辺機能部３１、３２、３５が選択される。
【００４１】
このようにして、エミュレーションチップ１は、製品識別信号ｘ〜ｚの組み合わせによって、マイクロコンピュータ製品１０１、マイクロコンピュータ製品１０２、マイクロコンピュータ製品１０３と同じ機能を有するエミュレーションチップを形成する。
【００４２】
なお、周辺機能部３３は、上記３つのマイクロコンピュータ製品では使用されないが、この３製品以外の図示しない他のマイクロコンピュータ製品にて使用される周辺機能部である。
【００４３】
一方、製品識別信号ｘ〜ｚが同じく入力される入力制御信号生成回路７は、製品識別信号ｘ〜ｚの組み合わせ信号に対して、入力制御信号ｐ〜ｕを発生する。
【００４４】
図５は、製品識別信号ｘ〜ｚの組み合わせに対して出力される入力制御信号ｐ〜ｕの信号状態を表す図である。
【００４５】
図５に示すように、エミュレート対象製品がマイクロコンピュータ製品１０１のときは、入力制御信号ｑ、ｒが０となって、マイクロコンピュータ製品１０１で使用されない特定入出力端子群Ｑ、Ｒからの入力が禁止される。
【００４６】
また、エミュレート対象製品がマイクロコンピュータ製品１０２のときは、入力制御信号ｐ、ｒ、ｔが０となって、マイクロコンピュータ製品１０２で使用されない特定入出力端子群Ｐ、Ｒ、Ｔからの入力が禁止される。
【００４７】
また、エミュレート対象製品がマイクロコンピュータ製品１０３のときは、入力制御信号ｒ、ｓ、ｕが０となって、マイクロコンピュータ製品１０３で使用されない特定入出力端子群Ｒ、Ｓ、Ｕからの入力が禁止される。
【００４８】
このようにして、エミュレーションチップ１は、製品識別信号ｘ〜ｚの組み合わせによって、マイクロコンピュータ製品１０１、マイクロコンピュータ製品１０２、マイクロコンピュータ製品１０３のそれぞれで使用されず開放状態となっている特定入出力端子群からの入力を禁止し、外来ノイズの侵入や貫通電流の発生等入力端子の開放による問題の発生を防止する。
【００４９】
なお、特定入出力端子群Ｒは、上記３つのマイクロコンピュータ製品では使用されないが、この３製品以外の図示しない他のマイクロコンピュータ製品にて使用される特定入出力端子群である。
【００５０】
このように、製品識別信号ｘ〜ｚによりエミュレート対象のマイクロコンピュータ製品を識別することにより、エミュレーションチップ１は、いずれのマイクロコンピュータ製品のエミュレーションにも使用することができる。
【００５１】
（第２の実施の形態）
図６は、本発明の第２の実施の形態に係るエミュレーションチップのブロック図である。
【００５２】
エミュレーションチップ１１は、第１の実施の形態のエミュレーションチップ１と同じく、機能ブロックとして評価用ＣＰＵコア２と周辺機能部３１〜３６を有し、入出力端子として共通入出力端子群Ｋと特定入出力端子群Ｐ〜Ｕを有し、周辺機能部選択信号の生成回路６と入力制御信号生成回路７も同じく有している。
【００５３】
第１の実施の形態のエミュレーションチップ１と異なる点は、識別信号端子５１〜５３がなく、製品識別信号ｘ〜ｚが、評価用ＣＰＵコア２から製品識別信号用レジスタ８を介して与えられる点である。
【００５４】
本実施の形態においては、評価用ＣＰＵコア２に製品識別情報出力命令（すなわち、エミュレート対象のマイクロコンピュータ製品を識別するための情報を出力するための命令）が用意されており、評価用ＣＰＵコア２へ、この製品識別情報出力命令を与えることにより、評価用ＣＰＵコア２から製品識別情報ｘ０〜ｚ０が出力される。この製品識別情報ｘ０〜ｚ０が製品識別信号用レジスタ８に記憶され、その出力が製品識別信号ｘ〜ｚとなる。
【００５５】
本実施の形態においても製品識別情報ｘ０〜ｚ０と周辺機能部の選択信号ａ〜ｆおよび入力制御信号ｐ〜ｕとの関係を、図４および図５とすると、本エミュレーションチップ１１も図３の３つのマイクロコンピュータ製品１０１〜１０３用のエミュレーションチップを形成する。
【００５６】
このような本実施の形態のエミュレーションチップ１１は、ソフトウェア（製品識別情報出力命令）により、エミュレートする製品の切り替えが可能であり、識別信号端子および識別信号を生成するための外部回路を設ける必要がない。
【００５７】
なお、第１の実施の形態および第２の実施の形態では、製品識別信号をパラレル形式のデータとしているが、シリアル形式のデータで与えることもできる。
【００５８】
図７は、第１の実施の形態において、製品識別信号をシリアル形式のデータで与えるときの変形例を示している。
【００５９】
図７では、図１の識別信号端子５１〜５３の代わりに識別信号端子５００を設け、この識別信号端子５００からシリアル形式識別信号ＳＳをシリアル−パラレル変換レジスタ５５０へ入力する。シリアル−パラレル変換レジスタ５５０は、シリアル形式識別信号ＳＳをパラレル形式の製品識別信号ｘ〜ｚに変換し、図１の生成回路６および入力制御信号生成回路７へ入力する。
【００６０】
図８は、第２の実施の形態において、製品識別信号をシリアル形式のデータで与えるときの変形例を示している。
【００６１】
図８では、図６の製品識別信号用レジスタ８の代わりにシリアル−パラレル変換レジスタ５５５を設け、このシリアル−パラレル変換レジスタ５５５へ評価用ＣＰＵコア２からシリアル形式識別信号ＳＳ０を入力する。シリアル−パラレル変換レジスタ５５５は、シリアル形式識別信号ＳＳ０をパラレル形式の製品識別信号ｘ〜ｚに変換し、図６の生成回路６および入力制御信号生成回路７へ入力する。
【００６２】
（第３の実施の形態）
図９は、本発明の第３の実施の形態に係るエミュレーションチップのブロック図である。
【００６３】
エミュレーションチップ１２は、第２の実施の形態のエミュレーションチップ１１と同じく、機能ブロックとして評価用ＣＰＵコア２と周辺機能部３１〜３６を有し、入出力端子として共通入出力端子群Ｋと特定入出力端子群Ｐ〜Ｕを有している。
【００６４】
第２の実施の形態のエミュレーションチップ１１と異なる点は、評価用ＣＰＵコア２へ製品識別情報出力命令が与えられたときに出力される情報が製品識別情報ｘ０〜ｚ０ではなく、エミュレーションチップ１２では、周辺機能部選択信号情報ａ０〜ｆ０および入力制御信号情報ｐ０〜ｕ０である点である。そして、この周辺機能部選択信号情報ａ０〜ｆ０および入力制御信号情報ｐ０〜ｕ０を記憶するためのレジスタとして、エミュレーションチップ１２では、周辺機能部選択信号用レジスタ９０および入力制御信号用レジスタ９５がそれぞれ設けられている。
【００６５】
この周辺機能部選択信号用レジスタ９０に記憶された周辺機能部選択信号情報ａ０〜ｆ０が、周辺機能部の選択信号ａ〜ｆとして周辺機能部選択信号用レジスタ９０から出力される。
【００６６】
また、入力制御信号用レジスタ９５に記憶された入力制御信号情報ｐ０〜ｕ０が、入力制御信号ｐ〜ｕとして入力制御信号用レジスタ９５から出力される。
【００６７】
したがって、本実施の形態のエミュレーションチップ１２では、第１の実施の形態のエミュレーションチップ１および第２の実施の形態のエミュレーションチップ１１とは異なり、周辺機能部選択信号生成回路６および入力制御信号生成回路７は設けられていない。
【００６８】
図１０は、図９の周辺機能部選択信号用レジスタ９０および入力制御信号用レジスタ９５の出力状態の例を表わす図である。
【００６９】
図１０（ａ）は、図３に示した３つのマイクロコンピュータ製品に対する周辺機能部選択信号用レジスタ９０の出力状態を表わす図である。この周辺機能部選択信号用レジスタ９０の出力が周辺機能部の選択信号ａ〜ｆとなり、それぞれのマイクロコンピュータ製品に使用されている周辺機能部を周辺機能部３１〜３６の中から選択する。
【００７０】
図１０（ｂ）は、図３に示した３つのマイクロコンピュータ製品に対する入力制御信号用レジスタ９５の出力状態を表わす図である。この入力制御信号用レジスタ９５の出力が入力制御信号ｐ〜ｕとなり、特定入出力端子群Ｐ〜Ｕの中で、それぞれのマイクロコンピュータ製品で使用されない特定入出力端子群からの入力を禁止する。
【００７１】
上述したように、本実施の形態のエミュレーションチップ１２では、評価用ＣＰＵコア２から出力された周辺機能部選択信号情報ａ０〜ｆ０および入力制御信号情報ｐ０〜ｕ０を周辺機能部選択信号用レジスタ９０および入力制御信号用レジスタ９５に記憶し、出力することにより、エミュレータ対象のマイクロコンピュータ製品の構成に適合したエミュレーションチップを形成することができる。
【００７２】
【発明の効果】
このような本発明のエミュレーションチップによれば、所定の周辺機能部を選択すること、および所定の入力制御信号を与えることにより、共通のＣＰＵコアを有するマイクロコンピュータ製品群のいずれのマイクロコンピュータであってもエミュレーションを行うことができる。
【００７３】
また、前記マイクロコンピュータ製品用のいずれのエミュレーション装置にも共通に使用することができる。
【００７４】
そのため、マイクロコンピュータ製品のエミュレーション装置ごとにエミュレーションチップを開発する必要がなく、エミュレーションチップおよびエミュレーション装置の開発に掛かるコストと開発期間を削減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るエミュレーションチップのブロック図。
【図２】本発明の実施の形態に係るエミュレーションチップの入力制御回路の例を示すブロック図。
【図３】共通のＣＰＵコアを有する複数のマイクロコンピュータの製品の例を示すブロック図。
【図４】本発明の実施の形態に係るエミュレーションチップの周辺機能部選択信号の状態の例を示す図。
【図５】本発明の実施の形態に係るエミュレーションチップの入力制御信号の状態の例を示す図。
【図６】本発明の第２の実施の形態に係るエミュレーションチップのブロック図。
【図７】シリアル−パラレル変換レジスタを用いた本発明の第１の実施の形態の変形例を説明するための図。
【図８】シリアル−パラレル変換レジスタを用いた本発明の第２の実施の形態の変形例を説明するための図。
【図９】本発明の第３の実施の形態に係るエミュレーションチップのブロック図。
【図１０】本発明の第３の実施の形態で使用される周辺機能部選択信号用レジスタおよび入力制御信号用レジスタの出力状態の例を示す図。
【符号の説明】
１、１１、１２ エミュレーションチップ
２ 評価用ＣＰＵコア
３１、３２、３３、３４、３５、３６ 周辺機能部
４１、４２、４３、４４、４５、４６ 入力制御回路
４１１、４１２、４１３、４１４ ＡＮＤゲート
５１、５２、５３、５００ 識別信号端子
６ 周辺機能部選択信号の生成回路
７ 入力制御信号生成回路
８ 製品識別信号用レジスタ
９０ 周辺機能部選択信号用レジスタ
９５ 入力制御信号用レジスタ
１０１、１０２、１０３ マイクロコンピュータ製品
２００ ＣＰＵコア
５５０、５５５ シリアル−パラレル変換レジスタ
Ｋ 共通入出力端子群
Ｐ、Ｑ、Ｒ、Ｓ、Ｔ、Ｕ 特定入出力端子群
ａ、ｂ、ｃ、ｄ、ｅ、ｆ 周辺機能部の選択信号
ｐ、ｑ、ｒ、ｓ、ｔ、ｕ 入力制御信号
ｘ、ｙ、ｚ 製品識別信号
ｘ０、ｙ０、ｚ０ 製品識別情報
ＳＳ シリアル形式製品識別信号
ＳＳ０ シリアル形式製品識別情報
ａ０〜ｆ０ 周辺機能部選択信号情報
ｐ０〜ｕ０ 入力制御信号情報
Claims (10)
- 複数のマイクロコンピュータに共通に使用されるＣＰＵコアと同一機能を有する評価用ＣＰＵコア部と、
前記複数のマイクロコンピュータに使用されるＣＰＵ周辺機能部と同一機能を有する複数のＣＰＵ周辺機能部と、
前記複数のマイクロコンピュータに使用される入力が可能な端子群と同一の機能を有する入力が可能な端子群と、
前記複数のマイクロコンピュータに使用される出力端子群と同一の機能を有する出力端子群と、
前記複数のＣＰＵ周辺機能部の内、エミュレート対象のマイクロコンピュータに必要なＣＰＵ周辺機能部を選択する選択手段と、
前記入力が可能な端子群の内、選択された端子からの入力を禁止するための入力制御信号を生成する手段とを具備することを特徴とするエミュレーションチップ。 - 前記選択手段および前記入力制御信号を生成する手段が、エミュレート対象のマイクロコンピュータ製品を識別するための信号が入力される少なくとも一の端子を共有することを特徴とする請求項１に記載のエミュレーションチップ。
- 前記選択手段および前記入力制御信号を生成する手段が、前記評価用ＣＰＵコア部から出力されるエミュレート対象のマイクロコンピュータ製品を識別するための少なくとも一の製品識別信号を記憶するレジスタを共有することを特徴とする請求項１に記載のエミュレーションチップ。
- 前記選択手段が、前記評価用ＣＰＵコア部から出力される選択信号を記憶するレジスタを有することを特徴とする請求項１に記載のエミュレーションチップ。
- 前記入力制御信号を生成する手段が、前記評価用ＣＰＵコア部から出力される入力制御信号を記憶するレジスタを有することを特徴とする請求項１に記載のエミュレーションチップ。
- 複数のマイクロコンピュータに共通に使用されるＣＰＵコアと同一機能を有する評価用ＣＰＵコア部と、
前記複数のマイクロコンピュータに使用されるＣＰＵ周辺機能部と同一機能を有する複数のＣＰＵ周辺機能部と、
前記複数のマイクロコンピュータに使用される入力が可能な端子群と同一の機能を有する入力が可能な端子群と、
前記複数のマイクロコンピュータに使用される出力端子群と同一の機能を有する出力端子群と、
前記複数のＣＰＵ周辺機能部の内、エミュレート対象のマイクロコンピュータに必要なＣＰＵ周辺機能部を選択するための選択信号を記憶し、かつ記憶した信号を出力する手段と、
前記入力が可能な端子群の内、選択された端子からの入力を禁止するための入力制御信号を記憶し、かつ記憶した信号を出力する手段とを具備することを特徴とするエミュレーションチップ。 - 前記選択信号が、前記評価用ＣＰＵコア部から送出される情報に基づくことを特徴とする請求項６に記載のエミュレーションチップ。
- 前記入力制御信号が、前記評価用ＣＰＵコア部から送出される情報に基づくことを特徴とする請求項６に記載のエミュレーションチップ。
- 前記選択信号を記憶し、かつ記憶した信号を出力する手段が、レジスタであることを特徴とする請求項６に記載のエミュレーションチップ。
- 前記入力制御信号を記憶し、かつ記憶した信号を出力する手段が、レジスタであることを特徴とする請求項６に記載のエミュレーションチップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003093175A JP2004302733A (ja) | 2003-03-31 | 2003-03-31 | エミュレーションチップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003093175A JP2004302733A (ja) | 2003-03-31 | 2003-03-31 | エミュレーションチップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004302733A true JP2004302733A (ja) | 2004-10-28 |
Family
ID=33406034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003093175A Pending JP2004302733A (ja) | 2003-03-31 | 2003-03-31 | エミュレーションチップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004302733A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006195793A (ja) * | 2005-01-14 | 2006-07-27 | Fujitsu Ltd | マイクロコントローラ |
-
2003
- 2003-03-31 JP JP2003093175A patent/JP2004302733A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006195793A (ja) * | 2005-01-14 | 2006-07-27 | Fujitsu Ltd | マイクロコントローラ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2000275303A (ja) | バウンダリスキャンテスト方法及びバウンダリスキャンテスト装置 | |
| KR20070009718A (ko) | 소비전력해석 방지기능이 있는 반도체 장치 | |
| US5994917A (en) | Method and apparatus for sequencing an integrated circuit | |
| US20010028629A1 (en) | Self-synchronous transfer control circuit and data driven information processing device using the same | |
| US7139673B1 (en) | Method of and circuit for verifying a data transfer protocol | |
| KR960035290A (ko) | 데이타 프로세싱 시스템의 버스 로딩 분배 방법과 장치 | |
| JPH0711787B2 (ja) | デ−タ処理装置 | |
| JP2004302733A (ja) | エミュレーションチップ | |
| JPH09512370A (ja) | 保護システムにおける信号処理方法及び装置 | |
| JP4915779B2 (ja) | 装置間の接続方式および接続装置 | |
| KR20050084803A (ko) | 기능 블럭 및 테스트 제어기를 포함한 모듈, 다수의모듈을 포함한 전자 장치 및 평가 툴 | |
| US7652503B2 (en) | Semiconductor device | |
| US5590371A (en) | Serial communication circuit on an LSI chip and communicating with another microcomputer on the chip | |
| US7395520B2 (en) | LSI apparatus | |
| JP2005309652A (ja) | マイクロコントローラ | |
| KR101100754B1 (ko) | 이중버퍼 구조를 가진 타이머 회로 | |
| JPS6031641A (ja) | ワンチツプマイクロコンピユ−タ | |
| JP3310482B2 (ja) | マイクロコンピュータ | |
| KR100219529B1 (ko) | 마이크로 콘트롤러 | |
| JP3137089B2 (ja) | マイクロコンピュータ | |
| US6067630A (en) | Signal processor | |
| JPH11143852A (ja) | マイクロプロセッサ | |
| KR19990069873A (ko) | 테스트 기능을 갖는 반도체장치 | |
| KR20000017416A (ko) | 반도체 장치 | |
| JPH10254509A (ja) | プログラマブルコントローラ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050428 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050606 |