KR101100754B1 - 이중버퍼 구조를 가진 타이머 회로 - Google Patents
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Abstract
Description
Claims (4)
- 시스템 버스 또는 외부 모듈과 인터페이싱을 수행하고, 타이머 초기화 신호, 타이머 설정시간 정보신호, 수동로드 신호, 자동로드 신호를 생성하기 위한 인터페이스 수단과, 상기 인터페이스 수단으로부터 출력된 신호와 카운팅값에 응답하여 설정시간에 따른 카운팅 제어를 수행하기 위한 제어 수단과, 상기 제어 수단에 제어 받아 상기 설정시간에 대응하는 카운팅을 수행하기 위한 카운팅 수단을 구비하며,상기 제어 수단은,상기 타이머 설정시간 정보신호를 저장하기 위한 제1 저장수단;상기 수동로드 신호, 상기 자동로드 신호 및 카운팅값 검출신호에 응답하여 상기 제1 저장수단에 저장된 상기 타이머 설정시간 정보신호 및 현재 타이머 설정시간 정보신호를 선택적으로 출력하기 위한 다중화수단;상기 다중화수단의 출력신호를 저장하고, 상기 현재 타이머 설정시간 정보신호를 상기 다중화수단으로 피드백하는 제2 저장수단; 및상기 제2 저장수단의 출력신호와 상기 카운팅값을 입력 받아 상기 카운팅값이 상기 설정시간에 이르렀는지를 나타내는 상기 카운팅값 검출신호를 출력하기 위한 검출수단을 구비하는 타이머 회로.
- 제1항에 있어서,상기 자동로드 신호와 상기 카운팅값 검출신호를 논리조합하기 위한 논리조합부를 더 구비하는 것을 특징으로 하는 타이머 회로.
- 제2항에 있어서,상기 논리조합부는 상기 자동로드 신호와 상기 카운팅값 검출신호를 입력으로 하는 앤드 게이트를 구비하는 것을 특징으로 하는 타이머 회로.
- 제1항에 있어서,상기 제1 및 제2 저장수단은 각각 베이스 레지스터를 구비하는 것을 특징으로 하는 타이머 회로.
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