JP2005018685A - タイマ回路 - Google Patents
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Abstract
【課題】消費電力の少ないタイマ回路を提供する。
【解決手段】カウントクロック信号１４をカウントするバイナリカウンタ１２と、バイナリカウンタ１２のカウント出力値を入力する複数のタイマブロック１１とを設ける。各タイマブロック１１は、バイナリカウンタ１１のカウント出力値をビットシフトして出力し、かつシフト量を選択可能なシフタ１１３と、タイマ一致周期を決める値が設定されるコンペアレジスタ１１１と、シフタ１１３の出力値とコンペアレジスタ１１１の設定値とを加算する加算器１１４と、加算器１１４による演算結果を格納する比較レジスタ１１５と、比較レジスタ１１５の出力値とシフタ１１３の出力値とを比較し両者が一致したときに一致信号１６をタイマ信号として出力する比較器１１６とで構成し、一致信号１６に応答して加算器１１４の演算結果を比較レジスタ１１５に格納する。
【選択図】 図１
【解決手段】カウントクロック信号１４をカウントするバイナリカウンタ１２と、バイナリカウンタ１２のカウント出力値を入力する複数のタイマブロック１１とを設ける。各タイマブロック１１は、バイナリカウンタ１１のカウント出力値をビットシフトして出力し、かつシフト量を選択可能なシフタ１１３と、タイマ一致周期を決める値が設定されるコンペアレジスタ１１１と、シフタ１１３の出力値とコンペアレジスタ１１１の設定値とを加算する加算器１１４と、加算器１１４による演算結果を格納する比較レジスタ１１５と、比較レジスタ１１５の出力値とシフタ１１３の出力値とを比較し両者が一致したときに一致信号１６をタイマ信号として出力する比較器１１６とで構成し、一致信号１６に応答して加算器１１４の演算結果を比較レジスタ１１５に格納する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、割込み発生やタイマパルス出力などを行うタイマ回路に関するもので、特にタイマ回路の消費電力を低減させる構成に関するものである。
【０００２】
【従来の技術】
従来、複数本の周期の異なるタイマ信号を出力するタイマ回路を実装するためには、複数のタイマブロックを設ける必要があり、そのためタイマブロックと同じ数のカウンタが必要であった。（特許文献１参照）。
【０００３】
【特許文献１】
特開平８−１０１７２８号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、従来のタイマ回路の構成では、最も信号遷移確率の高いカウンタがタイマブロックの数だけ必要となるため、消費電力が多いという問題点があった。
【０００５】
本発明の目的は、消費電力を削減することができるタイマ回路を提供することである。
【０００６】
【課題を解決するための手段】
第１の発明のタイマ回路は、クロック信号をカウントするカウンタと、カウンタのカウント出力値を入力する複数のタイマブロックとを備えている。
【０００７】
複数のタイマブロックの各々は、カウンタのカウント出力値をビットシフトして出力し、かつシフト量を選択可能なシフタと、タイマ一致周期を決める値が設定される第１のレジスタと、シフタの出力値と第１のレジスタの設定値とを演算する演算器と、演算器による演算結果を格納する第２のレジスタと、第２のレジスタの出力値とシフタの出力値とを比較し両者が一致したときに一致信号をタイマ信号として出力する比較器とからなり、一致信号に応答して演算器の演算結果を第２のレジスタに格納するようにしている。
【０００８】
上記のカウンタとしては、例えば、バイナリカウンタが使用される。
【０００９】
この構成によれば、信号遷移確率が高く消費電力の多いカウンタを複数のタイマブロックで共用しているので、複数のタイマ信号を生成するのに必要なカウンタの個数を削減することができ、全体として消費電力を削減することができる。
【００１０】
第１の発明の構成において、複数個のカウンタを設け、複数個のカウンタに複数のクロック信号を各々入力し、複数のカウンタを選択的に使用するようにしてもよい。この場合、複数のカウンタの中から、タイマブロック毎に任意のカウンタが選択される。このように構成すると、互いに相関のない複数のクロック信号を入力とするタイマ回路を実現することができる。つまり、互いに相関のない複数のクロック信号でカウントされたカウンタによって、各タイマブロックを駆動できるため、タイマブロック毎に互いに相関のない複数のクロック信号で動作させることができる。
【００１１】
また、第１の発明の構成において、カウンタの入力部にクロック信号を分周してカウンタに与える分周回路を設け、分周回路の分周比の設定値に応じてシフタのシフト量を制御するシフト量制御回路を設けてもよい。このように構成すると、カウンタの信号遷移確率を分周比に対応して減少させることができ、消費電力をより削減することができる。
【００１２】
第２の発明のタイマ回路は、クロック信号をカウントするカウンタと、カウンタのカウント出力値を入力する複数のタイマブロックと、シフト量を選択可能なシフタとを備えている。
【００１３】
複数のタイマブロックの各々は、タイマ一致周期を決める値が設定される第１のレジスタと、カウンタのカウント出力値と第１のレジスタの出力値とを演算する演算器と、演算器による演算結果を格納する第２のレジスタと、第２のレジスタの出力値とカウンタの出力値とを比較し両者が一致したときに一致信号をタイマ信号として出力する比較器とからなり、一致信号に応答して演算器の演算結果を第２のレジスタに格納するようにしている。
【００１４】
シフタは、第１のレジスタの入力部に設けられて第１のレジスタへの入力値をビットシフトして出力するようにしている。
【００１５】
また、上記のカウンタとしては、バイナリカウンタもしくはグレイコードカウンタが使用される。
【００１６】
この構成によれば、信号遷移確率が高く消費電力の多いカウンタを複数のタイマブロックで共用しているので、複数のタイマ信号を生成するのに必要なカウンタの個数を削減することができ、全体として消費電力を削減することができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１８】
（第１の実施の形態）
図１は本発明の第１の実施の形態のタイマ回路の全体の構成を示している。図１において、タイマ回路１は、内部に複数のタイマブロック１１，１１，…を内蔵している。本実施の形態のタイマ回路では、実現したいタイマのビット幅を３、設定できる分周比を２分周、１分周としている。
【００１９】
各タイマブロック１１は、タイマ回路１の内部において、複数個、つまり使用したいタイマ信号の本数分だけ存在する。
【００２０】
バイナリカウンタ１２は、タイマ回路１の内部に１個存在する。本実施の形態では４ビット幅のレジスタとなっており、０から１５までの値をカウントする。なお、バイナリカウンタのビット幅は、実現したいタイマのビット幅とクロック分周比に従って可変である。具体的には、ビット幅としては、（実現したいタイマのビット幅）＋ｌｏｇ２（実現したいクロック分周比）の幅が必要である。
【００２１】
なお、バイナリカウンタ１２を、入力するクロック信号の個数と同じ数だけ備え、クロック信号の選択にしたがって、タイマブロック１１に入力するバイナリカウンタ１１を選択することによって、互いに相関のない複数のクロック信号を入力とするタイマ回路を実現することが可能となる。つまり、互いに相関のない複数のクロック信号でカウントされたカウンタによって、各タイマブロックを駆動できるため、タイマブロック毎に互いに相関のない複数のクロック信号で動作させることができる。
【００２２】
また、バイナリカウンタ１２をフリーランカウンタやウォッチドッグタイマなどの別のタイマ回路とで共有することによって、回路サイズと消費電力の低減を実現することができる。
【００２３】
コンペアレジスタ設定信号１３は、タイマ動作のカウント設定値を入力する。この値の設定によってタイマ一致信号の発生周期が決まる。本実施の形態では、３ビットタイマを実現するため、３ビット幅の信号となっている。
【００２４】
カウントクロック信号１４は、バイナリカウンタ１２へ入力されるクロック信号である。
【００２５】
タイマクロック分周設定信号１５は、タイマ動作のクロックの分周比を設定する信号である。タイマブロック１１と同じ数だけ入力されている。本実施の形態では、１分周と２分周を設定できる。
【００２６】
一致信号１６は、タイマ信号として出力されるものであり、コンペアレジスタ設定信号１３で設定した値の周期で値１を出力する。そして、この一致信号１６の信号値によって、外部回路で割込み発生やタイマパルス出力機能などを実現することができる。
【００２７】
コンペアレジスタ１１１は、コンペアレジスタ設定信号１３によって設定されるカウント設定値を保持する。本実施の形態では、３ビットタイマを実現するため３ビット幅のレジスタで構成されている。
【００２８】
分周比制御部１１２は、タイマクロック分周設定信号１５によって設定された分周比に応じたシフト量制御信号を出力してシフタ１１３へ与える。
【００２９】
シフタ１１３は、バイナリカウンタ１２から入力されるカウント出力値を右シフトして出力する。シフタ１１３のシフト量は分周比制御部１１２によって制御される。シフト後のビット幅は、実現したいタイマのビット幅と等しくなっており、タイマのビット幅からあふれたビットは切り捨てられる。
【００３０】
本実施の形態では、シフト量が０の場合、バイナリカウンタ１２のカウント出力値の下位３ビットが出力され、シフト量が１の場合、バイナリカウンタ１２のカウント出力値を右シフトし、あふれたビットを切り捨てた値すなわちバイナリカウンタ１２のカウント出力値の上位３ビットが出力される。
【００３１】
なお、シフト量は１ビット単位である必要はなく、例えば実現したい分周比が１分周、２分周、８分周の場合、０ビットシフト、１ビットシフト、３ビットシフトの３種類のシフトが実現できればよい。
【００３２】
加算器１１４は、コンペアレジスタ１１１の保持値とシフタ１１３の出力値とを加算する。なお、バイナリカウンタ１２のダウンカウンタである場合には、シフタ１１３の出力値からコンペアレジスタ１１１の保持値が減算される。
【００３３】
比較レジスタ１１５は、加算器１１４による加算結果を保持する。
【００３４】
比較器１１６は、比較レジスタ１１５の保持値と、シフタ１１３の出力値とを比較し、両者が一致したときに一致信号１６をタイマ信号として出力する。上記の比較レジスタ１１５は、一致信号１６に応答して加算器１１４の加算結果が格納される。厳密にいうと、加算結果は、分周比制御部１１２で生成された比較レジスタ書き込みタイミング制御信号１１１２のタイミングに応答して比較レジスタ１１５に格納される。
【００３５】
シフト量制御信号１１１１は、分周比制御部１１２の出力であり、シフタ１１３に入力される。タイマクロック分周設定信号１５によって設定された分周比が１分周の場合、シフタ１１３のシフト量は０で、分周比が２分周の場合、シフタ１１３のシフト量は１となる。分周比がｎ分周の場合、シフト量はｌｏｇ２（ｎ）である。
【００３６】
比較レジスタ書き込みタイミング制御信号１１１２は、値１のときに比較レジスタ１１５に加算器１１４の出力値が書き込まれる。シフタ１１３のシフト量が０の場合、比較レジスタ書き込みタイミング制御信号１１１２は、一致信号１６が値１のとき、値１となる。シフト量が１の場合、比較レジスタ書き込みタイミング制御信号１１１２は、バイナリカウンタ１２の出力の下位１ビットの信号と一致信号１６の論理積が１のときに値１となる。シフト量がｎビットの場合、バイナリカウンタ１２の出力値の下位ｎビットがすべて１のときで、かつ一致信号１６が１のとき、すなわちバイナリカウンタ１２の出力値下位ｎビットと一致信号１６のすべてのビットの論理積が１のときに、比較レジスタ書き込みタイミング制御信号が１となる。
【００３７】
ここで、シフト量が０でない場合に、バイナリカウンタの下位１ビットまたはｎビットと一致信号との論理積をとっている理由について、図２の波形２６、２７、２８を用いて説明する。一致信号１６をそのまま書き込みタイミングとして使用すると周期が微妙にずれてしまう。波形２６と波形２８の一致をとると、波形２６における数値‘７’の途中で書き込みが行われてしまう。これに対し、下位ビットの論理積をとることによって波形２６における数値‘７’の最終フェーズのみ書込み信号（波形２７）がたつことによって次のクロックタイミングで比較レジスタに書き込むことができる。
【００３８】
数値７（十進数）は、２進数表記では‘１１１’であるが、カウンタは４ビットあるので、波形２６における数値７のタイミングでは、カウンタは数値１４（２進数表記では、‘１１１０’）と数値１５（２進数表記では‘１１１１’）をさしている。書き込み信号はカウンタが１５をさしているときに生成したいために、上記のように論理積をとっている。
【００３９】
図２は図１のタイマ回路１のカウント動作時の詳細を示すタイミングチャートである。本図ではコンペアレジスタに値４を設定し、分周比として値１を設定した場合と、コンペアレジスタに値４を設定し、分周比として値２を設定した場合とについて示している。
【００４０】
図２において、符号２１はカウントクロック信号１４の波形である。
【００４１】
符号２２はバイナリカウンタ１２のカウント出力値である。
【００４２】
符号２３は分周比１の場合のシフタ１１３の出力値（シフト後のバイナリカウンタ値）である。この場合、シフト量が０であるので、符号２２のバイナリカウンタ１２のカウント出力値の下位３ビットの値となっている。
【００４３】
符号２４は分周比１の場合の比較レジスタ書き込みタイミング制御信号１１１２の波形である。この波形２４は、シフタ１１３の出力値２３と後述する比較レジスタ１１５の出力値２５とが一致したときに１（ハイレベル）となっている。
【００４４】
符号２５は分周比１の場合の比較レジスタ１１５の出力値である。比較レジスタ１１５の出力値２５の変化タイミングは、波形２４が１（ハイレベル）のときの波形２１の立ち上がりエッジとなっている。そして、比較レジスタ１１５の保持する値は、シフタ１１３の出力値２３とコンペアレジスタ１１１の設定値である値４とを加算した値の下位３ビットの値となっている。
【００４５】
符号２６は分周比２の場合のシフタ１１３の出力値（シフト後のバイナリカウンタ値）である。この場合、シフト量が１であるので、バイナリカウンタ１２の上位３ビットの値となっている。
【００４６】
符号２７は分周比２の場合の比較レジスタ書き込みタイミング制御信号１１１２の波形である。この波形２７は、シフタ１１３の出力値２６と後述する比較レジスタ１１５の出力値２８とが一致し、かつバイナリカウンタ１２のカウント出力値２２の下位１ビットが１のときに値１（ハイレベル）となる。
【００４７】
符号２８は分周比２の場合の比較レジスタ１１５の出力値である。比較レジスタ１１５の出力値２８の変化タイミングは、波形２７が１（ハイレベル）のときの波形２１の立ち上がりエッジとなっている。比較レジスタ１１５の保持する値は、シフタ１１３の出力値２６とコンペアレジスタ１１１の設定値である値４とを加算した値の下位３ビットの値となっている。
【００４８】
この実施の形態によれば、タイマ回路に設けられる、バイナリカウンタ１２の個数を削減することができ、したがって、バイナリカウンタ１２による信号遷移確率をタイマ回路全体で、低減することによって低消費電力化を図ったタイマ回路を実現することができる。
【００４９】
（第２の実施の形態）
図３は本発明の第２の実施の形態のタイマ回路の全体の構成を示している。図３において、１７は分周比制御ブロックであり、カウントクロック信号１４と全てのタイマブロック１１，１１，…のついての分周比設定信号１５を入力としている。
【００５０】
符号１７１は分周比制御ブロック１７によって分周されたカウントクロック信号であり、分周比設定信号１５の設定値にしたがってカウントクロック信号１４を分周したものである。
【００５１】
つまり、分周比制御ブロック１７は、すべてのタイマブロック１１，１１，…の分周比設定から最大の周波数となる分周クロックをバイナリカウンタ１２のカウントクロック信号として出力している。具体的に説明すると、３つのタイマブロック１１，１１，１１があり、それぞれの分周比設定が８分周、２分周、１６分周となっていると仮定すると、このときカウントクロック信号１７１は、カウントクロック信号１４の２分周の周波数となるクロック信号となる。
【００５２】
符号１７２，１７２，…は、分周比制御ブロック１７による補正後の分周設定信号であり、分周比設定信号１５，１５，…によって入力されたタイマクロック分周設定を補正したものである。すべてのタイマブロック１１，１１，…の分周比設定の最大周波数がｎ分周であるとき、補正後の分周設定信号１７２は分周比設定信号１５の設定値／ｎの設定値に補正される。
【００５３】
３つのタイマブロックがあり、それぞれの分周比設定が８分周、２分周、１６分周となっていると仮定すると、分周比の最大周波数は２分周であるので、このときそれぞれの補正後の分周設定信号１７２は４分周、１分周、８分周に補正される。
【００５４】
この実施の形態によれば、カウントクロック信号１４を分周してバイナリカウンタ１２に加えるようにしたので、バイナリカウンタに加わるクロック信号の周波数が低くなり、バイナリカウンタ１２自体の信号遷移確率を低減することが可能となる。その結果、第１の実施の形態に比べて、いっそう低消費電力化を図ったタイマ回路を実現することが可能となる。
【００５５】
（第３の実施の形態）
図４は本発明の第３の実施の形態のタイマ回路の全体の構成を示している。図４において、タイマ回路３は、内部に複数のタイマブロック３１，３１，…を内蔵している。本実施の形態のタイマ回路では、実現したいタイマのビット幅を３、設定できる分周比を２分周、１分周としている。
【００５６】
各タイマブロック３１はタイマ回路３の内部において、複数個、つまり使用したいタイマ信号の本数分だけ存在する。
【００５７】
バイナリカウンタ３２は、タイマ回路３の内部に１個存在する。本実施の形態では４ビット幅のレジスタとなっており、０から１５までの値をカウントする。なお、バイナリカウンタのビット幅は、実現したいタイマのビット幅とクロック分周比に従って可変である。具体的には、ビット幅としては、（実現したいタイマのビット幅）＋ｌｏｇ２（実現したいクロック分周比）の幅が必要である。
【００５８】
なお、バイナリカウンタ３２をグレイコードカウンタなど信号遷移確率の低い構成に変更することによって、より低消費電力なカウンタを得ることができ、したがってより低消費電力のタイマ回路を実現することが可能となる。
【００５９】
また、カウンタをフリーランカウンタやウォッチドッグタイマなどの別のタイマとで共有することによって、回路サイズと消費電力の低減を実現することができる。
【００６０】
コンペアレジスタ設定信号３３は、タイマ動作のカウント設定値を入力する。この値の設定によってタイマ一致信号の発生周期が決まる。本実施の形態では、３ビットタイマを実現するため、３ビット幅の信号となっている。
【００６１】
カウントクロック信号３４は、バイナリカウンタ３２へ入力されるクロック信号である。
【００６２】
タイマクロック分周設定信号３５は、タイマ動作のクロックの分周比を設定する信号である。タイマブロック３１と同じ数だけ入力されている。本実施の形態では、１分周と２分周を設定できる。
【００６３】
一致信号３６は、タイマ信号として出力されるものであり、コンペアレジスタ設定信号３３で設定した値の周期で値１を出力する。そして、この一致信号３６の信号値によって、外部回路で割込み発生やタイマパルス出力機能などを実現することができる。
【００６４】
シフタ３７は、後述のコンペアレジスタ３１１に設定する値を、各タイマブロック３１毎のタイマクロック分周設定信号３５による分周比設定の値にしたがってシフトする。１分周の場合は０ビット左シフトし、２分周の場合は１ビット左シフトする。分周比がｎ分周の場合、左シフト量はｌｏｇ２（ｎ）である。シフト後のたりないビットは０で埋められる。
【００６５】
なお、シフト量は１ビット単位である必要はなく、例えば実現したい分周比が１分周、２分周、８分周の場合、０ビットシフト、１ビットシフト、３ビットシフトの３種類のシフトが実現できればよい。
【００６６】
コンペアレジスタ３１１は、シフタ３７によるシフト後の出力値をカウント設定値として保持する。本実施の形態では３ビットタイマを実現するため４ビット幅のレジスタで構成されている。なお、コンペアレジスタ３１１のビット幅は実現したいタイマのビット幅とクロック分周比に従って可変であり、（実現したいタイマのビット幅）＋ｌｏｇ２（実現したいクロック分周比）の幅が必要である。
【００６７】
加算器３１２は、コンペアレジスタ３１１の出力値とバイナリカウンタ３２のカウント出力値とを加算する。なお、バイナリカウンタ３２のダウンカウンタである場合には、バイナリカウンタ３２の出力値からコンペアレジスタ３１１の保持値が減算される。
【００６８】
比較レジスタ３１３は、加算器３１２によって加算された値を保持する。なお、比較レジスタ３１３のビット幅は、実現したいタイマのビット幅とクロック分周比に従って可変であり、（実現したいタイマのビット幅）＋ｌｏｇ２（実現したいクロック分周比）の幅が必要である。
【００６９】
比較器３１４は、バイナリカウンタ３２のカウント出力値と比較レジスタ３１３の出力値とを比較し、一致信号３６をタイマ信号として出力する。上記の比較レジスタ３１３は、一致信号３６に応答して加算器３１２の加算結果が格納される。
【００７０】
図５は図４のタイマ回路３のカウント動作時の詳細を示すタイミングチャートである。本図ではコンペアレジスタに値４を設定し、分周比として値１を設定した場合と、コンペアレジスタに値４を設定し、分周比として値２を設定した場合とについて示している。
【００７１】
図５において、符号４１はカウントクロック信号３４の波形である。
【００７２】
符号４２はバイナリカウンタ３２のカウント出力値である。
【００７３】
符号４３は分周比１の場合の比較レジスタ書き込みタイミング制御信号の波形であり、一致信号３６の波形と等しい。
【００７４】
符号４４は分周比１の場合の比較レジスタ３１３の出力値である。分周比１の場合、コンペアレジスタ設定信号３３で値４を設定すると、コンペアレジスタ３１１には値４が保持されるため、一致信号３６が１（ハイレベル）のタイミングで、加算器３１２の出力が格納される。つまり、一致信号３６が１（ハイレベル）のタイミングで比較レジスタ３１３の保持値は値４が加算された状態となる。
【００７５】
符号４５は分周比２の場合の比較レジスタ書き込みタイミング制御信号の波形であり、一致信号３６の波形と等しい。
【００７６】
符号４６は分周比２の場合の比較レジスタ３１３の出力値である。分周比２の場合、コンペアレジスタ設定信号３３で値４を設定すると、コンペアレジスタ３１１には左方向に１ビットシフトされた値、すなわち８が保持されるため、一致信号３６が１（ハイレベル）のタイミングで、加算器３１２の出力が格納される。つまり、一致信号３６が１（ハイレベル）のタイミングで比較レジスタ３１３の保持値は値８が加算された状態となる。
【００７７】
図１の構成では２分周設定の場合、バイナリカウンタ１２の下位１ビットが１のときのカウントクロック信号１４の立ち上がりエッジで一致信号が変化したが、下位１ビットが０のときには一致信号は変化できなかった。つまり、各タイマブロックの動作タイミングはｎ分周設定の場合、バイナリカウンタ１２の下位ｎ−１ビットが全て１の時に限定されており、タイマブロックの分周設定が同じである場合、タイマブロックの動作タイミングはタイマブロックのスタートタイミングに依存せず固定であった。しかしながら、この実施の形態の場合、比較レジスタ３１３の出力値４６の変化タイミングは、カウントクロック信号３４のどのエッジでも一致信号は変化できるため、動作タイミングの分解能はカウントクロック信号３４の周波数に等しい。つまり、タイマブロックの分周設定が同じである場合、動作周期は分周設定に依存して一定であるが、動作タイミングはタイマブロックのスタートタイミングに依存して変化する。
【００７８】
この実施の形態によれば、バイナリカウンタ３２の出力側にシフタを設けるのではなく、コンペアレジスタ３１１の入力側にシフタ３７を設けたので、分周設定時でも分解能が高く高精度な低消費電力タイマを実現することができる。
【００７９】
【発明の効果】
本発明のタイマ回路によれば、最も信号遷移確率の高いカウンタを複数のタイマブロックで共用することで、カウンタの個数を削減することで、カウンタ部分の信号遷移確率を低減し、それによって回路全体の消費電力を有効に削減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のタイマ回路の構成を示すブロック図である。
【図２】本発明の第１の実施の形態のタイマ回路の動作を示すタイミングチャートである。
【図３】本発明の第２の実施の形態のタイマ回路の構成を示すブロック図である。
【図４】本発明の第３の実施の形態のタイマ回路の構成を示すブロック図である。
【図５】本発明の第３の実施の形態のタイマ回路の動作を示すタイミングチャートである。
【符号の説明】
１ タイマ回路
１１ タイマブロック
１２ バイナリカウンタ
１３ コンペアレジスタ設定信号
１４ カウントクロック信号
１５ タイマクロック分周設定信号
１６ 一致信号
１７ 分周比制御ブロック
１１１ コンペアレジスタ
１１２ 分周比制御部
１１３ シフタ
１１４ 加算器
１１５ 比較レジスタ
１１６ 比較器
１７１ カウントクロック信号
１７２ 分周設定信号
１１１１ シフト量制御信号
１１１２ 比較レジスタ書き込みタイミング制御信号
２１ カウントクロック信号の波形
２２ バイナリカウンタのカウント出力値
２３ シフト後のバイナリカウンタ値
２４ 比較レジスタ書き込みタイミング制御信号の波形
２５ 比較レジスタの出力値
２６ シフト後のバイナリカウンタ値
２７ 比較レジスタ書き込みタイミング制御信号の波形
２８ 比較レジスタの出力値
３ タイマ回路
３１ タイマブロック
３２ バイナリカウンタ
３３ コンペアレジスタ設定信号
３４ カウントクロック信号
３５ タイマクロック分周設定信号
３６ 一致信号
３７ シフタ
３１１ コンペアレジスタ
３１２ 加算器
３１３ 比較レジスタ
３１４ 比較器
４１ カウントクロック信号の波形
４２ バイナリカウンタのカウント出力値
４３ 比較レジスタ書き込みタイミング制御信号の波形
４４ 比較レジスタの出力値
４５ 比較レジスタ書き込みタイミング制御信号の波形
４６ 比較レジスタの出力値
【発明の属する技術分野】
本発明は、割込み発生やタイマパルス出力などを行うタイマ回路に関するもので、特にタイマ回路の消費電力を低減させる構成に関するものである。
【０００２】
【従来の技術】
従来、複数本の周期の異なるタイマ信号を出力するタイマ回路を実装するためには、複数のタイマブロックを設ける必要があり、そのためタイマブロックと同じ数のカウンタが必要であった。（特許文献１参照）。
【０００３】
【特許文献１】
特開平８−１０１７２８号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、従来のタイマ回路の構成では、最も信号遷移確率の高いカウンタがタイマブロックの数だけ必要となるため、消費電力が多いという問題点があった。
【０００５】
本発明の目的は、消費電力を削減することができるタイマ回路を提供することである。
【０００６】
【課題を解決するための手段】
第１の発明のタイマ回路は、クロック信号をカウントするカウンタと、カウンタのカウント出力値を入力する複数のタイマブロックとを備えている。
【０００７】
複数のタイマブロックの各々は、カウンタのカウント出力値をビットシフトして出力し、かつシフト量を選択可能なシフタと、タイマ一致周期を決める値が設定される第１のレジスタと、シフタの出力値と第１のレジスタの設定値とを演算する演算器と、演算器による演算結果を格納する第２のレジスタと、第２のレジスタの出力値とシフタの出力値とを比較し両者が一致したときに一致信号をタイマ信号として出力する比較器とからなり、一致信号に応答して演算器の演算結果を第２のレジスタに格納するようにしている。
【０００８】
上記のカウンタとしては、例えば、バイナリカウンタが使用される。
【０００９】
この構成によれば、信号遷移確率が高く消費電力の多いカウンタを複数のタイマブロックで共用しているので、複数のタイマ信号を生成するのに必要なカウンタの個数を削減することができ、全体として消費電力を削減することができる。
【００１０】
第１の発明の構成において、複数個のカウンタを設け、複数個のカウンタに複数のクロック信号を各々入力し、複数のカウンタを選択的に使用するようにしてもよい。この場合、複数のカウンタの中から、タイマブロック毎に任意のカウンタが選択される。このように構成すると、互いに相関のない複数のクロック信号を入力とするタイマ回路を実現することができる。つまり、互いに相関のない複数のクロック信号でカウントされたカウンタによって、各タイマブロックを駆動できるため、タイマブロック毎に互いに相関のない複数のクロック信号で動作させることができる。
【００１１】
また、第１の発明の構成において、カウンタの入力部にクロック信号を分周してカウンタに与える分周回路を設け、分周回路の分周比の設定値に応じてシフタのシフト量を制御するシフト量制御回路を設けてもよい。このように構成すると、カウンタの信号遷移確率を分周比に対応して減少させることができ、消費電力をより削減することができる。
【００１２】
第２の発明のタイマ回路は、クロック信号をカウントするカウンタと、カウンタのカウント出力値を入力する複数のタイマブロックと、シフト量を選択可能なシフタとを備えている。
【００１３】
複数のタイマブロックの各々は、タイマ一致周期を決める値が設定される第１のレジスタと、カウンタのカウント出力値と第１のレジスタの出力値とを演算する演算器と、演算器による演算結果を格納する第２のレジスタと、第２のレジスタの出力値とカウンタの出力値とを比較し両者が一致したときに一致信号をタイマ信号として出力する比較器とからなり、一致信号に応答して演算器の演算結果を第２のレジスタに格納するようにしている。
【００１４】
シフタは、第１のレジスタの入力部に設けられて第１のレジスタへの入力値をビットシフトして出力するようにしている。
【００１５】
また、上記のカウンタとしては、バイナリカウンタもしくはグレイコードカウンタが使用される。
【００１６】
この構成によれば、信号遷移確率が高く消費電力の多いカウンタを複数のタイマブロックで共用しているので、複数のタイマ信号を生成するのに必要なカウンタの個数を削減することができ、全体として消費電力を削減することができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１８】
（第１の実施の形態）
図１は本発明の第１の実施の形態のタイマ回路の全体の構成を示している。図１において、タイマ回路１は、内部に複数のタイマブロック１１，１１，…を内蔵している。本実施の形態のタイマ回路では、実現したいタイマのビット幅を３、設定できる分周比を２分周、１分周としている。
【００１９】
各タイマブロック１１は、タイマ回路１の内部において、複数個、つまり使用したいタイマ信号の本数分だけ存在する。
【００２０】
バイナリカウンタ１２は、タイマ回路１の内部に１個存在する。本実施の形態では４ビット幅のレジスタとなっており、０から１５までの値をカウントする。なお、バイナリカウンタのビット幅は、実現したいタイマのビット幅とクロック分周比に従って可変である。具体的には、ビット幅としては、（実現したいタイマのビット幅）＋ｌｏｇ２（実現したいクロック分周比）の幅が必要である。
【００２１】
なお、バイナリカウンタ１２を、入力するクロック信号の個数と同じ数だけ備え、クロック信号の選択にしたがって、タイマブロック１１に入力するバイナリカウンタ１１を選択することによって、互いに相関のない複数のクロック信号を入力とするタイマ回路を実現することが可能となる。つまり、互いに相関のない複数のクロック信号でカウントされたカウンタによって、各タイマブロックを駆動できるため、タイマブロック毎に互いに相関のない複数のクロック信号で動作させることができる。
【００２２】
また、バイナリカウンタ１２をフリーランカウンタやウォッチドッグタイマなどの別のタイマ回路とで共有することによって、回路サイズと消費電力の低減を実現することができる。
【００２３】
コンペアレジスタ設定信号１３は、タイマ動作のカウント設定値を入力する。この値の設定によってタイマ一致信号の発生周期が決まる。本実施の形態では、３ビットタイマを実現するため、３ビット幅の信号となっている。
【００２４】
カウントクロック信号１４は、バイナリカウンタ１２へ入力されるクロック信号である。
【００２５】
タイマクロック分周設定信号１５は、タイマ動作のクロックの分周比を設定する信号である。タイマブロック１１と同じ数だけ入力されている。本実施の形態では、１分周と２分周を設定できる。
【００２６】
一致信号１６は、タイマ信号として出力されるものであり、コンペアレジスタ設定信号１３で設定した値の周期で値１を出力する。そして、この一致信号１６の信号値によって、外部回路で割込み発生やタイマパルス出力機能などを実現することができる。
【００２７】
コンペアレジスタ１１１は、コンペアレジスタ設定信号１３によって設定されるカウント設定値を保持する。本実施の形態では、３ビットタイマを実現するため３ビット幅のレジスタで構成されている。
【００２８】
分周比制御部１１２は、タイマクロック分周設定信号１５によって設定された分周比に応じたシフト量制御信号を出力してシフタ１１３へ与える。
【００２９】
シフタ１１３は、バイナリカウンタ１２から入力されるカウント出力値を右シフトして出力する。シフタ１１３のシフト量は分周比制御部１１２によって制御される。シフト後のビット幅は、実現したいタイマのビット幅と等しくなっており、タイマのビット幅からあふれたビットは切り捨てられる。
【００３０】
本実施の形態では、シフト量が０の場合、バイナリカウンタ１２のカウント出力値の下位３ビットが出力され、シフト量が１の場合、バイナリカウンタ１２のカウント出力値を右シフトし、あふれたビットを切り捨てた値すなわちバイナリカウンタ１２のカウント出力値の上位３ビットが出力される。
【００３１】
なお、シフト量は１ビット単位である必要はなく、例えば実現したい分周比が１分周、２分周、８分周の場合、０ビットシフト、１ビットシフト、３ビットシフトの３種類のシフトが実現できればよい。
【００３２】
加算器１１４は、コンペアレジスタ１１１の保持値とシフタ１１３の出力値とを加算する。なお、バイナリカウンタ１２のダウンカウンタである場合には、シフタ１１３の出力値からコンペアレジスタ１１１の保持値が減算される。
【００３３】
比較レジスタ１１５は、加算器１１４による加算結果を保持する。
【００３４】
比較器１１６は、比較レジスタ１１５の保持値と、シフタ１１３の出力値とを比較し、両者が一致したときに一致信号１６をタイマ信号として出力する。上記の比較レジスタ１１５は、一致信号１６に応答して加算器１１４の加算結果が格納される。厳密にいうと、加算結果は、分周比制御部１１２で生成された比較レジスタ書き込みタイミング制御信号１１１２のタイミングに応答して比較レジスタ１１５に格納される。
【００３５】
シフト量制御信号１１１１は、分周比制御部１１２の出力であり、シフタ１１３に入力される。タイマクロック分周設定信号１５によって設定された分周比が１分周の場合、シフタ１１３のシフト量は０で、分周比が２分周の場合、シフタ１１３のシフト量は１となる。分周比がｎ分周の場合、シフト量はｌｏｇ２（ｎ）である。
【００３６】
比較レジスタ書き込みタイミング制御信号１１１２は、値１のときに比較レジスタ１１５に加算器１１４の出力値が書き込まれる。シフタ１１３のシフト量が０の場合、比較レジスタ書き込みタイミング制御信号１１１２は、一致信号１６が値１のとき、値１となる。シフト量が１の場合、比較レジスタ書き込みタイミング制御信号１１１２は、バイナリカウンタ１２の出力の下位１ビットの信号と一致信号１６の論理積が１のときに値１となる。シフト量がｎビットの場合、バイナリカウンタ１２の出力値の下位ｎビットがすべて１のときで、かつ一致信号１６が１のとき、すなわちバイナリカウンタ１２の出力値下位ｎビットと一致信号１６のすべてのビットの論理積が１のときに、比較レジスタ書き込みタイミング制御信号が１となる。
【００３７】
ここで、シフト量が０でない場合に、バイナリカウンタの下位１ビットまたはｎビットと一致信号との論理積をとっている理由について、図２の波形２６、２７、２８を用いて説明する。一致信号１６をそのまま書き込みタイミングとして使用すると周期が微妙にずれてしまう。波形２６と波形２８の一致をとると、波形２６における数値‘７’の途中で書き込みが行われてしまう。これに対し、下位ビットの論理積をとることによって波形２６における数値‘７’の最終フェーズのみ書込み信号（波形２７）がたつことによって次のクロックタイミングで比較レジスタに書き込むことができる。
【００３８】
数値７（十進数）は、２進数表記では‘１１１’であるが、カウンタは４ビットあるので、波形２６における数値７のタイミングでは、カウンタは数値１４（２進数表記では、‘１１１０’）と数値１５（２進数表記では‘１１１１’）をさしている。書き込み信号はカウンタが１５をさしているときに生成したいために、上記のように論理積をとっている。
【００３９】
図２は図１のタイマ回路１のカウント動作時の詳細を示すタイミングチャートである。本図ではコンペアレジスタに値４を設定し、分周比として値１を設定した場合と、コンペアレジスタに値４を設定し、分周比として値２を設定した場合とについて示している。
【００４０】
図２において、符号２１はカウントクロック信号１４の波形である。
【００４１】
符号２２はバイナリカウンタ１２のカウント出力値である。
【００４２】
符号２３は分周比１の場合のシフタ１１３の出力値（シフト後のバイナリカウンタ値）である。この場合、シフト量が０であるので、符号２２のバイナリカウンタ１２のカウント出力値の下位３ビットの値となっている。
【００４３】
符号２４は分周比１の場合の比較レジスタ書き込みタイミング制御信号１１１２の波形である。この波形２４は、シフタ１１３の出力値２３と後述する比較レジスタ１１５の出力値２５とが一致したときに１（ハイレベル）となっている。
【００４４】
符号２５は分周比１の場合の比較レジスタ１１５の出力値である。比較レジスタ１１５の出力値２５の変化タイミングは、波形２４が１（ハイレベル）のときの波形２１の立ち上がりエッジとなっている。そして、比較レジスタ１１５の保持する値は、シフタ１１３の出力値２３とコンペアレジスタ１１１の設定値である値４とを加算した値の下位３ビットの値となっている。
【００４５】
符号２６は分周比２の場合のシフタ１１３の出力値（シフト後のバイナリカウンタ値）である。この場合、シフト量が１であるので、バイナリカウンタ１２の上位３ビットの値となっている。
【００４６】
符号２７は分周比２の場合の比較レジスタ書き込みタイミング制御信号１１１２の波形である。この波形２７は、シフタ１１３の出力値２６と後述する比較レジスタ１１５の出力値２８とが一致し、かつバイナリカウンタ１２のカウント出力値２２の下位１ビットが１のときに値１（ハイレベル）となる。
【００４７】
符号２８は分周比２の場合の比較レジスタ１１５の出力値である。比較レジスタ１１５の出力値２８の変化タイミングは、波形２７が１（ハイレベル）のときの波形２１の立ち上がりエッジとなっている。比較レジスタ１１５の保持する値は、シフタ１１３の出力値２６とコンペアレジスタ１１１の設定値である値４とを加算した値の下位３ビットの値となっている。
【００４８】
この実施の形態によれば、タイマ回路に設けられる、バイナリカウンタ１２の個数を削減することができ、したがって、バイナリカウンタ１２による信号遷移確率をタイマ回路全体で、低減することによって低消費電力化を図ったタイマ回路を実現することができる。
【００４９】
（第２の実施の形態）
図３は本発明の第２の実施の形態のタイマ回路の全体の構成を示している。図３において、１７は分周比制御ブロックであり、カウントクロック信号１４と全てのタイマブロック１１，１１，…のついての分周比設定信号１５を入力としている。
【００５０】
符号１７１は分周比制御ブロック１７によって分周されたカウントクロック信号であり、分周比設定信号１５の設定値にしたがってカウントクロック信号１４を分周したものである。
【００５１】
つまり、分周比制御ブロック１７は、すべてのタイマブロック１１，１１，…の分周比設定から最大の周波数となる分周クロックをバイナリカウンタ１２のカウントクロック信号として出力している。具体的に説明すると、３つのタイマブロック１１，１１，１１があり、それぞれの分周比設定が８分周、２分周、１６分周となっていると仮定すると、このときカウントクロック信号１７１は、カウントクロック信号１４の２分周の周波数となるクロック信号となる。
【００５２】
符号１７２，１７２，…は、分周比制御ブロック１７による補正後の分周設定信号であり、分周比設定信号１５，１５，…によって入力されたタイマクロック分周設定を補正したものである。すべてのタイマブロック１１，１１，…の分周比設定の最大周波数がｎ分周であるとき、補正後の分周設定信号１７２は分周比設定信号１５の設定値／ｎの設定値に補正される。
【００５３】
３つのタイマブロックがあり、それぞれの分周比設定が８分周、２分周、１６分周となっていると仮定すると、分周比の最大周波数は２分周であるので、このときそれぞれの補正後の分周設定信号１７２は４分周、１分周、８分周に補正される。
【００５４】
この実施の形態によれば、カウントクロック信号１４を分周してバイナリカウンタ１２に加えるようにしたので、バイナリカウンタに加わるクロック信号の周波数が低くなり、バイナリカウンタ１２自体の信号遷移確率を低減することが可能となる。その結果、第１の実施の形態に比べて、いっそう低消費電力化を図ったタイマ回路を実現することが可能となる。
【００５５】
（第３の実施の形態）
図４は本発明の第３の実施の形態のタイマ回路の全体の構成を示している。図４において、タイマ回路３は、内部に複数のタイマブロック３１，３１，…を内蔵している。本実施の形態のタイマ回路では、実現したいタイマのビット幅を３、設定できる分周比を２分周、１分周としている。
【００５６】
各タイマブロック３１はタイマ回路３の内部において、複数個、つまり使用したいタイマ信号の本数分だけ存在する。
【００５７】
バイナリカウンタ３２は、タイマ回路３の内部に１個存在する。本実施の形態では４ビット幅のレジスタとなっており、０から１５までの値をカウントする。なお、バイナリカウンタのビット幅は、実現したいタイマのビット幅とクロック分周比に従って可変である。具体的には、ビット幅としては、（実現したいタイマのビット幅）＋ｌｏｇ２（実現したいクロック分周比）の幅が必要である。
【００５８】
なお、バイナリカウンタ３２をグレイコードカウンタなど信号遷移確率の低い構成に変更することによって、より低消費電力なカウンタを得ることができ、したがってより低消費電力のタイマ回路を実現することが可能となる。
【００５９】
また、カウンタをフリーランカウンタやウォッチドッグタイマなどの別のタイマとで共有することによって、回路サイズと消費電力の低減を実現することができる。
【００６０】
コンペアレジスタ設定信号３３は、タイマ動作のカウント設定値を入力する。この値の設定によってタイマ一致信号の発生周期が決まる。本実施の形態では、３ビットタイマを実現するため、３ビット幅の信号となっている。
【００６１】
カウントクロック信号３４は、バイナリカウンタ３２へ入力されるクロック信号である。
【００６２】
タイマクロック分周設定信号３５は、タイマ動作のクロックの分周比を設定する信号である。タイマブロック３１と同じ数だけ入力されている。本実施の形態では、１分周と２分周を設定できる。
【００６３】
一致信号３６は、タイマ信号として出力されるものであり、コンペアレジスタ設定信号３３で設定した値の周期で値１を出力する。そして、この一致信号３６の信号値によって、外部回路で割込み発生やタイマパルス出力機能などを実現することができる。
【００６４】
シフタ３７は、後述のコンペアレジスタ３１１に設定する値を、各タイマブロック３１毎のタイマクロック分周設定信号３５による分周比設定の値にしたがってシフトする。１分周の場合は０ビット左シフトし、２分周の場合は１ビット左シフトする。分周比がｎ分周の場合、左シフト量はｌｏｇ２（ｎ）である。シフト後のたりないビットは０で埋められる。
【００６５】
なお、シフト量は１ビット単位である必要はなく、例えば実現したい分周比が１分周、２分周、８分周の場合、０ビットシフト、１ビットシフト、３ビットシフトの３種類のシフトが実現できればよい。
【００６６】
コンペアレジスタ３１１は、シフタ３７によるシフト後の出力値をカウント設定値として保持する。本実施の形態では３ビットタイマを実現するため４ビット幅のレジスタで構成されている。なお、コンペアレジスタ３１１のビット幅は実現したいタイマのビット幅とクロック分周比に従って可変であり、（実現したいタイマのビット幅）＋ｌｏｇ２（実現したいクロック分周比）の幅が必要である。
【００６７】
加算器３１２は、コンペアレジスタ３１１の出力値とバイナリカウンタ３２のカウント出力値とを加算する。なお、バイナリカウンタ３２のダウンカウンタである場合には、バイナリカウンタ３２の出力値からコンペアレジスタ３１１の保持値が減算される。
【００６８】
比較レジスタ３１３は、加算器３１２によって加算された値を保持する。なお、比較レジスタ３１３のビット幅は、実現したいタイマのビット幅とクロック分周比に従って可変であり、（実現したいタイマのビット幅）＋ｌｏｇ２（実現したいクロック分周比）の幅が必要である。
【００６９】
比較器３１４は、バイナリカウンタ３２のカウント出力値と比較レジスタ３１３の出力値とを比較し、一致信号３６をタイマ信号として出力する。上記の比較レジスタ３１３は、一致信号３６に応答して加算器３１２の加算結果が格納される。
【００７０】
図５は図４のタイマ回路３のカウント動作時の詳細を示すタイミングチャートである。本図ではコンペアレジスタに値４を設定し、分周比として値１を設定した場合と、コンペアレジスタに値４を設定し、分周比として値２を設定した場合とについて示している。
【００７１】
図５において、符号４１はカウントクロック信号３４の波形である。
【００７２】
符号４２はバイナリカウンタ３２のカウント出力値である。
【００７３】
符号４３は分周比１の場合の比較レジスタ書き込みタイミング制御信号の波形であり、一致信号３６の波形と等しい。
【００７４】
符号４４は分周比１の場合の比較レジスタ３１３の出力値である。分周比１の場合、コンペアレジスタ設定信号３３で値４を設定すると、コンペアレジスタ３１１には値４が保持されるため、一致信号３６が１（ハイレベル）のタイミングで、加算器３１２の出力が格納される。つまり、一致信号３６が１（ハイレベル）のタイミングで比較レジスタ３１３の保持値は値４が加算された状態となる。
【００７５】
符号４５は分周比２の場合の比較レジスタ書き込みタイミング制御信号の波形であり、一致信号３６の波形と等しい。
【００７６】
符号４６は分周比２の場合の比較レジスタ３１３の出力値である。分周比２の場合、コンペアレジスタ設定信号３３で値４を設定すると、コンペアレジスタ３１１には左方向に１ビットシフトされた値、すなわち８が保持されるため、一致信号３６が１（ハイレベル）のタイミングで、加算器３１２の出力が格納される。つまり、一致信号３６が１（ハイレベル）のタイミングで比較レジスタ３１３の保持値は値８が加算された状態となる。
【００７７】
図１の構成では２分周設定の場合、バイナリカウンタ１２の下位１ビットが１のときのカウントクロック信号１４の立ち上がりエッジで一致信号が変化したが、下位１ビットが０のときには一致信号は変化できなかった。つまり、各タイマブロックの動作タイミングはｎ分周設定の場合、バイナリカウンタ１２の下位ｎ−１ビットが全て１の時に限定されており、タイマブロックの分周設定が同じである場合、タイマブロックの動作タイミングはタイマブロックのスタートタイミングに依存せず固定であった。しかしながら、この実施の形態の場合、比較レジスタ３１３の出力値４６の変化タイミングは、カウントクロック信号３４のどのエッジでも一致信号は変化できるため、動作タイミングの分解能はカウントクロック信号３４の周波数に等しい。つまり、タイマブロックの分周設定が同じである場合、動作周期は分周設定に依存して一定であるが、動作タイミングはタイマブロックのスタートタイミングに依存して変化する。
【００７８】
この実施の形態によれば、バイナリカウンタ３２の出力側にシフタを設けるのではなく、コンペアレジスタ３１１の入力側にシフタ３７を設けたので、分周設定時でも分解能が高く高精度な低消費電力タイマを実現することができる。
【００７９】
【発明の効果】
本発明のタイマ回路によれば、最も信号遷移確率の高いカウンタを複数のタイマブロックで共用することで、カウンタの個数を削減することで、カウンタ部分の信号遷移確率を低減し、それによって回路全体の消費電力を有効に削減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のタイマ回路の構成を示すブロック図である。
【図２】本発明の第１の実施の形態のタイマ回路の動作を示すタイミングチャートである。
【図３】本発明の第２の実施の形態のタイマ回路の構成を示すブロック図である。
【図４】本発明の第３の実施の形態のタイマ回路の構成を示すブロック図である。
【図５】本発明の第３の実施の形態のタイマ回路の動作を示すタイミングチャートである。
【符号の説明】
１ タイマ回路
１１ タイマブロック
１２ バイナリカウンタ
１３ コンペアレジスタ設定信号
１４ カウントクロック信号
１５ タイマクロック分周設定信号
１６ 一致信号
１７ 分周比制御ブロック
１１１ コンペアレジスタ
１１２ 分周比制御部
１１３ シフタ
１１４ 加算器
１１５ 比較レジスタ
１１６ 比較器
１７１ カウントクロック信号
１７２ 分周設定信号
１１１１ シフト量制御信号
１１１２ 比較レジスタ書き込みタイミング制御信号
２１ カウントクロック信号の波形
２２ バイナリカウンタのカウント出力値
２３ シフト後のバイナリカウンタ値
２４ 比較レジスタ書き込みタイミング制御信号の波形
２５ 比較レジスタの出力値
２６ シフト後のバイナリカウンタ値
２７ 比較レジスタ書き込みタイミング制御信号の波形
２８ 比較レジスタの出力値
３ タイマ回路
３１ タイマブロック
３２ バイナリカウンタ
３３ コンペアレジスタ設定信号
３４ カウントクロック信号
３５ タイマクロック分周設定信号
３６ 一致信号
３７ シフタ
３１１ コンペアレジスタ
３１２ 加算器
３１３ 比較レジスタ
３１４ 比較器
４１ カウントクロック信号の波形
４２ バイナリカウンタのカウント出力値
４３ 比較レジスタ書き込みタイミング制御信号の波形
４４ 比較レジスタの出力値
４５ 比較レジスタ書き込みタイミング制御信号の波形
４６ 比較レジスタの出力値
Claims (7)
- クロック信号をカウントするカウンタと、前記カウンタのカウント出力値を入力する複数のタイマブロックとを備え、
前記複数のタイマブロックの各々は、前記カウンタのカウント出力値をビットシフトして出力し、かつシフト量を選択可能なシフタと、タイマ一致周期を決める値が設定される第１のレジスタと、前記シフタの出力値と前記第１のレジスタの設定値とを演算する演算器と、前記演算器による演算結果を格納する第２のレジスタと、前記第２のレジスタの出力値と前記シフタの出力値とを比較し両者が一致したときに一致信号をタイマ信号として出力する比較器とからなり、前記一致信号に応答して前記演算器の演算結果を前記第２のレジスタに格納するようにしているタイマ回路。 - 複数のクロック信号が入力され、前記複数のクロック信号にそれぞれ対応してカウンタを複数個有し、前記複数のカウンタを選択的に使用するようにした請求項１記載のタイマ回路。
- カウンタの入力部にクロック信号を分周して前記カウンタに与える分周回路を有し、前記分周回路の分周比の設定値に応じてシフタのシフト量を制御するシフト量制御回路を有する請求項１記載のタイマ回路。
- カウンタがバイナリカウンタである請求項１記載のタイマ回路。
- クロック信号をカウントするカウンタと、前記カウンタのカウント出力値を入力する複数のタイマブロックと、シフト量を選択可能なシフタとを備え、
前記複数のタイマブロックの各々は、タイマ一致周期を決める値が設定される第１のレジスタと、前記カウンタのカウント出力値と前記第１のレジスタの出力値とを演算する演算器と、前記演算器による演算結果を格納する第２のレジスタと、前記第２のレジスタの出力値と前記カウンタの出力値とを比較し両者が一致したときに一致信号をタイマ信号として出力する比較器とからなり、前記一致信号に応答して前記演算器の演算結果を前記第２のレジスタに格納するようにし、前記シフタは、前記第１のレジスタの入力部に設けられて前記第１のレジスタへの入力値をビットシフトして出力するようにしているタイマ回路。 - カウンタがバイナリカウンタである請求項５記載のタイマ回路。
- カウンタがグレイコードカウンタである請求項５記載のタイマ回路。
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR101100754B1 (ko) | 2004-12-30 | 2011-12-30 | 매그나칩 반도체 유한회사 | 이중버퍼 구조를 가진 타이머 회로 |
-
2003
- 2003-06-30 JP JP2003186163A patent/JP3847734B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101100754B1 (ko) | 2004-12-30 | 2011-12-30 | 매그나칩 반도체 유한회사 | 이중버퍼 구조를 가진 타이머 회로 |
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| JP3847734B2 (ja) | 2006-11-22 |
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