JP5150135B2 - シリアルテストインターフェースを有する回路構成、およびシリアルテスト作動モード手順 - Google Patents

Description

本発明は、請求項１の前文による特徴をもち、シリアルテストインターフェースを有する回路構成、または特にそのようなテストインターフェースを作動させるためのシリアルテスト作動モードに関する。

特許文献１には、集積回路配置のパラメータ化を行う方法、およびその目的のための集積回路配置が記載されている。原点は、実用上固定配線、または固定接続を有する構成部品を特徴とする集積回路配置である。パラメータ化操作によって回路配置用のパラメータを特定することができる。電源電圧が接続される電源電圧端子はパラメータを入力するために使用される。この目的のために、実際のパラメータデータを電源電圧に変調すると、電源電圧端子の下流側に接続されたコンパレータは、印加された電源電圧を計測し、その電圧が閾値を超えているかを判断する。この場合、その閾値は、集積回路配置において通常要求される電源電圧よりも大きい単一レベルである。さらに、特定の実施形態によれば、その集積回路配置には、集積回路配置に影響を及ぼす磁場を検出するために使用されるホールセンサが含まれる。センサによって得られたデータは、アナログ出力端子を経由して出力される。

さらに、多数のいわゆるピン形式の端子を有するハウジングが、特に、集積回路構成部品を収容するために使用されることは公知である。周知のように、ハウジングに、自由にプログラム可能なデジタルプロセッサ、および他の構成部品を収容することができる。このため、通常ハウジングの２つの端子を使用して電源電圧とベース電圧を接続し、他の２つの端子を使用してアースまたはゼロ電圧と作動電圧を接続し、さらに、他の多数の端子を使用してデータの入出力を行う。

この種の回路構成、および他の集積回路構成では、テストおよび検証用に、パラレルまたはシリアルテストに適切なハウジングから与えられる信号端子のみを利用するか、または、少数のコネクタしか利用できないのであれば、特許文献１による電源電圧の簡単な単一レベル変調および／または入力電力の簡単な変調を利用する。

従来、集積回路構成の単一方向の高速シリアルテストおよび同期テストを実行可能にするために、少なくとも３つの入力端子が、最小１つの出力端子とともに必要とされてきた。入力端子は、テスト作動モードのための信号を与えるためのテスト作動モード信号、クロック信号、および一般入力信号を提供するために用いられる。出力端子によって入力電流の変調が可能となる。電源電圧の単一レベル変調を行って入力端子の１つを除去することがあり、その電源電圧の復調用のコンパレータが集積回路構成に配置されている。入出力端子を追加して、常用の作動手順の並列化を可能とする。

特定のハウジング内のサーキットリ接続用端子の数を減少させるにはいくつかのオプションが存在する。第１のオプションによれば、特別なテスト作動モードの有効性を無効にし、アプリケーション中のテストのみを可能とする。第２のオプションによれば、スイッチオン、または続いて起こるパワーアップ後の入力接続時に受け取られ、レジスタセルに格納される特別なシリアルパスワードを備えることによってテスト作動モードを起動することが可能である。しかしながら、常時存在する信号ノイズに何らかの特別なパスワードが現れることもあり得るので、この手順はかなり危険である。集積回路構成のアプリケーション中にテスト作動モードへの意図しない変化が生じることがある。第３のオプションによれば、外部発生クロックの代わりに内部クロックによって作動させることによって入力端子を省略することが可能である。しかし、そのような修正では、標準的な製品テスターはサポートしない非同期の、したがって、低速のデータ転送のみが可能となる。第４の可能性によれば、出力端子を、入出力の双方向端子として使用することが可能である。しかしこれにより、電源電圧の変調も、入力電流の変調も双方向に実行することは不可能になるとともに、さらに双方向転送対単方向転送は常時最大転送周波数を制限することになる。
独国特許第１９８１９２６５Ｃ１号明細書

本発明の目的は、シリアルテストインターフェースを有する回路構成、シリアルテストの作動方法それぞれを提供することであり、端子の数を減少した集積回路構成であっても機能性、または能力を失うことなく利用できるものである。

上記目的は、本発明の請求項１による特徴を有するシリアルテストインターフェースを備える回路構成、または本発明の請求項９による特徴を有するシリアルテストの作動方法を備える回路構成によって達成される。有利な設計は従属クレームに基づく。

第１の実施形態によれば、回路構成には、テスト作動モードを起動するシリアルテストインターフェースと、自由にプログラム可能なデジタルプロセッサと、テストインターフェースとプロセッサを収容するハウジングと、外部構成部品および外部装置とデータおよび／または信号を交換するための端子とが含まれ、それらの端子の１つでは、制御可能であり、かつサーキットリに電源電圧を供給するために使用される電源電圧レベルと異なる少なくとも２つの電圧レベルを使用して変調された電源電圧を印加しデータ転送および／またはクロック転送を行うことができる。

少なくとも２つのコンパレータを用いて、２つの電圧レベルのオーバシュートおよび／またはアンダーシュートを検出することが可能である。

コンパレータ回路を用いて、電源電圧の変調されたデータまたは回路構成の内部データと、電源電圧の変調されたクロックまたはサーキットリの内部クロックとの両者を有利に抽出することが可能である。その結果、テスト作動モードにおいてサーキットリ構成、または回路構成の構成部品は、内部クロックを有利に使用する。これにより、回路構成における内部クロック上で行われなければならない外部データの同期を行うことなく、プログラミング用、および／または格納用の外部データの同期転送を行うことが容易となる。

スイッチング回路は、単一テスト作動モードにおいてコンパレータサーキットリおよび／またはテストインターフェースの起動に有利である。通常の作動には必要とされない電力多消費型構成部品を電源から切り離すことができるので、回路構成の通常の作動モードでは消費電力を著しく減少させることが容易となる。

好ましくは、メモリ要素を提供して、回路構成のスイッチオン、および／または始動後にテスト作動モードを自動的に起動させる基本的な状態を格納する。回路構成の機能停止、例えば、電力供給停止の場合には、またはそのような構成部品の交換の場合には、サーキットリ、またはその構成部品をテストするために、および／または新しい機能性を有する回路構成をプログラムするために、各々の場合、インストールの後、または新たな始動の後に行われるテスト作動モードが起動されることになる。

アナログセンサまたはデジタルセンサ、例えば、ホールセンサを集積化して、センサ回路構成を形成することが可能である。

そのような回路構成のシリアルテストを作動させる方法として１つの実施形態が有利であるとわかっている。その方法によれば、外部クロック同様、外部データが電源電圧に変調されて、回路構成に転送される。

データとクロックを変調するために、回路構成の作動電圧を供給する電源電圧レベルに加えて、２つの特別な電圧レベルを追加して使用してもよい。クロックパルスの繰り返し周期の二番目のスロープそれぞれによって２つの電圧レベルの内の１つを超える、またはそれに達しないようにし、一方、中間のクロックスロープによって電源電圧の値を２つの電圧レベルの間のレベルにするように、データとクロックを電源電圧に変調することができる。

信号を送ってテスト作動モードを起動するとき、所定のビット系列を有利に使用することができる。

転送されたデータを使用して回路構成内の構成部品を容易にテストすること、および／またはプログラムを作り直すことが可能である。

ただ１つの追加電圧レベル、より詳細には、電源電圧を越える第２の電圧を導入することによって、クロック転送とデータ入力操作の機能を１つの入力端子に集約することができる。このように、単一方向の高速シリアル、および同期テスト作動モードが実現可能であり、これにより１つの指定された出力端子を使用して、または入力電流の変調によってデータ出力を実現することができる。

そのようなテスト作動モードのアルゴリズムおよび／またはパラメータをパワーリセット、またはパワー逓減によってＥＥＰＲＯＭ、ＥＥＰＲＯＭとレジスタ、またはＲＡＭから構成されるＮＶ−ＲＡＭなどの内部非揮発性メモリ内に格納することができる。

最初のパワーアップ直後に、すなわち、ウェハ完成後、または温度保存後に、テスト作動モードにスイッチするために、好ましくは２つのみの非揮発性セルの内容を比較することができる。両セルのコンテンツが同じであれば、例えば両セルのコンテンツが共に０値を示せば、テスト作動モードが起動されるのみである。テストのさらなる並列化のために電源電圧に関係する追加のレベル、またはパワー入力オプションを加えることが可能である。

添付の図面を参照して、例示的な実施形態を以下により詳細に記載する。

図１は、モノリシックセンサのハウジングＧの概略断面図を示し、ハウジング内のモノリシックに集積された構成部品の概要のみをブロックダイアグラムの形式で表示する。ハウジングＧ内に収容されたそのような集積回路構成ＩＣの実装を、集積回路構成としてごく普通に、また通例にしたがって設計してよい。図示の構成部品のほかに、構成部品を追加して、上記のモノリシックセンサの通常の作動に有利である、または必要とされる回路構成に集積化することができる。

図示されたハウジングＧは、ハウジングＧ内に位置する構成部品を接続する２つの端子、またはコネクタＣ０、Ｃ１を含む。好ましくは、コネクタＣ０、Ｃ１は、レセプタクルが受け取ることができる、既知のいわゆるピンとして構成される。コネクタＣ０、Ｃ１は、ハウジングＧ内を貫通してインターフェーススイッチＩまで達する。インターフェーススイッチＩは、コネクタＣ０およびＣ１から内部バスＢへの信号もしくはデータ、または、逆に統合バスＢからコネクタ接点Ｃ０およびＣ１の１つまたは両方へのデータを変換する。好ましくは、バスＢはパラレルバスであるべきであり、例えば、８ビットのデータバスと１６ビットのアドレスバスとして備えられるべきである。アドレス転送およびデータ転送の両転送用の２４ビットのバスの代わりに、別々のバスを集積回路構成ＩＣに適切に組み込むことが可能である。バスＢは、集積回路構成Ｃに組み込まれた様々な構成部品を接続するために使用される。

具体的に図示されているセンサＳを構成する好ましい構成部品は、磁場Ｈによって影響を受けるモノリシックセンサの形式の、特に好ましい例示的制御センサである。追加の構成部品によって処理できるようにそのようなアナログセンサＳのアナログ信号をデジタル形式で提供するために、センサＳは、線路Ｌを通って、デジタルデータを直接プロセッサＣＰＵに転送するか、またはバスＢを通ってプロセッサＣＰＵまたは追加構成部品に転送するアナログ／デジタルコンバータに接続される。

プロセッサＣＰＵは自由にプログラム可能なデジタルプロセッサであって、モノリシックセンサの別の特徴を構成する。そのような自由にプログラム可能なデジタルプロセッサＣＰＵを作動させるために、プロセッサＣＰＵは、その作動には一般的でかつ必要とされる追加構成部品にバスＢを経由して接続される。この目的に合わせて、データメモリＭＤとプログラムメモリＭＰが集積回路構成内に実装されてきた。例示的な実施形態では、データメモリＭＤとプログラムメモリＭＰは単一のメモリ構成Ｍに結合されるが、メモリＭＤ、ＭＰを個々のメモリ素子として設計することも可能である。メモリＭをバスＢを経由してプロセッサＣＰＵに接続する可能性の他に、さらに、またはそれに代わって、プロセッサＣＰＵを、プロセッサＣＰＵに直接付加されたメモリ容量を有するプロセッサコアとして構成することが可能である。

実施形態として図示された集積回路構成ＩＣを作動させるためには、電源電圧ＶＤＤが集積回路構成ＩＣに印加される必要がある。上記目的に合わせて、端子Ｃ０、Ｃ１の内第１の端子Ｃ０に基本的な電圧Ｖ０が適切に供給されることが可能であり、第２端子のＣ１は電源電圧ＶＤＤに接続される。また、２つの端子Ｃ０、Ｃ１をデータ転送に使用するので、データは接続電源電圧ＶＤＤに変調される。

ここに記載される例示的な実施形態では、接続された電源電圧ＶＤＤは、時間ｔの経過に沿って図１に示される電圧−時間ダイヤグラムに基づき変調される。例えば、第１の電源電圧レベルＶ１が集積回路構成ＩＣの電源電圧として必要とされると仮定する。データを伝送するために、変化する電源電圧ＶＤＤを第１の電源電圧レベルＶ１より高い電圧レベルに設定することによってデータの変調を行う。純粋なデータのみならず、好ましくは、クロックパルスＰも電源電圧ＶＤＤを使用して転送することができるように、２つまたはそれ以上の、高位の電圧レベルＶ２、Ｖ３が対応するプロトコルのもとに導入されることが特に好ましい。その結果として、センサＳによって測定されたデータ、または他のデータを出力するために、好ましくは、インターフェース回路Ｉは、シリアルデータ信号のパラレルデータ信号への変換、または逆方向変換、つまりパラレルデータのシリアルデータへの変換を行う。電圧レベルの分析を可能とするために、すなわち電源電圧ＶＤＤによって伝送されたデータｄの決定を可能とするために、好ましくは、インターフェース回路ＩはコンパレータスイッチＫを備える。

図１に示す集積回路ＩＣの実施形態は、さらにコンパレータ回路Ｋ、およびテスト機能インターフェースＴＩＦまたはテストインターフェース回路を含む。コンパレータ回路ＫおよびテストインターフェースＴＩＦを有利に集積化してインターフェース回路Ｉとすること、または、直接結合Ｌ＊により、または自身のバスを利用してインターフェーススイッチＩに直接接続することが可能である。

図２は、コンパレータ回路Ｋの回路構成の例示的実施形態を示す。具体的には、基礎電圧Ｖ０と、直接インターフェーススイッチＩにおいて、および／または２つのコネクタＣ０、Ｃ１によって得ることができる、変動するレベルを有する電源電圧ＶＤＤが印加される。特に、図示されているダイオードは、任意選択の要素であって、取り除くことができる。

３つの抵抗器Ｒを有する抵抗器チェーンが直列に接続され、その内、第１の抵抗器が電源電圧ＶＤＤとベース電圧Ｖ０との間に接続される。第１のコンパレータＫ１が２つの入力を含み、これにより、ベース電圧Ｖ０は、基準電圧ｒｅｆを有する正の入力と負の入力とに接続される。例えば、基準電圧ｒｅｆは、第２と第３の電圧レベルＶ２、Ｖ３の間に位置する中間値電圧レベルにある内部電圧の値をとることができる。好ましくは、基準信号ｒｅｆは、温度と電圧のバンドキャップを有する内部発生電圧であり得る。

また、第２のコンパレータＫ２は、２つの入力を含み、その内、負の入力が基準電圧ｒｅｆに切り換えられる。正の入力は、電源電圧ＶＤＤから見て第２と第３の抵抗器Ｒの間のノードにおいて抵抗器Ｒに結合される。第１と第２のコンパレータＫ１、Ｋ２の出力は、オリジナルクロックＴを抽出するように構成される抽出装置に接続され、関連する特別な内部パルスＴ＊を生成する。

さらに、第１のコンパレータの出力は、遅れ要素Ｄに供給され、要素Ｄによって、再構成されたオリジナルデータｄが時間遅れを有する内部データｄ＊として示される。遅れ要素Ｄは、内部データｄ＊の信号スロープが内部パルスＴ＊のスロープと一致しないように構成される。

抵抗器Ｒの内、第３の抵抗器を、切り換え可能に、スイッチＳＷを通って、基礎電圧Ｖ０に適切に接続することが可能であり、スイッチの閉鎖は、テスト作動モードを起動するために使用されるイネーブル信号ｅｎによって制御される。集積回路ＩＣがテスト作動モード状態にない状況下では、消費電力を減少させるために、コンパレータＫ１、Ｋ２の機能を停止して、スイッチを切ることができる。

好ましくは、所定のレジスタ領域に、特に２つのＥＥＰＲＯＭ−セル内に一定のビット列が存在すると、または適切なビット列を、転送されたデータｄ、ｄ＊が受け取るとテスト作動モードを起動する。好ましいデータ列は、２ビットから構成され、ゼロに設定される。

図３は、そのような回路構成における各種信号の例示的なパルス図を示す。最初の線は、電源電圧ＶＤＤに変調されている外部クロックＴを示す。二番目の線は、電源電圧ＶＤＤに変調されている外部データｄを示す。三番目の線は、外部データｄと外部クロックＴで変調された電源電圧ＶＤＤを示す。クロックパルスＴの二番目のパルススロープそれぞれについて、つまりクロックパルスセグメントそれぞれについて、二番目の電圧レベルＶ２が半クロックパルスに対してアンダーシュートするか、または三番目の電圧レベルＶ３が半クロックパルスを超えるように変調が実行される。適切な組み合わせ論理によって、適切な電圧レベルＶ２、Ｖ３は、外部データｄの信号コースに応じて、電源電圧ＶＤＤをオーバーシュートまたはアンダーシュートする。

コンパレータ回路Ｋへの伝送後では、四番目の線の信号ｄｏが、外部データｄがハイデータ状態の場合にハイ状態となることになる、第１のコンパレータＫ１の出力として可能である。五番目の線は、外部データｄがロー状態にある場合常時ロー状態になることになる第２のコンパレータＫ２の出力としての信号ｄｕの信号経路を示す。この２つのコンパレータＫ１、Ｋ２の出力信号ｄｏ、ｄｕから内部パルスＴ＊と内部データｄ＊は再構成され、さらなるスイッチング構成部品、特に、テストインターフェースＴＩＦに備える。

したがって、テスト作動モードを起動する信号列を、休止期間、または電圧供給停止の後に追加されて、または交互に行われる実行手順に基づいて２つのコネクタ接点Ｃ０、Ｃ１に加えられる電源電圧ＶＤＤの電圧値から推論することができる。初期始動の場合、テスト作動モードは、すべて０に設定されるあらかじめ定められたレジスタ値によって自動的に起動される。

好ましくは、このスイッチングセグメントの作動すべてをゼロに減少させるように、イネーブル信号ｅｎを非作動状態としてコンパレータスイッチＫのシャットオフを可能とするために、非作動状態の内部パルスＴ＊と内部データｄ＊との信号レベルを事前に定義する。このように、テスト作動モードにおいてパワースイッチをオンとした後、プロセッサＣＰＵは作動を開始する。シリアルテストインターフェースＴＩＦをリセット状態に切り換えて、内部コントロールレジスタを修正することができる。例えば、リセット状態から再び抜ける前にプロセッサＣＰＵを非作動状態とすることができる。ユーザ作動モードからテスト作動モードに切り換えられたとき、好ましくは、シリアルテストＴＩＦがリセット信号を作り出すまでプロセッサＣＰＵは作動を続行する。電源電圧ＶＤＤによって伝送された、対応するデータビットの形式を有するコマンドによって発生した電源電圧ＶＤＤの変調のために記載された処理は、四番目のビットが受け取られた後にのみ有効である。

図１は、一つの実施形態を示し、その実施形態によれば、出力データｏは、２つのコネクタの内のコネクタＣ１を経由して、例えば、電流の変調によって与えられる。別の変形によれば、３つ以上のコネクタ、または端子を実装することができ、特に、第３のコネクタが出力データｏの出力に備えられる。

適切なシリアルテスト作動モードの変換用のプロトコルによれば、プロセッサＣＰＵと恐らく既存の内部パルス源とをスイッチオフすることが可能となる。好ましくは、外部クロックＴを集積回路ＩＣに転送することによって、直接同期が、内部発生クロックＴ＊を有する外部データｄに取って代わる。直列に搭載されることができるシフトレジスタによって内部バスＢを制御することが可能である。入力データｄとパルスＴは、電源電圧ＶＤＤの上記変調によって与えられる。

例示的なプロトコルにおいては、好ましくは、コマンドフィールドは３ビット、または３パルス長である。例えば、ＥＥＰＲＯＭ内において、内部フラグを用いて、例えば、１６ＭＨｚ、８ＭＨｚ、４ＭＨｚ、または２ＭＨｚのシステム周波数を選択する。集積回路ＩＣの追加部品としての適切なクロックマルチプレクサを供給して、いくつかの周辺モジュール、例えば、ＬＩＮ対応ＵＡＲＴインターフェースのための入力クロックＴ＊からシリアルテストＴＩＦの特別に発生された内部パルスＴ＊までを発生することが可能である。アナログ信号出力のためのアナログフィールドの長さとしては、例えば、１．２５マイクロ秒を選択することができる。上記が十分でないならば、同期メカニズムとの対立を防ぐためにシフトパルスは延ばすことも可能である。

出力コネクタ接点における追加のマルチプレクサをプログラムして、シリアルデータストリーム、他の内部アナログまたはデジタル信号、または内部パルスを出力することが可能である。

リセット後に、シリアルテストインターフェースＴＩＦの論理は「１」を受け取るまで待機する。これは、例えば、リセットコマンドの先頭の「１」であり得る。四番目のビットは、内部リセット信号のレベルを定義する。

上記のプロトコルによれば、様々なコマンド、特に、リセットコマンド、クロック転送コマンド、テスト作動モード用の書き込みコマンド、または読み出しコマンド、またはプロセッサＣＰＵ用の読み出しコマンド、または書き込みコマンドを導入することが可能である。上記のプロトコルによって、テストインターフェースＴＩＳを通じて行われるプロセッサのプログラミング、および／またはプログラムメモリＭＰおよび／またはデータメモリＭＤのメモリ内容の修正が可能となる。

集積回路構成を有するハウジングの概略断面図を示す図である。 ハウジング内の構成部品を接続するための端子を示す図である。 印加された電源電圧からデータとクロックを抽出するためのコンパレータのサーキットリを模式的に示す図である。

Claims (12)

1. テスト作動モードを制御するシリアルテストインターフェース（ＴＩＦ）と、
   自由にプログラム可能なデジタルプロセッサ（ＣＰＵ）と、
   前記テストインターフェース（ＴＩＦ）と、前記プロセッサ（ＣＰＵ）とを収容するハウジング（Ｇ）と、
   外部構成部品および外部機器とデータおよび／または信号を交換する端子（Ｃ０、Ｃ１）端子とを含む回路構成であって、さらに、
   回路構成に作動電圧を供給するために使用される電源電圧レベル（Ｖ１）を有する電源電圧（ＶＤＤ）が回路構成の端子の１つ（Ｃ１）において設けられる回路構成であって、 少なくとも２つの電圧レベル（Ｖ２、Ｖ３）を使用して、データ（ｄ）転送および／またはクロックパルス（Ｔ）転送を行うための電源電圧（ＶＤＤ）は、制御可能であり変調可能であり、
   ２つの電圧レベル（Ｖ２、Ｖ３）のうち一方は電源電圧レベル（Ｖ１）よりも大きく、２つの電圧レベル（Ｖ２、Ｖ３）のうち他方は電源電圧レベル（Ｖ１）よりも小さく、
   前記端子の１つ（Ｃ１）では、制御可能であり、かつ前記回路構成に作動電圧を供給するために使用される電源電圧レベル（Ｖ１）とは異なる少なくとも２つの電圧レベル（Ｖ２、Ｖ３）を使用して、変調された電源電圧（ＶＤＤ）を供給してデータ（ｄ）転送および／またはクロックパルス（Ｔ）転送を行うことができることを特徴とする回路構成。
2. さらに前記２つの電圧レベル（Ｖ２、Ｖ３）のオーバーシュート、またはアンダーシュートの検出を可能とする少なくとも２つのコンパレータ（Ｋ１、Ｋ２）を備えることを特徴とする、請求項１に記載の回路構成。
3. コンパレータ装置（Ｋ）によって、前記回路構成の電源電圧（ＶＤＤ）、および内部データ（ｄ＊）で変調された両データ（ｄ）と、前記回路構成の内部パルス（Ｔ＊）として、電源電圧（ＶＤＤ）で変調されたクロック（Ｔ）とを抽出することができることを特徴とする、請求項１または２に記載の回路構成。
4. 前記回路構成、または前記回路構成の構成部品が内部クロック（Ｔ＊）をテスト作動モードで使用することを特徴とする、請求項３に記載の回路構成。
5. さらにテスト作動モードにおいてのみコンパレータ回路（Ｋ）および／または前記テストインターフェース（ＴＩＦ）を起動するスイッチング機器（ＳＷ）を備えることを特徴とする、請求項１ないし請求項４のいずれか１項に記載の回路構成。
6. さらに前記回路構成のスイッチオン、および／または始動後に前記テスト作動モードを自動的に起動させる基本的な状態を格納する格納機構（Ｍ）を備えることを特徴とする、請求項５に記載の回路構成。
7. さらにセンサ回路配置を形成するためのアナログセンサ（Ｓ）、またはデジタルセンサ（Ｓ）、特に、ホールサンサーを備えることを特徴とする、請求項１ないし請求項６のいずれか１項に記載の回路構成。
8. ２つの端子（Ｃ０、Ｃ１）が設けられ、第１の端子（Ｃ０）には基本的な電圧（Ｖ０）が供給され、第２の端子（Ｃ１）には電源電圧（ＶＤＤ）が供給されることを特徴とする、請求項１ないし請求項７のいずれか１項に記載の回路構成。
9. 請求項１ないし請求項７のいずれか１項に記載の回路構成のためのシリアルテストの作動方法であって、
   外部クロック（Ｔ）同様、外部データ（ｄ）を電源電圧（ＶＤＤ）に変調して前記回路構成に転送し、回路構成に作動電圧を供給するために使用される電源電圧レベル（Ｖ１）に加えて２つの電圧レベル（Ｖ２、Ｖ３）を使用して、前記データ（ｄ）と前記クロック（Ｔ）を前記回路構成の電源電圧に変調することを特徴とする方法。
10. ２つの電圧レベル（Ｖ２、Ｖ３）を使用して、前記データ（ｄ）と前記クロック（Ｔ）を前記回路構成の電源電圧に変調することを特徴とする、請求項８に記載の方法。
11. 前記パルス（Ｔ）の各繰り返し周期の二番目のエッジそれぞれによって前記２つの電圧レベル（Ｖ２、Ｖ３）の内の１つを超える、またはそれに達しないようにし、また、中間に位置する前記パルスエッジによって前記電源電圧（ＶＤＤ）の値を前記２つの電圧レベル（Ｖ２、Ｖ３）の間のレベルにするように、前記データと前記パルスを前記電源電圧に変調することができることを特徴とする、請求項９に記載の方法。
12. 所定のビット列（Ｘ）に基づいて、テスト作動モードを起動する信号を送ることを特徴とする、請求項９または１０に記載の方法。

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