JP2007312390A5 - - Google Patents

Claims (12)

1. テスト作動モードを制御するシリアルテストインターフェース（ＴＩＦ）と、自由にプログラム可能なデジタルプロセッサ（ＣＰＵ）と、前記テストインターフェース（ＴＩＦ）と、前記プロセッサ（ＣＰＵ）とを収容するハウジング（Ｇ）と、外部構成部品および外部機器とデータおよび／または信号を交換する端子（Ｃ０、Ｃ１）端子とを含む回路構成であって、
   前記端子の１つ（Ｃ１）では、制御可能であり、かつ前記回路構成に作動電圧を供給するために使用される電源電圧レベル（Ｖ１）とは異なる少なくとも２つの電圧レベル（Ｖ２、Ｖ３）を使用して、変調された電源電圧（ＶＤＤ）を供給してデータ（ｄ）転送および／またはクロックパルス（Ｔ）転送を行うことができ、
   前記パルス（Ｔ）の繰り返し周期の二番目のスロープそれぞれによって前記２つの電圧レベル（Ｖ２、Ｖ３）の内の１つを超える、またはそれに達しないようにし、また、中間に位置する前記パルススロープによって前記電源電圧（ＶＤＤ）の値を前記２つの電圧レベル（Ｖ２、Ｖ３）の間のレベルにするように、前記データ（ｄ）と前記パルス（Ｔ）を前記回路構成の前記電源電圧に変調することができることを特徴とする回路構成。
2. さらに前記２つの電圧レベル（Ｖ２、Ｖ３）のオーバーシュート、またはアンダーシュートの検出を可能とする少なくとも２つのコンパレータ（Ｋ１、Ｋ２）を備えることを特徴とする、請求項１に記載の回路構成。
3. コンパレータ装置（Ｋ）によって、前記回路構成の電源電圧（ＶＤＤ）、および内部データ（ｄ＊）で変調された両データ（ｄ）と、前記回路構成の内部パルス（Ｔ＊）として、電源電圧（ＶＤＤ）で変調されたクロック（Ｔ）とを抽出することができることを特徴とする、請求項１、または２に記載の回路構成。
4. 前記回路構成、または前記回路構成の構成部品が内部クロック（Ｔ＊）をテスト作動モードで使用することを特徴とする、請求項３に記載の回路構成。
5. さらにテスト作動モードにおいてのみコンパレータ回路（Ｋ）および／または前記テストインターフェース（ＴＩＦ）を起動するスイッチング機器（ＳＷ）を備えることを特徴とする、請求項１ないし請求項４のいずれか１項に記載の回路構成。
6. さらに前記回路構成のスイッチオン、および／または始動後に前記テスト作動モードを自動的に起動させる基本的な状態を格納する格納機構（Ｍ）を備えることを特徴とする、請求項５に記載の回路構成。
7. さらにセンサ回路配置を形成するためのアナログセンサ（Ｓ）、またはデジタルセンサ（Ｓ）、特に、ホールサンサーを備えることを特徴とする、請求項１ないし請求項６のいずれか１項に記載の回路構成。
8. 請求項１ないし請求項７のいずれか１項に記載の回路構成のためのシリアルテストの作動方法であって、
   外部クロック（Ｔ）同様、外部データ（ｄ）を電源電圧（ＶＤＤ）に変調して前記回路構成に転送することを特徴とする、方法。
9. ２つの電圧レベル（Ｖ２、Ｖ３）を使用して、前記データ（ｄ）と前記クロック（Ｔ）を前記回路構成の電源電圧に変調することを特徴とする、請求項８に記載の方法。
10. 前記パルス（Ｔ）の繰り返し周期の二番目のスロープそれぞれによって前記２つの電圧レベル（Ｖ２、Ｖ３）の内の１つを超える、またはそれに達しないようにし、また、中間に位置する前記パルススロープによって前記電源電圧（ＶＤＤ）の値を前記２つの電圧レベル（Ｖ２、Ｖ３）の間のレベルにするように、前記データと前記パルスを前記電源電圧に変調することができることを特徴とする、請求項９に記載の方法。
11. 所定のビット列（Ｘ）に基づいて、テスト作動モードを起動する信号を送ることを特徴とする、請求項９、または１０に記載の方法。
12. 転送されたデータ（ｄ）によって、構成部品、または回路構成をテストする、および／または新たにプログラムすることを特徴とする、請求項９ないし請求項１１のいずれか１項に記載の方法。