JPH10284738A - パワーダイオード - Google Patents
パワーダイオードInfo
- Publication number
- JPH10284738A JPH10284738A JP10103335A JP10333598A JPH10284738A JP H10284738 A JPH10284738 A JP H10284738A JP 10103335 A JP10103335 A JP 10103335A JP 10333598 A JP10333598 A JP 10333598A JP H10284738 A JPH10284738 A JP H10284738A
- Authority
- JP
- Japan
- Prior art keywords
- diode
- area
- coupling
- electric field
- doping concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000008878 coupling Effects 0.000 claims abstract description 48
- 238000010168 coupling process Methods 0.000 claims abstract description 48
- 238000005859 coupling reaction Methods 0.000 claims abstract description 48
- 239000004065 semiconductor Substances 0.000 claims description 18
- 230000005684 electric field Effects 0.000 abstract description 46
- 239000002800 charge carrier Substances 0.000 abstract description 12
- 230000007935 neutral effect Effects 0.000 abstract description 2
- 230000015556 catabolic process Effects 0.000 description 20
- 230000007704 transition Effects 0.000 description 18
- 230000000903 blocking effect Effects 0.000 description 14
- 230000002441 reversible effect Effects 0.000 description 13
- 230000000694 effects Effects 0.000 description 8
- 238000011084 recovery Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 230000001965 increasing effect Effects 0.000 description 4
- 230000000670 limiting effect Effects 0.000 description 4
- 238000005457 optimization Methods 0.000 description 4
- 230000002829 reductive effect Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000001939 inductive effect Effects 0.000 description 3
- 230000001419 dependent effect Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 241001083492 Trapa Species 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000001010 compromised effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 230000004807 localization Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/864—Transit-time diodes, e.g. IMPATT, TRAPATT diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E10/00—Energy generation through renewable energy sources
- Y02E10/50—Photovoltaic [PV] energy
- Y02E10/548—Amorphous silicon PV cells
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Emergency Protection Circuit Devices (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 高電界区域の電界と低電界区域の電界とを結
合させても降伏電圧が殆ど温度に依存しないようなＦＣ
Ｉダイオードを提供する。 【解決手段】 第１導電形の内部区域２と、この内部区
域２に続き内部区域２より高いドーピング濃度を持つ第
１導電形のカソード区域３と、内部区域２に続きドーピ
ング濃度が内部区域２のドーピング濃度より高くかつカ
ソード区域３のドーピング濃度より低い第１導電形の第
１結合区域５と、第１結合区域５に続き第１結合区域５
内より高いドーピング濃度を持つ第２導電形のアノード
区域６と、第１結合区域５と内部区域２との間に設けら
れ部区域２のドーピング濃度より高くかつアノード区域
６のドーピング濃度より低い第２導電形の第２結合区域
４とを備える。
合させても降伏電圧が殆ど温度に依存しないようなＦＣ
Ｉダイオードを提供する。 【解決手段】 第１導電形の内部区域２と、この内部区
域２に続き内部区域２より高いドーピング濃度を持つ第
１導電形のカソード区域３と、内部区域２に続きドーピ
ング濃度が内部区域２のドーピング濃度より高くかつカ
ソード区域３のドーピング濃度より低い第１導電形の第
１結合区域５と、第１結合区域５に続き第１結合区域５
内より高いドーピング濃度を持つ第２導電形のアノード
区域６と、第１結合区域５と内部区域２との間に設けら
れ部区域２のドーピング濃度より高くかつアノード区域
６のドーピング濃度より低い第２導電形の第２結合区域
４とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、第１導電形の内部
区域と、この内部区域に続き、内部区域より高いドーピ
ング濃度を持つ第１導電形のカソード区域と、内部区域
に続き、ドーピング濃度が内部区域のドーピング濃度よ
り高くかつカソード区域のドーピング濃度より低い第１
導電形の少なくとも１つの第１結合区域と、第１結合区
域に続き、第１結合区域内より高いドーピング濃度を持
つ第２導電形のアノード区域とを備えた半導体基体から
構成されたパワーダイオードに関する。
区域と、この内部区域に続き、内部区域より高いドーピ
ング濃度を持つ第１導電形のカソード区域と、内部区域
に続き、ドーピング濃度が内部区域のドーピング濃度よ
り高くかつカソード区域のドーピング濃度より低い第１
導電形の少なくとも１つの第１結合区域と、第１結合区
域に続き、第１結合区域内より高いドーピング濃度を持
つ第２導電形のアノード区域とを備えた半導体基体から
構成されたパワーダイオードに関する。
【０００２】
【従来の技術】冒頭で述べた種類のＦＣＩダイオード
（ｆｉｅｌｄ−ｃｏｎｔｒｏｌｌｅｄ−ｉｎｊｅｃｔｉ
ｏｎ）は例えばリードダイオードとして知られ、Ｋ．
Ｔ．Ｋａｓｃｈａｎｉ及びＲ．Ｓｉｔｔｉｇ著の刊行物
“Ｈｏｗ ｔｏ ａｖｏｉｄ ＴＲＡＰＡＴＴ−Ｏｓｚ
ｉｌｌａｔｉｏｎｓ ａｔ ｔｈｅ Ｒｅｖｅｒｓ−Ｒ
ｅｃｏｖｅｒｙ ｏｆ Ｐｏｗｅｒ Ｄｉｏｄｅｓ”
（ＣＡＳ´９５、第５７１頁〜第５７４頁、Ｓｉｎａｉ
ａ、１９９５年）に記載されている。この刊行物の対象
はこの出願の明細書で詳細に説明する（参考文献の取込
み）。
（ｆｉｅｌｄ−ｃｏｎｔｒｏｌｌｅｄ−ｉｎｊｅｃｔｉ
ｏｎ）は例えばリードダイオードとして知られ、Ｋ．
Ｔ．Ｋａｓｃｈａｎｉ及びＲ．Ｓｉｔｔｉｇ著の刊行物
“Ｈｏｗ ｔｏ ａｖｏｉｄ ＴＲＡＰＡＴＴ−Ｏｓｚ
ｉｌｌａｔｉｏｎｓ ａｔ ｔｈｅ Ｒｅｖｅｒｓ−Ｒ
ｅｃｏｖｅｒｙ ｏｆ Ｐｏｗｅｒ Ｄｉｏｄｅｓ”
（ＣＡＳ´９５、第５７１頁〜第５７４頁、Ｓｉｎａｉ
ａ、１９９５年）に記載されている。この刊行物の対象
はこの出願の明細書で詳細に説明する（参考文献の取込
み）。
【０００３】リードダイオードは元々ＩＭＰＡＴＴ振動
を発生するための高周波数デバイスとして開発された。
次に、図２を参照しながらＰＩＮパワーダイオードとし
て特別に構成された公知のリードダイオードに基づいて
ＦＣＩ構想を説明する。この種のリードダイオードは特
にＫａｓｃｈａｎｉ等の上述の刊行物の図５によって知
られている。
を発生するための高周波数デバイスとして開発された。
次に、図２を参照しながらＰＩＮパワーダイオードとし
て特別に構成された公知のリードダイオードに基づいて
ＦＣＩ構想を説明する。この種のリードダイオードは特
にＫａｓｃｈａｎｉ等の上述の刊行物の図５によって知
られている。
【０００４】図２に示されたＰＩＮパワーダイオードは
半導体基体１を有する。この半導体基体１はｎ- ドープ
された内部区域２から構成されている。カソード側では
この内部区域２に接してｎ+ ドープされたカソード区域
３が配置されている。このカソード区域３はカソード電
極７を介してカソード端子Ｋに接続されている。アノー
ド側では内部区域２にはｎドープされた結合区域５及び
ｐ+ ドープされたアノード区域６が続いている。アノー
ド側ではアノード区域６はアノード電極８を介してアノ
ード端子Ａに接続されている。
半導体基体１を有する。この半導体基体１はｎ- ドープ
された内部区域２から構成されている。カソード側では
この内部区域２に接してｎ+ ドープされたカソード区域
３が配置されている。このカソード区域３はカソード電
極７を介してカソード端子Ｋに接続されている。アノー
ド側では内部区域２にはｎドープされた結合区域５及び
ｐ+ ドープされたアノード区域６が続いている。アノー
ド側ではアノード区域６はアノード電極８を介してアノ
ード端子Ａに接続されている。
【０００５】図２に示されているように、ＰＩＮダイオ
ードの場合、アノード区域６と内部区域２との間には、
内部区域２と同じ導電形を有するが内部区域２より強く
ドープされた狭い結合区域５が設けられている。このよ
うなドーピングプロフィールに基づいて阻止動作時の電
界はいわゆる高電界区域といわゆる低電界区域とから構
成される。その場合、高電界区域とは高い電界強さを持
つ領域を称し、低電界区域とは低い電界強さを持つ領域
を称する。
ードの場合、アノード区域６と内部区域２との間には、
内部区域２と同じ導電形を有するが内部区域２より強く
ドープされた狭い結合区域５が設けられている。このよ
うなドーピングプロフィールに基づいて阻止動作時の電
界はいわゆる高電界区域といわゆる低電界区域とから構
成される。その場合、高電界区域とは高い電界強さを持
つ領域を称し、低電界区域とは低い電界強さを持つ領域
を称する。
【０００６】高電界区域はアノード区域６の直ぐ前の結
合区域５の狭い範囲に制限されるのに対して、低電界区
域は全内部区域２に亘ってほぼ均質に延びている。ドー
ピングの高さに応じて、高電界区域内には低電界区域内
より明らかに高い降伏電界強さが生ずる（ＥBD,H＞＞Ｅ
BD,L）。
合区域５の狭い範囲に制限されるのに対して、低電界区
域は全内部区域２に亘ってほぼ均質に延びている。ドー
ピングの高さに応じて、高電界区域内には低電界区域内
より明らかに高い降伏電界強さが生ずる（ＥBD,H＞＞Ｅ
BD,L）。
【０００７】電圧降伏の際に局部化されたなだれ増倍を
保証するために、ＰＩＮダイオードは、高電界区域にお
けるピーク電界がこの時点で丁度その降伏電界強さＥ
BD,Hに到達し、一方低電界区域における最大電界値はそ
の降伏電界強さＥBD,Lのまだはるか下に存在するように
設計される。従って、降伏電圧ＵBDを上回ると、最初に
高電界区域内のみになだれ増倍によって電荷キャリヤが
発生する。
保証するために、ＰＩＮダイオードは、高電界区域にお
けるピーク電界がこの時点で丁度その降伏電界強さＥ
BD,Hに到達し、一方低電界区域における最大電界値はそ
の降伏電界強さＥBD,Lのまだはるか下に存在するように
設計される。従って、降伏電圧ＵBDを上回ると、最初に
高電界区域内のみになだれ増倍によって電荷キャリヤが
発生する。
【０００８】このようにして発生した正孔は直ちに隣接
するｐ+ ドープされたアノード区域６に流出するのに対
して、ｎ+ ドープされたカソード区域３に至る途中の電
子は全ての空間電荷区域を横切らなければならない。電
子は飽和速度でもって高電界区域内を移動し、その負電
荷に基づいて高電界区域と低電界区域との空間電荷の相
応する補償を行う。
するｐ+ ドープされたアノード区域６に流出するのに対
して、ｎ+ ドープされたカソード区域３に至る途中の電
子は全ての空間電荷区域を横切らなければならない。電
子は飽和速度でもって高電界区域内を移動し、その負電
荷に基づいて高電界区域と低電界区域との空間電荷の相
応する補償を行う。
【０００９】しかしながら、両区域でのこの補償作用は
異なっている。こうして高電界区域ではピーク電界が減
少させられしかもなだれ増倍が軽減させられ、このこと
によって再び電子流、もしくはそこの空間電荷へのその
補償作用が減少させられる。この負帰還は最後には印加
された過電圧に依存せずに降伏電界強さＥBD,Hの近くに
最大電界値を安定させる。
異なっている。こうして高電界区域ではピーク電界が減
少させられしかもなだれ増倍が軽減させられ、このこと
によって再び電子流、もしくはそこの空間電荷へのその
補償作用が減少させられる。この負帰還は最後には印加
された過電圧に依存せずに降伏電界強さＥBD,Hの近くに
最大電界値を安定させる。
【００１０】従って、高電界区域は必要な電荷キャリヤ
を供給しかつなだれ増倍の必要な局部化を行うのに役立
つ。これに対して、低電界区域では過電圧の増大と共に
増大する電子流による空間電荷の補償の増加によって、
電界勾配が増大し、従って特にカソード区域３の前で電
界が相応して増大する。
を供給しかつなだれ増倍の必要な局部化を行うのに役立
つ。これに対して、低電界区域では過電圧の増大と共に
増大する電子流による空間電荷の補償の増加によって、
電界勾配が増大し、従って特にカソード区域３の前で電
界が相応して増大する。
【００１１】高電界区域の電界と低電界区域の電界との
結合は図２に示されたＰＩＮパワーダイオードにおいて
は結合区域５の空間電荷によって行われる。しかしなが
ら、空間電荷結合はパワーダイオードのオン・オフ転移
のために取扱いが困難であることが判明している。とい
うのは、空間電荷結合は大抵非常に強く温度に依存する
からである。それゆえ、この種のＰＩＮパワーダイオー
ドの使用は実際上困難である。
結合は図２に示されたＰＩＮパワーダイオードにおいて
は結合区域５の空間電荷によって行われる。しかしなが
ら、空間電荷結合はパワーダイオードのオン・オフ転移
のために取扱いが困難であることが判明している。とい
うのは、空間電荷結合は大抵非常に強く温度に依存する
からである。それゆえ、この種のＰＩＮパワーダイオー
ドの使用は実際上困難である。
【００１２】
【発明が解決しようとする課題】そこで、本発明の課題
は高電界区域の電界と低電界区域の電界とを結合させて
も降伏電圧が殆ど温度に依存しないＦＣＩダイオードを
提供することにある。
は高電界区域の電界と低電界区域の電界とを結合させて
も降伏電圧が殆ど温度に依存しないＦＣＩダイオードを
提供することにある。
【００１３】
【課題を解決するための手段】このような課題は、本発
明によれば、冒頭に述べたようなパワーダイオードにお
いて、第１結合区域と内部区域との間に第２導電形の少
なくとも１つの第２結合区域が設けられ、この第２結合
区域のドーピング濃度が内部区域のドーピング濃度より
高くかつアノード区域のドーピング濃度より低くされる
ことによって解決される。
明によれば、冒頭に述べたようなパワーダイオードにお
いて、第１結合区域と内部区域との間に第２導電形の少
なくとも１つの第２結合区域が設けられ、この第２結合
区域のドーピング濃度が内部区域のドーピング濃度より
高くかつアノード区域のドーピング濃度より低くされる
ことによって解決される。
【００１４】この種のパワーダイオードは“パンチスル
ー”結合を有するＦＣＩダイオード（ＦＣＩ−ＰＴダイ
オード）と称される。パンチスルー結合とは、阻止動作
の際高電界区域内の電界と低電界区域内の電界とが公知
のパンチスルー効果による両結合区域の相互作用に基づ
いて結合されることを意味する。
ー”結合を有するＦＣＩダイオード（ＦＣＩ−ＰＴダイ
オード）と称される。パンチスルー結合とは、阻止動作
の際高電界区域内の電界と低電界区域内の電界とが公知
のパンチスルー効果による両結合区域の相互作用に基づ
いて結合されることを意味する。
【００１５】冒頭で述べた種類のパワーダイオードとは
異なり、ＦＣＩ−ＰＴダイオードはコントロールされた
アクティブな過電圧制限機能を有する。この過電圧制限
機能は、蓄積電荷、オン・オフ転移峻度及び寿命設定に
十分依存せず、導通特性、阻止特性及びスイッチオン特
性に大きく影響せず、その上さらにスイッチング損失を
明らかに減少させる。しかも、本発明によるＦＣＩ−Ｐ
Ｔダイオードは空間電荷結合を持つパワーダイオードと
は異なり温度に依存しない降伏電圧を有し、それゆえオ
ン・オフ転移過程は十分温度に依存せずに進行する。
異なり、ＦＣＩ−ＰＴダイオードはコントロールされた
アクティブな過電圧制限機能を有する。この過電圧制限
機能は、蓄積電荷、オン・オフ転移峻度及び寿命設定に
十分依存せず、導通特性、阻止特性及びスイッチオン特
性に大きく影響せず、その上さらにスイッチング損失を
明らかに減少させる。しかも、本発明によるＦＣＩ−Ｐ
Ｔダイオードは空間電荷結合を持つパワーダイオードと
は異なり温度に依存しない降伏電圧を有し、それゆえオ
ン・オフ転移過程は十分温度に依存せずに進行する。
【００１６】アノード側又はカソード側にｐｎ接合を作
成するための別の区域が設けられると有利である。この
区域は一般にこれに続くアノード区域又はカソード区域
より高いドーピング濃度を有する。このようにしてＦＣ
Ｉ−ＰＴダイオードとこれに阻止方向に接続された別の
ダイオードとの直列回路を作ることができる。モノリシ
ックに集積され逆向きに配置されたこのダイオード直列
回路によってＦＣＩ−ＰＴダイオードの導通動作が抑制
され、それにより今や純粋な電圧制限器として機能す
る。
成するための別の区域が設けられると有利である。この
区域は一般にこれに続くアノード区域又はカソード区域
より高いドーピング濃度を有する。このようにしてＦＣ
Ｉ−ＰＴダイオードとこれに阻止方向に接続された別の
ダイオードとの直列回路を作ることができる。モノリシ
ックに集積され逆向きに配置されたこのダイオード直列
回路によってＦＣＩ−ＰＴダイオードの導通動作が抑制
され、それにより今や純粋な電圧制限器として機能す
る。
【００１７】別のダイオードの並列接続によって、導通
動作では別のダイオードのみが関連し、阻止動作ではＦ
ＣＩ−ＰＴダイオードのみが関連するＦＣＩハイブリッ
ドダイオード装置が有利に得られる。別のダイオードが
最適化された導通特性を持つデバイスである場合、この
ようにして同時に順方向損失及び阻止方向損失の最小化
ならびにオン・オフ転移過程の最適化が達成される。
動作では別のダイオードのみが関連し、阻止動作ではＦ
ＣＩ−ＰＴダイオードのみが関連するＦＣＩハイブリッ
ドダイオード装置が有利に得られる。別のダイオードが
最適化された導通特性を持つデバイスである場合、この
ようにして同時に順方向損失及び阻止方向損失の最小化
ならびにオン・オフ転移過程の最適化が達成される。
【００１８】幾何学的に結合されたパワーダイオードは
過渡的な過電圧を抑制するための電圧制限器として非常
に有利に使用することができる。現在入手可能な過渡電
圧制限器（“ｔｒａｎｓｉｅｎｔ−ｖｏｌｔａｇｅ−ｓ
ｕｐｒｅｓｓｏｒ”、ＴＶＳ）は５００Ｖ以下の電圧に
制限する。例えばバリスタのような他の比べ得るデバイ
スは十分迅速に応答せず、しばしば再発するピーク電圧
に起因する損失を耐えられないか、又は所望以上に速く
老化してしまう。本発明によるダイオードを用いればさ
らに５００Ｖ以上の電圧用の電圧制限器を提供すること
ができる。
過渡的な過電圧を抑制するための電圧制限器として非常
に有利に使用することができる。現在入手可能な過渡電
圧制限器（“ｔｒａｎｓｉｅｎｔ−ｖｏｌｔａｇｅ−ｓ
ｕｐｒｅｓｓｏｒ”、ＴＶＳ）は５００Ｖ以下の電圧に
制限する。例えばバリスタのような他の比べ得るデバイ
スは十分迅速に応答せず、しばしば再発するピーク電圧
に起因する損失を耐えられないか、又は所望以上に速く
老化してしまう。本発明によるダイオードを用いればさ
らに５００Ｖ以上の電圧用の電圧制限器を提供すること
ができる。
【００１９】ＦＣＩダイオードが簡単なリードダイオー
ドとして形成される場合も特に有利である。このことは
カソード区域のドーピング濃度が非常に高く選定される
場合に可能である。このようにして降伏電圧の温度依存
性を殆ど補償することができる。一般にその場合カソー
ド区域はほぼ１０17ｃｍ-3のドーピング濃度を有する。
このための前提条件はしかしながらアノード区域が明ら
かに高くドーピングされることである。
ドとして形成される場合も特に有利である。このことは
カソード区域のドーピング濃度が非常に高く選定される
場合に可能である。このようにして降伏電圧の温度依存
性を殆ど補償することができる。一般にその場合カソー
ド区域はほぼ１０17ｃｍ-3のドーピング濃度を有する。
このための前提条件はしかしながらアノード区域が明ら
かに高くドーピングされることである。
【００２０】本発明によるＦＣＩ−ＰＴダイオードは、
例えばバイポーラトランジスタ、ＭＯＳＦＥＴ、ＩＧＢ
Ｔ、ＧＴＯ、サイリスタ、ＭＣＴ等に対して並列接続さ
れる形で、パワー半導体デバイス用のフリーホイーリン
グダイオードとしても特に有利に使用することができ
る。
例えばバイポーラトランジスタ、ＭＯＳＦＥＴ、ＩＧＢ
Ｔ、ＧＴＯ、サイリスタ、ＭＣＴ等に対して並列接続さ
れる形で、パワー半導体デバイス用のフリーホイーリン
グダイオードとしても特に有利に使用することができ
る。
【００２１】冒頭で述べた種類のパワーダイオードの最
も危険な動作状態はオン・オフ転移（すなわち導通動作
から阻止動作への移り変わり）である。オン・オフ転移
の際、導通動作時に内部区域の導電率変調のために必要
な阻止電荷は、再び逆電圧を受け入れることができるよ
うにするために、非常に短時間の間に再び除かれなけれ
ばならない。これは阻止動作への移り変わりの際自動的
に現れるいわゆる逆方向電流によって行われる。
も危険な動作状態はオン・オフ転移（すなわち導通動作
から阻止動作への移り変わり）である。オン・オフ転移
の際、導通動作時に内部区域の導電率変調のために必要
な阻止電荷は、再び逆電圧を受け入れることができるよ
うにするために、非常に短時間の間に再び除かれなけれ
ばならない。これは阻止動作への移り変わりの際自動的
に現れるいわゆる逆方向電流によって行われる。
【００２２】しかしながら、避け得ない漏れインダクタ
ンスの影響のためにパワーダイオードは実際上有限の峻
度でもってしかオン・オフ転移することができない。そ
の際高い誘導性過電圧ならびに発振を防止するために、
パワーダイオードは“ソフト・リカバリ”特性と称され
る出来るだけゆるやかなオン・オフ転移特性を有しなけ
ればならない。この“ソフト・リカバリ”特性とは特に
逆方向電流が逆方向電流ピークに到達後ゆるやかに減衰
する特性を意味する。
ンスの影響のためにパワーダイオードは実際上有限の峻
度でもってしかオン・オフ転移することができない。そ
の際高い誘導性過電圧ならびに発振を防止するために、
パワーダイオードは“ソフト・リカバリ”特性と称され
る出来るだけゆるやかなオン・オフ転移特性を有しなけ
ればならない。この“ソフト・リカバリ”特性とは特に
逆方向電流が逆方向電流ピークに到達後ゆるやかに減衰
する特性を意味する。
【００２３】逆方向電流ピークに到達後のパワーダイオ
ードのオン・オフ転移特性は最大逆方向電流で充電され
た漏れインダクタンスを再び完全に放電させることを必
要とすることが特徴である。その際ダイオード内に発生
した損失を出来るだけ小さくするために、この放電過程
は出来るだけ迅速に終了しなければならない。しかしな
がら、同時にソフト・リカバリ特性も得られなければな
らない。これは発生した誘導性過電圧を制限すること並
びにどんな発振も防止することを意味する。というの
は、これらは隣接のデバイスもしくはパワーダイオード
自身を破壊させ得るからである。
ードのオン・オフ転移特性は最大逆方向電流で充電され
た漏れインダクタンスを再び完全に放電させることを必
要とすることが特徴である。その際ダイオード内に発生
した損失を出来るだけ小さくするために、この放電過程
は出来るだけ迅速に終了しなければならない。しかしな
がら、同時にソフト・リカバリ特性も得られなければな
らない。これは発生した誘導性過電圧を制限すること並
びにどんな発振も防止することを意味する。というの
は、これらは隣接のデバイスもしくはパワーダイオード
自身を破壊させ得るからである。
【００２４】しかしながら、過電圧の制限は必然的に漏
れインダクタンスの緩速な放電、従ってスイッチング損
失の増大に繋がり、それゆえ過電圧及びスイッチング損
失の最小化に関連して基本的には妥協せざるを得ない。
勿論、スイッチング損失をこの妥協の枠内で予め設定さ
れた最大過電圧と共に電流もしくは電圧推移のバリエー
ションによって最適化することは可能である。
れインダクタンスの緩速な放電、従ってスイッチング損
失の増大に繋がり、それゆえ過電圧及びスイッチング損
失の最小化に関連して基本的には妥協せざるを得ない。
勿論、スイッチング損失をこの妥協の枠内で予め設定さ
れた最大過電圧と共に電流もしくは電圧推移のバリエー
ションによって最適化することは可能である。
【００２５】ソフト・リカバリ特性を保証するための手
段は出発点に応じて外的手段と内的手段とに区別するこ
とができる。
段は出発点に応じて外的手段と内的手段とに区別するこ
とができる。
【００２６】外的手段はパワーダイオード又はその駆動
回路の周辺回路網を相応して変更することである。これ
には例えばいわる“スナバ”すなわち抵抗とコンデンサ
とから構成された直列回路を備えたパワーダイオードの
配線がある。それによってオン・オフ転移特性は弱めら
れる。勿論、スナバは何時もスイッチング損失の増大、
当該装置の容積の増大化及び重量の増大化、高コスト化
を生ずる。
回路の周辺回路網を相応して変更することである。これ
には例えばいわる“スナバ”すなわち抵抗とコンデンサ
とから構成された直列回路を備えたパワーダイオードの
配線がある。それによってオン・オフ転移特性は弱めら
れる。勿論、スナバは何時もスイッチング損失の増大、
当該装置の容積の増大化及び重量の増大化、高コスト化
を生ずる。
【００２７】現在パワーダイオードの負荷軽減を行い、
ソフト・リカバリ特性を保証する別の方法は、関与した
半導体スイッチのスイッチング速度を抑え、それによっ
てオン・オフ転移特性を弱めることである。これは理想
スイッチの代わりの制御可能な抵抗によるオン・オフ転
移特性を導入することに相当する。このようにしてどん
な過電圧の発生も防止しそして各パワーダイオードに著
しく負荷軽減させることに成功する。しかしながら、同
時に関与した半導体スイッチのスイッチング損失は大き
く増大する。
ソフト・リカバリ特性を保証する別の方法は、関与した
半導体スイッチのスイッチング速度を抑え、それによっ
てオン・オフ転移特性を弱めることである。これは理想
スイッチの代わりの制御可能な抵抗によるオン・オフ転
移特性を導入することに相当する。このようにしてどん
な過電圧の発生も防止しそして各パワーダイオードに著
しく負荷軽減させることに成功する。しかしながら、同
時に関与した半導体スイッチのスイッチング損失は大き
く増大する。
【００２８】内的手段は主としてパワーダイオードの設
計への介入である。この介入は主としてドーピングプロ
フィール又は寿命設定の最適化である。
計への介入である。この介入は主としてドーピングプロ
フィール又は寿命設定の最適化である。
【００２９】上述した外的手段におけるパワーダイオー
ドのオン・オフ転移特性は他のデバイスによって相当決
定される。これによって大抵いつもスイッチング損失が
増大する。しかもこのような事情によってパワーダイオ
ードの最適化がさらに制限される。このために本発明は
専らダイオード設計の最適化に集中している。
ドのオン・オフ転移特性は他のデバイスによって相当決
定される。これによって大抵いつもスイッチング損失が
増大する。しかもこのような事情によってパワーダイオ
ードの最適化がさらに制限される。このために本発明は
専らダイオード設計の最適化に集中している。
【００３０】通常、内部区域の拡大と、導通動作時に形
成される補助電荷キャリヤ貯留部の設置とによってゆる
やかなオン・オフ転移特性を得ることが試みられる。し
かしながら、相応するダイオードの場合このことによっ
て内部区域幅は許容逆電圧と比較すると過大寸法にな
る。この過大寸法によって順方向電圧及びスイッチング
損失が増大する。
成される補助電荷キャリヤ貯留部の設置とによってゆる
やかなオン・オフ転移特性を得ることが試みられる。し
かしながら、相応するダイオードの場合このことによっ
て内部区域幅は許容逆電圧と比較すると過大寸法にな
る。この過大寸法によって順方向電圧及びスイッチング
損失が増大する。
【００３１】さらに、この処置の場合、導通動作時に形
成される電荷キャリヤ貯留部がオン・オフ転移過程の要
求を実際に満たすことが保証されない。電荷キャリヤ貯
留部が小さすぎると、逆方向電流が崩壊し、従って漏れ
インダクタンスの影響によって過電圧が高められ、イン
ダクタンスによって望ましくない発振が惹き起こされ
る。それに対して、電荷キャリヤ貯留部が大きすぎる
と、逆方向電流が相応して緩速に減衰し、いわゆる“テ
ール電流”になり、それよりスイッチング損失が高めら
れる。
成される電荷キャリヤ貯留部がオン・オフ転移過程の要
求を実際に満たすことが保証されない。電荷キャリヤ貯
留部が小さすぎると、逆方向電流が崩壊し、従って漏れ
インダクタンスの影響によって過電圧が高められ、イン
ダクタンスによって望ましくない発振が惹き起こされ
る。それに対して、電荷キャリヤ貯留部が大きすぎる
と、逆方向電流が相応して緩速に減衰し、いわゆる“テ
ール電流”になり、それよりスイッチング損失が高めら
れる。
【００３２】この代替えは、オン・オフ転移過程中、所
定の逆電圧を越えたら直ちに、電荷キャリヤの的確な発
生によって、従って漏れインダクタンスのコントールさ
れた放電によって誘導性過電圧を制限することである。
このような構想は“ｆｉｅｌｄ−ｃｏｎｔｒｏｌｌｅｄ
−ｉｎｊｅｃｔｉｏｎ”又は略してＦＣＩと称されてい
る。その場合必要な電荷キャリヤを作るためのメカニズ
ムとしてパワーダイオードの阻止能力の上限を制限する
衝突電離が使われる。
定の逆電圧を越えたら直ちに、電荷キャリヤの的確な発
生によって、従って漏れインダクタンスのコントールさ
れた放電によって誘導性過電圧を制限することである。
このような構想は“ｆｉｅｌｄ−ｃｏｎｔｒｏｌｌｅｄ
−ｉｎｊｅｃｔｉｏｎ”又は略してＦＣＩと称されてい
る。その場合必要な電荷キャリヤを作るためのメカニズ
ムとしてパワーダイオードの阻止能力の上限を制限する
衝突電離が使われる。
【００３３】ＦＣＩ構想によって必要に応じて電荷キャ
リヤが発生し、それにより自動的にソフトリカバリ特性
になる。この前提条件は勿論強く局部化された電荷キャ
リヤ発生である。というのは、そうしないとＴＲＡＰＡ
ＴＴ発振になってしまうからである。
リヤが発生し、それにより自動的にソフトリカバリ特性
になる。この前提条件は勿論強く局部化された電荷キャ
リヤ発生である。というのは、そうしないとＴＲＡＰＡ
ＴＴ発振になってしまうからである。
【００３４】ＦＣＩ構想の基本的な利点は内部区域の過
大寸法を必要としない点にある。従って、順方向損失及
びスイッチング損失は冒頭で述べた種類のパワーダイオ
ードに比べて明らかに少なくすることができる。
大寸法を必要としない点にある。従って、順方向損失及
びスイッチング損失は冒頭で述べた種類のパワーダイオ
ードに比べて明らかに少なくすることができる。
【００３５】本発明によりＦＣＩダイオードはパンチス
ルー結合によって発展する。このパンチスルー結合によ
って、その降伏特性、従って同様にそのソフト・リカバ
リ特性は十分温度に依存しなくなる。
ルー結合によって発展する。このパンチスルー結合によ
って、その降伏特性、従って同様にそのソフト・リカバ
リ特性は十分温度に依存しなくなる。
【００３６】
【発明の実施の形態】次に、本発明を図面に示された実
施形態に基づいて詳細に説明する。
施形態に基づいて詳細に説明する。
【００３７】図１はパンチスルー結合を有する本発明に
よるＦＣＩダイオードの半導体基体の横断面図を示す。
図２に示された要素と同一の要素には同一の参照符号が
付されている。
よるＦＣＩダイオードの半導体基体の横断面図を示す。
図２に示された要素と同一の要素には同一の参照符号が
付されている。
【００３８】図１に示されたパワーダイオードは主とし
て図２に示されたリードダイオードの要素、即ちｎ- ド
ープされた内部区域２と、ｎ+ ドープされたカソード区
域３と、ｎドープされた第１結合区域５と、ｐ+ ドープ
されたアノード区域６とを含んでいる。ＦＣＩダイオー
ドはアノード側及びカソード側がそれぞれアノード端子
Ａ及びカソード端子Ｋに接続されている。図２に比べて
図１ではしかしながらさらに内部区域２と第１結合区域
５との間にｐドープされた第２結合区域４が配置されて
いる。
て図２に示されたリードダイオードの要素、即ちｎ- ド
ープされた内部区域２と、ｎ+ ドープされたカソード区
域３と、ｎドープされた第１結合区域５と、ｐ+ ドープ
されたアノード区域６とを含んでいる。ＦＣＩダイオー
ドはアノード側及びカソード側がそれぞれアノード端子
Ａ及びカソード端子Ｋに接続されている。図２に比べて
図１ではしかしながらさらに内部区域２と第１結合区域
５との間にｐドープされた第２結合区域４が配置されて
いる。
【００３９】このように形成されたパワーダイオードは
以下ではパンチスルー結合を有するＦＣＩダイオード
（ＦＣＩ−ＰＴ結合）と称される。
以下ではパンチスルー結合を有するＦＣＩダイオード
（ＦＣＩ−ＰＴ結合）と称される。
【００４０】冒頭で述べた種類のＦＣＩダイオードにお
ける本発明による第２結合区域４の機能態様を以下にお
いて説明する。
ける本発明による第２結合区域４の機能態様を以下にお
いて説明する。
【００４１】阻止動作では第２結合区域４による補助ｐ
ｎ接合の導入によって高電界区域は低電界区域から空間
的に分離される。高電界区域はその場合アノード区域６
と第１結合区域５との間の高ドープされたｐｎ接合によ
って形成される。それに対して低電界区域は第２結合区
域４から内部区域２を介してカソード区域３まで延び
る。高電界区域と低電界区域との結合はここでは補助的
に設けられた第２結合区域４の“パンチスルー”によっ
て低電界区域側から作られる。
ｎ接合の導入によって高電界区域は低電界区域から空間
的に分離される。高電界区域はその場合アノード区域６
と第１結合区域５との間の高ドープされたｐｎ接合によ
って形成される。それに対して低電界区域は第２結合区
域４から内部区域２を介してカソード区域３まで延び
る。高電界区域と低電界区域との結合はここでは補助的
に設けられた第２結合区域４の“パンチスルー”によっ
て低電界区域側から作られる。
【００４２】従って、ＦＣＩ−ＰＴダイオードにおいて
は、目標とする降伏電圧を得ると共に、第２結合区域の
中立の幅をそこの少数電荷キャリヤの拡散長さに比較し
て大きくないことが非常に重要である。そうしないと、
パンチスルー結合ではなく、電流結合になってしまい、
電流結合の場合、逆電圧が高電界区域と低電界区域とを
流れる逆方向電流の割合に応じて分配され、局部化され
たなだれ増倍を持つ規定された電圧降伏がもはや可能で
はなくなる。
は、目標とする降伏電圧を得ると共に、第２結合区域の
中立の幅をそこの少数電荷キャリヤの拡散長さに比較し
て大きくないことが非常に重要である。そうしないと、
パンチスルー結合ではなく、電流結合になってしまい、
電流結合の場合、逆電圧が高電界区域と低電界区域とを
流れる逆方向電流の割合に応じて分配され、局部化され
たなだれ増倍を持つ規定された電圧降伏がもはや可能で
はなくなる。
【００４３】図３は図１に示されたＦＣＩ−ＰＴダイオ
ードの可能なドーピングプロフィールの一例を示す。ｐ
+ ドープされたアノード区域６はこの例では１μｍの幅
であり、１０19ｃｍ-3の最大ドーピング濃度を有する。
それに続くｎドープされた第１結合区域５は約１．４μ
ｍの幅であり、４×１０16ｃｍ-3の最大ドーピング濃度
を有する。ｐドープされた第２結合区域４は約２．６μ
ｍの幅であり、約５×１０15ｃｍ-3の最大ドーピング濃
度を有する。カソード側ではｎ+ ドープされたカソード
区域３は約１μｍの幅であり、１０19ｃｍ-3の最大ドー
ピング濃度を有する。半導体基体１のｎ- ドープされた
内部区域２はこの例では約１０14ｃｍ-3のドーピング濃
度を有し、約６８μｍの幅である。
ードの可能なドーピングプロフィールの一例を示す。ｐ
+ ドープされたアノード区域６はこの例では１μｍの幅
であり、１０19ｃｍ-3の最大ドーピング濃度を有する。
それに続くｎドープされた第１結合区域５は約１．４μ
ｍの幅であり、４×１０16ｃｍ-3の最大ドーピング濃度
を有する。ｐドープされた第２結合区域４は約２．６μ
ｍの幅であり、約５×１０15ｃｍ-3の最大ドーピング濃
度を有する。カソード側ではｎ+ ドープされたカソード
区域３は約１μｍの幅であり、１０19ｃｍ-3の最大ドー
ピング濃度を有する。半導体基体１のｎ- ドープされた
内部区域２はこの例では約１０14ｃｍ-3のドーピング濃
度を有し、約６８μｍの幅である。
【００４４】図４は図１に対応して発展させたＦＣＩ−
ＰＴダイオードを示す。図１及び図２に示された要素と
同一の要素には同一の参照符号が付されている。
ＰＴダイオードを示す。図１及び図２に示された要素と
同一の要素には同一の参照符号が付されている。
【００４５】図２に示されたＦＣＩ−ＰＴダイオードは
カソード側でカソード端子Ｋとカソード区域３との間に
別のｐ+ ドープされた区域９が設けられることによって
図４に発展している。図１の半導体基体内に補助区域９
を追加することによって補助ｐｎ接合が作られる。この
ようにして、２つの逆向きかつ直列に接続されたダイオ
ードから構成されモノリシックに集積された半導体デバ
イスを製造することができる。
カソード側でカソード端子Ｋとカソード区域３との間に
別のｐ+ ドープされた区域９が設けられることによって
図４に発展している。図１の半導体基体内に補助区域９
を追加することによって補助ｐｎ接合が作られる。この
ようにして、２つの逆向きかつ直列に接続されたダイオ
ードから構成されモノリシックに集積された半導体デバ
イスを製造することができる。
【００４６】基本的には図１に示されたＦＣＩダイオー
ド内へ補助区域９を導入することによって補助ｐｎ接合
を作る際、新しく作られた当該ｐｎ接合のダイオードが
ＦＣＩダイオードに逆向きかつ直列に接続されるように
注意しなければならない。さらに、補助ｐｎ接合の降伏
電圧は順方向への電流の流れを阻止するために十分高く
設計されるように注意しなければならない。このような
理由からこの例ではカソード区域３は別の区域９より低
くドープされている。最後に、別の区域９に接するカソ
ード区域３を十分幅広く設計し、それにより別の区域９
に“パンチスルー”が生じないように注意しなければな
らない。この場合補助ｐｎ接合の阻止作用は無効にされ
る。
ド内へ補助区域９を導入することによって補助ｐｎ接合
を作る際、新しく作られた当該ｐｎ接合のダイオードが
ＦＣＩダイオードに逆向きかつ直列に接続されるように
注意しなければならない。さらに、補助ｐｎ接合の降伏
電圧は順方向への電流の流れを阻止するために十分高く
設計されるように注意しなければならない。このような
理由からこの例ではカソード区域３は別の区域９より低
くドープされている。最後に、別の区域９に接するカソ
ード区域３を十分幅広く設計し、それにより別の区域９
に“パンチスルー”が生じないように注意しなければな
らない。この場合補助ｐｎ接合の阻止作用は無効にされ
る。
【００４７】当然のことながら補助区域９をアノード側
でアノード区域６とアノード電極８との間に配置するこ
とも考えられる。アノード側補助区域はこの場合ｎ+ ド
ープされなければならず、アノード区域６は十分幅広く
設計されなければならない。
でアノード区域６とアノード電極８との間に配置するこ
とも考えられる。アノード側補助区域はこの場合ｎ+ ド
ープされなければならず、アノード区域６は十分幅広く
設計されなければならない。
【００４８】２個の逆向きに接続されたダイオードを実
現するための補助ｐｎ接合は、当然のことながら別の区
域９の代わりにアノード側又はカソード側のショットキ
ーコンタクトによっても作ることができる。
現するための補助ｐｎ接合は、当然のことながら別の区
域９の代わりにアノード側又はカソード側のショットキ
ーコンタクトによっても作ることができる。
【００４９】図５は図１及び図４に示されたＦＣＩ−Ｐ
Ｔダイオードを有利に適用したＦＣＩハイブリッドダイ
オードの回路を示す。アノード端子Ａとカソード端子Ｋ
との間にはダイオードＤ2 とダイオードＤFCI とから成
る並列回路が存在している。ダイオードＤ2 は良好な導
通特性に最適なパワーダイオードである。ＦＣＩダイオ
ードＤFCI は電圧制限器の機能を持ち、阻止動作時のみ
に有効になる。導通動作ではダイオードＤFCI は直列及
び逆向きに接続されたダイオードＤ1 によって阻止され
る。それゆえ、導通動作時にはダイオードＤ2 が関連
し、阻止動作時にはダイオードＤFCI が関連する。
Ｔダイオードを有利に適用したＦＣＩハイブリッドダイ
オードの回路を示す。アノード端子Ａとカソード端子Ｋ
との間にはダイオードＤ2 とダイオードＤFCI とから成
る並列回路が存在している。ダイオードＤ2 は良好な導
通特性に最適なパワーダイオードである。ＦＣＩダイオ
ードＤFCI は電圧制限器の機能を持ち、阻止動作時のみ
に有効になる。導通動作ではダイオードＤFCI は直列及
び逆向きに接続されたダイオードＤ1 によって阻止され
る。それゆえ、導通動作時にはダイオードＤ2 が関連
し、阻止動作時にはダイオードＤFCI が関連する。
【００５０】ダイオードＤ1 、Ｄ2 、ＤFCI はモノリシ
ックに集積された半導体デバイスとして実現することが
できる。勿論、デバイスのディスクリートな実現も考え
られる。モノリシックに集積された装置の利点は特に回
路損失を低減させることのできるインダクタンスの少な
い構成にある。
ックに集積された半導体デバイスとして実現することが
できる。勿論、デバイスのディスクリートな実現も考え
られる。モノリシックに集積された装置の利点は特に回
路損失を低減させることのできるインダクタンスの少な
い構成にある。
【００５１】例えばバイポーラトランジスタ、ＭＯＳＦ
ＥＴ、ＩＧＢＴ、ＧＴＯ、サイリスタ、ＭＣＴ等のスイ
ッチオフ可能なパワー半導体デバイスに並列接続の形で
フリーホイーリングダイオード又は電圧制限器としてＦ
ＣＩ−ＰＴダイオードを使用すると特に有利である。そ
の場合、モノリシックな集積ならびにハイブリッド又は
ディスクリートな構成を考えることができる。
ＥＴ、ＩＧＢＴ、ＧＴＯ、サイリスタ、ＭＣＴ等のスイ
ッチオフ可能なパワー半導体デバイスに並列接続の形で
フリーホイーリングダイオード又は電圧制限器としてＦ
ＣＩ−ＰＴダイオードを使用すると特に有利である。そ
の場合、モノリシックな集積ならびにハイブリッド又は
ディスクリートな構成を考えることができる。
【００５２】最後に本発明の特別な利点は、発明による
ＦＣＩダイオードがリード構造を持つ単純なダイオード
としても実施することができる点である。このことは従
来可能ではなかった。というのは、この種のリードダイ
オードはその降伏電圧が非常に強い温度依存性を有する
からである。降伏電圧の強い温度依存性の理由は衝突電
離の温度依存性にあり、この衝突電離は電圧降伏時に高
電界区域の内部に発生し、この高電界区域の一定の空間
電荷に基づいて、励起され明らかに幅広く設計された低
電界区域の電界強さ、従ってダイオードの降伏電圧に特
に強く作用する。空間電荷結合のこの問題を回避するた
めに、今までは、高電界区域及び低電界区域の電界強さ
が一定の空間電荷によって結合されるのではなく、“パ
ンチスルー”効果の利用もしくは上述のような幾何学効
果によって結合されるという極めて複雑な構造が提案さ
れていた。
ＦＣＩダイオードがリード構造を持つ単純なダイオード
としても実施することができる点である。このことは従
来可能ではなかった。というのは、この種のリードダイ
オードはその降伏電圧が非常に強い温度依存性を有する
からである。降伏電圧の強い温度依存性の理由は衝突電
離の温度依存性にあり、この衝突電離は電圧降伏時に高
電界区域の内部に発生し、この高電界区域の一定の空間
電荷に基づいて、励起され明らかに幅広く設計された低
電界区域の電界強さ、従ってダイオードの降伏電圧に特
に強く作用する。空間電荷結合のこの問題を回避するた
めに、今までは、高電界区域及び低電界区域の電界強さ
が一定の空間電荷によって結合されるのではなく、“パ
ンチスルー”効果の利用もしくは上述のような幾何学効
果によって結合されるという極めて複雑な構造が提案さ
れていた。
【００５３】本発明によれば、リード構造を持つＦＣＩ
ダイオードをｎ+ ドープされたカソード区域３内のドー
ピング濃度によって実現することができる。それゆえ、
カソード区域３のドーピング濃度の大きさによって、小
パワーダイオードと同じように、ｐドープされたアノー
ド区域６とｎドープされたカソード区域３との間のｐｎ
接合におけるトンネル効果を助成することができる。
ダイオードをｎ+ ドープされたカソード区域３内のドー
ピング濃度によって実現することができる。それゆえ、
カソード区域３のドーピング濃度の大きさによって、小
パワーダイオードと同じように、ｐドープされたアノー
ド区域６とｎドープされたカソード区域３との間のｐｎ
接合におけるトンネル効果を助成することができる。
【００５４】トンネル効果は衝突電離とは逆の温度係数
を自由に使えるので、カソード区域３内のドーピング濃
度の高さによって、リードダイオードとして実施された
ＦＣＩダイオードの降伏電圧の温度係数はほぼ任意に設
定することができる。従って、例えばカソード区域３内
のドーピング濃度が約１０17ｃｍ-3である場合、リード
ダイオードとして実施され小さい正の温度係数を持つＦ
ＣＩダイオードの降伏電圧を設定し得ることを期待でき
る。それによって、電流線条化を防止することができ、
確実な動作を保証することができる。しかしながら、こ
のための前提条件はアノード区域６をカソード区域３に
比べて明らかに高くドープすることである。
を自由に使えるので、カソード区域３内のドーピング濃
度の高さによって、リードダイオードとして実施された
ＦＣＩダイオードの降伏電圧の温度係数はほぼ任意に設
定することができる。従って、例えばカソード区域３内
のドーピング濃度が約１０17ｃｍ-3である場合、リード
ダイオードとして実施され小さい正の温度係数を持つＦ
ＣＩダイオードの降伏電圧を設定し得ることを期待でき
る。それによって、電流線条化を防止することができ、
確実な動作を保証することができる。しかしながら、こ
のための前提条件はアノード区域６をカソード区域３に
比べて明らかに高くドープすることである。
【００５５】従って、本発明によって技術的に非常に簡
単なやり方で、リードダイオードの非常に簡単な構造の
ＦＣＩダイオードを実施することができる。降伏電圧の
温度依存性は任意に設定することができ、それゆえ補償
することもできる。
単なやり方で、リードダイオードの非常に簡単な構造の
ＦＣＩダイオードを実施することができる。降伏電圧の
温度依存性は任意に設定することができ、それゆえ補償
することもできる。
【図１】パンチスルー結合を有する本発明によるＦＣＩ
ダイオードの半導体基体の横断面図である。
ダイオードの半導体基体の横断面図である。
【図２】従来の空間電荷結合を有するＰＩＮパワーダイ
オード（リードダイオード）の半導体基体の横断面図で
ある。
オード（リードダイオード）の半導体基体の横断面図で
ある。
【図３】図１に示されたパンチスルー結合を有するＦＣ
Ｉダイオードのドーピングプロフィールの一例を示す特
性図である。
Ｉダイオードのドーピングプロフィールの一例を示す特
性図である。
【図４】パンチスルー結合及びカソード側に集積された
阻止ダイオードを有するＦＣＩダイオードの半導体基体
の横断面図である。
阻止ダイオードを有するＦＣＩダイオードの半導体基体
の横断面図である。
【図５】パンチスルー結合を有するＦＣＩダイオードの
優れた適用例として示すＦＣＩハイブリッドダイオード
の回路図である。
優れた適用例として示すＦＣＩハイブリッドダイオード
の回路図である。
１ 半導体基体 ２ 内部区域 ３ カソード区域 ４ 第２結合区域 ５ 第１結合区域 ６ アノード区域 ７ カソード電極 ８ アノード電極 ９ 別の区域 Ａ アノード端子 Ｋ カソード端子 Ｄ1 第１ダイオード Ｄ2 第２ダイオード ＤFCI ＦＣＴ−ＰＴダイオード
Claims (7)
- 【請求項１】 第１導電形の内部区域（２）と、この内
部区域（２）に続き内部区域（２）より高いドーピング
濃度を持つ第１導電形のカソード区域（３）と、内部区
域（２）に続きドーピング濃度が内部区域（２）のドー
ピング濃度より高くかつカソード区域（３）のドーピン
グ濃度より低い第１導電形の少なくとも１つの第１結合
区域（５）と、第１結合区域（５）に続き第１結合区域
（５）内より高いドーピング濃度を持つ第２導電形のア
ノード区域（６）とを備えた半導体基体から構成された
パワーダイオードにおいて、第１結合区域（５）と内部
区域（２）との間に第２導電形の少なくとも１つの第２
結合区域（４）が設けられ、この第２結合区域（４）の
ドーピング濃度は内部区域（２）のドーピング濃度より
高くかつアノード区域（６）のドーピング濃度より低い
ことを特徴とするパワーダイオード。 - 【請求項２】 半導体基体（１）内にはパワーダイオー
ドに逆向きでかつ直列に接続されモノリシックに集積さ
れた第２ダイオードが設けられていることを特徴とする
請求項１記載のパワーダイオード。 - 【請求項３】 請求項１又は２に記載のパワーダイオー
ドを備えることを特徴とするハイブリッドダイオード装
置。 - 【請求項４】 請求項１又は２に記載のパワーダイオー
ドを備えることを特徴とする電圧制限器。 - 【請求項５】 請求項１又は２に記載のパワーダイオー
ドを備えることを特徴とするフリーホイーリングダイオ
ード。 - 【請求項６】 リードダイオード構造を有することを特
徴とする請求項１乃至５のいずれか１つに記載のパワー
ダイオード。 - 【請求項７】 パワー半導体デバイスに並列接続される
ことを特徴とする請求項１乃至６のいずれか１つに記載
のパワーダイオード。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19713962.0 | 1997-04-04 | ||
| DE19713962A DE19713962C1 (de) | 1997-04-04 | 1997-04-04 | Leistungsdiode (FCI-Diode) |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10284738A true JPH10284738A (ja) | 1998-10-23 |
| JP3833387B2 JP3833387B2 (ja) | 2006-10-11 |
Family
ID=7825460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10333598A Expired - Fee Related JP3833387B2 (ja) | 1997-04-04 | 1998-03-31 | パワーダイオード |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5977611A (ja) |
| EP (1) | EP0869560A3 (ja) |
| JP (1) | JP3833387B2 (ja) |
| DE (1) | DE19713962C1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2014087499A1 (ja) * | 2012-12-05 | 2017-01-05 | トヨタ自動車株式会社 | 半導体装置 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4129106B2 (ja) * | 1999-10-27 | 2008-08-06 | 三菱電機株式会社 | 半導体装置 |
| US7768210B2 (en) * | 1999-12-22 | 2010-08-03 | General Electric Company | Hybrid electroluminescent devices |
| US6737731B1 (en) | 2000-06-26 | 2004-05-18 | Fairchild Semiconductor Corporation | Soft recovery power diode |
| US6489660B1 (en) * | 2001-05-22 | 2002-12-03 | General Semiconductor, Inc. | Low-voltage punch-through bi-directional transient-voltage suppression devices |
| US6970512B2 (en) | 2001-08-28 | 2005-11-29 | Sbc Technology Resources, Inc. | Method and system to improve the transport of compressed video data |
| US20060012289A1 (en) * | 2004-07-19 | 2006-01-19 | General Electric Company | Hybrid electroluminescent devices |
| JP5309360B2 (ja) * | 2008-07-31 | 2013-10-09 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP5454945B2 (ja) * | 2008-09-05 | 2014-03-26 | 株式会社東芝 | 記憶装置 |
| US9583578B2 (en) | 2013-01-31 | 2017-02-28 | Infineon Technologies Ag | Semiconductor device including an edge area and method of manufacturing a semiconductor device |
| CN107452623B (zh) * | 2016-05-31 | 2020-02-21 | 北大方正集团有限公司 | 一种快恢复二极管的制造方法及快恢复二极管 |
| JP7126361B2 (ja) * | 2018-03-08 | 2022-08-26 | 三菱電機株式会社 | 半導体装置、電力変換装置、及び、半導体装置の製造方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2899646A (en) * | 1959-08-11 | Tread | ||
| USB433088I5 (ja) * | 1965-02-16 | |||
| US3890630A (en) * | 1973-10-09 | 1975-06-17 | Rca Corp | Impatt diode |
| US3921192A (en) * | 1974-05-28 | 1975-11-18 | Gen Electric | Avalanche diode |
| US3916427A (en) * | 1974-08-14 | 1975-10-28 | Hughes Aircraft Co | Wideband IMPATT diode |
| DE2608432C3 (de) * | 1976-03-01 | 1981-07-09 | Siemens AG, 1000 Berlin und 8000 München | Leistungsdiode |
| JPS5378788A (en) * | 1976-12-23 | 1978-07-12 | Hitachi Ltd | Temperature-compensation-type constant voltage element |
| JPS5839070A (ja) * | 1981-08-31 | 1983-03-07 | Toshiba Corp | 半導体装置 |
| JPS58216471A (ja) * | 1982-06-09 | 1983-12-16 | Nec Corp | 半導体装置 |
| DE3725214A1 (de) * | 1986-09-27 | 1988-03-31 | Licentia Gmbh | Impatt-diode |
| US5119148A (en) * | 1989-11-29 | 1992-06-02 | Motorola, Inc. | Fast damper diode and method |
| JPH08125200A (ja) * | 1994-10-25 | 1996-05-17 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP3994443B2 (ja) * | 1995-05-18 | 2007-10-17 | 三菱電機株式会社 | ダイオード及びその製造方法 |
-
1997
- 1997-04-04 DE DE19713962A patent/DE19713962C1/de not_active Expired - Fee Related
-
1998
- 1998-03-31 JP JP10333598A patent/JP3833387B2/ja not_active Expired - Fee Related
- 1998-04-03 EP EP98106152A patent/EP0869560A3/de not_active Withdrawn
- 1998-04-06 US US09/055,795 patent/US5977611A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2014087499A1 (ja) * | 2012-12-05 | 2017-01-05 | トヨタ自動車株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19713962C1 (de) | 1998-07-02 |
| JP3833387B2 (ja) | 2006-10-11 |
| US5977611A (en) | 1999-11-02 |
| EP0869560A2 (de) | 1998-10-07 |
| EP0869560A3 (de) | 1999-01-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7696600B2 (en) | IGBT device and related device having robustness under extreme conditions | |
| US7808014B2 (en) | Semiconductor device having insulated gate bipolar transistor | |
| US6414370B1 (en) | Semiconductor circuit preventing electromagnetic noise | |
| JP3243902B2 (ja) | 半導体装置 | |
| JP3623529B2 (ja) | パワー半導体装置 | |
| US7301178B2 (en) | Pressed-contact type semiconductor device | |
| JP5453848B2 (ja) | 半導体装置及び電力変換装置 | |
| JP3833387B2 (ja) | パワーダイオード | |
| JPH1126779A (ja) | パワーダイオード | |
| WO2020201361A1 (en) | Segmented power diode structure with improved reverse recovery | |
| US5142347A (en) | Power semiconductor component with emitter shorts | |
| JP3444045B2 (ja) | 半導体回路およびその駆動方法並びに半導体素子 | |
| US5365086A (en) | Thyristors having a common cathode | |
| JPH08213639A (ja) | 電子ドナーを有する半導体ダイオード | |
| JP3409503B2 (ja) | ダイオード及びダイオードの駆動方法並びに半導体回路 | |
| US6388306B1 (en) | Semiconductor device with rapid reverse recovery characteristic | |
| JP4687385B2 (ja) | 電力変換装置 | |
| JPH10242165A (ja) | 半導体スイッチング素子及びそれを用いた電力変換装置並びに半導体スイッチング素子の駆動方法 | |
| JP3248383B2 (ja) | 半導体装置 | |
| JPH06291320A (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JP2002141418A (ja) | 半導体回路およびその駆動方法並びに半導体素子 | |
| Lorenz | Overload capability and dynamic behaviour of low and high voltage IGBT and ultra fast softswitching diode |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051208 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060307 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060313 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060606 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060629 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060719 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100728 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100728 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110728 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120728 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120728 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120728 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130728 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |