JPH10270986A - 電圧制御発振器 - Google Patents
電圧制御発振器Info
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- JPH10270986A JPH10270986A JP7545797A JP7545797A JPH10270986A JP H10270986 A JPH10270986 A JP H10270986A JP 7545797 A JP7545797 A JP 7545797A JP 7545797 A JP7545797 A JP 7545797A JP H10270986 A JPH10270986 A JP H10270986A
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Abstract
(57)【要約】
【課題】 回路の出力信号を選択したり回路内の抵抗値
を制御したりする回路を設けることなく、出力振幅値が
一定となる発振動作を行うこと。 【解決手段】 複数段接続される差動回路のそれぞれ
に、第１及び第２の制御信号を互いに差動入力し、第１
の制御信号によって駆動が制御されるトランジスタＱ１
〜Ｑ３と、第２の制御信号によって駆動が制御されるト
ランジスタＱ４〜Ｑ６とを設け、電圧制御発振器の発振
周波数を高くしたり低くしたりする場合においても、差
動回路１段当たりに流れる電流が変化しない構成とす
る。
を制御したりする回路を設けることなく、出力振幅値が
一定となる発振動作を行うこと。 【解決手段】 複数段接続される差動回路のそれぞれ
に、第１及び第２の制御信号を互いに差動入力し、第１
の制御信号によって駆動が制御されるトランジスタＱ１
〜Ｑ３と、第２の制御信号によって駆動が制御されるト
ランジスタＱ４〜Ｑ６とを設け、電圧制御発振器の発振
周波数を高くしたり低くしたりする場合においても、差
動回路１段当たりに流れる電流が変化しない構成とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、電圧制御発振器に
関し、特に、ＬＳＩ分野においてバイポーラトランジス
タによって構成されたリングオシレータに関する。
関し、特に、ＬＳＩ分野においてバイポーラトランジス
タによって構成されたリングオシレータに関する。
【０００２】
【従来の技術】図７は、奇数段のインバータ回路で構成
された従来の電圧制御発振器の一構成例を示すブロック
図である。
された従来の電圧制御発振器の一構成例を示すブロック
図である。
【０００３】本従来例は図７に示すように、複数のイン
バータ回路１１０−１〜１１０−（２Ｎ＋１）（Ｎは整
数）が奇数段接続されて構成されており、各インバータ
回路１１０−１〜１１０−（２Ｎ＋１）には、差動入力
端子Ｖ１，Ｖ２と、差動入力端子Ｖ１，Ｖ２から入力さ
れた信号がそれぞれ反転されて出力される差動出力端子
Ｏ１，Ｏ２と、インバータ回路１１０−１〜１１０−
（２Ｎ＋１）内に流れる電流を制御するための制御信号
が入力される制御端子ＩＮ１とがそれぞれ設けられてい
る。そして、前段のインバータ回路の差動出力端子Ｏ
１，Ｏ２から出力された信号が次段のインバータ回路の
差動入力端子Ｖ１，Ｖ２にそれぞれ入力されるように接
続されている。また、最終段のインバータ回路１１０−
（２Ｎ＋１）の差動出力端子Ｏ１，Ｏ２から出力された
信号が最前段のインバータ回路１１０−１の差動入力端
子Ｖ１，Ｖ２にそれぞれ入力されるように接続されてい
る。
バータ回路１１０−１〜１１０−（２Ｎ＋１）（Ｎは整
数）が奇数段接続されて構成されており、各インバータ
回路１１０−１〜１１０−（２Ｎ＋１）には、差動入力
端子Ｖ１，Ｖ２と、差動入力端子Ｖ１，Ｖ２から入力さ
れた信号がそれぞれ反転されて出力される差動出力端子
Ｏ１，Ｏ２と、インバータ回路１１０−１〜１１０−
（２Ｎ＋１）内に流れる電流を制御するための制御信号
が入力される制御端子ＩＮ１とがそれぞれ設けられてい
る。そして、前段のインバータ回路の差動出力端子Ｏ
１，Ｏ２から出力された信号が次段のインバータ回路の
差動入力端子Ｖ１，Ｖ２にそれぞれ入力されるように接
続されている。また、最終段のインバータ回路１１０−
（２Ｎ＋１）の差動出力端子Ｏ１，Ｏ２から出力された
信号が最前段のインバータ回路１１０−１の差動入力端
子Ｖ１，Ｖ２にそれぞれ入力されるように接続されてい
る。
【０００４】図８は、図７に示したインバータ回路１１
０−１〜１１０−（２Ｎ＋１）の構成を示す回路図であ
る。なお、インバータ回路１１０−１〜１１０−（２Ｎ
＋１）においては、全て同じ構成のものとする。
０−１〜１１０−（２Ｎ＋１）の構成を示す回路図であ
る。なお、インバータ回路１１０−１〜１１０−（２Ｎ
＋１）においては、全て同じ構成のものとする。
【０００５】本従来例におけるインバータ回路１１０−
１〜１１０−（２Ｎ＋１）は図８に示すように、一端が
電源電圧Ｖccに接続され、他端が差動出力端子Ｏ１に接
続された抵抗Ｒ１と、コレクタ端子が抵抗Ｒ１を介して
電源電圧Ｖccに接続され、ベース端子が差動入力端子Ｖ
１に接続されたトランジスタＱ１と、一端が電源電圧Ｖ
ccに接続され、他端が差動出力端子Ｏ２に接続された抵
抗Ｒ２と、コレクタ端子が抵抗Ｒ２を介して電源電圧Ｖ
ccに接続され、ベース端子が差動入力端子Ｖ２に接続さ
れたトランジスタＱ２と、一端が接地された抵抗Ｒ３
と、エミッタ端子が抵抗Ｒ３を介して接地され、ベース
端子が制御端子ＩＮ１に接続されたトランジスタＱ３と
から構成されており、トランジスタＱ１のエミッタ端子
とトランジスタＱ２のエミッタ端子とトランジスタＱ３
のコレクタ端子とが互いに接続されている。
１〜１１０−（２Ｎ＋１）は図８に示すように、一端が
電源電圧Ｖccに接続され、他端が差動出力端子Ｏ１に接
続された抵抗Ｒ１と、コレクタ端子が抵抗Ｒ１を介して
電源電圧Ｖccに接続され、ベース端子が差動入力端子Ｖ
１に接続されたトランジスタＱ１と、一端が電源電圧Ｖ
ccに接続され、他端が差動出力端子Ｏ２に接続された抵
抗Ｒ２と、コレクタ端子が抵抗Ｒ２を介して電源電圧Ｖ
ccに接続され、ベース端子が差動入力端子Ｖ２に接続さ
れたトランジスタＱ２と、一端が接地された抵抗Ｒ３
と、エミッタ端子が抵抗Ｒ３を介して接地され、ベース
端子が制御端子ＩＮ１に接続されたトランジスタＱ３と
から構成されており、トランジスタＱ１のエミッタ端子
とトランジスタＱ２のエミッタ端子とトランジスタＱ３
のコレクタ端子とが互いに接続されている。
【０００６】以下に、上記のように構成された電圧制御
発振器の動作について説明する。
発振器の動作について説明する。
【０００７】インバータ回路１１０−１の差動入力端子
Ｖ１，Ｖ２に差動信号が入力されると、差動入力端子Ｖ
１，Ｖ２に入力された信号がそれぞれ反転され、インバ
ータ回路１１０−１の差動出力端子Ｏ１，Ｏ２から出力
される。
Ｖ１，Ｖ２に差動信号が入力されると、差動入力端子Ｖ
１，Ｖ２に入力された信号がそれぞれ反転され、インバ
ータ回路１１０−１の差動出力端子Ｏ１，Ｏ２から出力
される。
【０００８】インバータ回路１１０−１の差動出力端子
Ｏ１，Ｏ２から出力された信号はインバータ回路１１０
−２の差動入力端子Ｖ１，Ｖ２にそれぞれ入力され、イ
ンバータ回路１１０−２において反転されて、インバー
タ回路１１０−２の差動出力端子Ｏ１，Ｏ２から出力さ
れる。
Ｏ１，Ｏ２から出力された信号はインバータ回路１１０
−２の差動入力端子Ｖ１，Ｖ２にそれぞれ入力され、イ
ンバータ回路１１０−２において反転されて、インバー
タ回路１１０−２の差動出力端子Ｏ１，Ｏ２から出力さ
れる。
【０００９】そして、同様に、インバータ回路１１０−
２の差動出力端子Ｏ１，Ｏ２から出力された信号がイン
バータ回路１１０−３の差動入力端子Ｖ１，Ｖ２にそれ
ぞれ入力され、インバータ回路１１０−３において反転
されて、インバータ回路１１０−３の差動出力端子Ｏ
１，Ｏ２から出力される。
２の差動出力端子Ｏ１，Ｏ２から出力された信号がイン
バータ回路１１０−３の差動入力端子Ｖ１，Ｖ２にそれ
ぞれ入力され、インバータ回路１１０−３において反転
されて、インバータ回路１１０−３の差動出力端子Ｏ
１，Ｏ２から出力される。
【００１０】このように、インバータ回路１１０−（２
Ｎ＋１）まで、前段のインバータ回路の差動出力端子Ｏ
１，Ｏ２から出力された信号が、次段のインバータ回路
の差動入力端子Ｖ１，Ｖ２にそれぞれ入力される。
Ｎ＋１）まで、前段のインバータ回路の差動出力端子Ｏ
１，Ｏ２から出力された信号が、次段のインバータ回路
の差動入力端子Ｖ１，Ｖ２にそれぞれ入力される。
【００１１】インバータ回路１１０−（２Ｎ＋１）の差
動出力端子Ｏ１，Ｏ２から出力された信号は、発振出力
端子ＯＵＴ１，ＯＵＴ２から発振信号として出力される
とともに、インバータ回路１１０−１の差動入力端子Ｖ
１，Ｖ２にそれぞれ入力される。
動出力端子Ｏ１，Ｏ２から出力された信号は、発振出力
端子ＯＵＴ１，ＯＵＴ２から発振信号として出力される
とともに、インバータ回路１１０−１の差動入力端子Ｖ
１，Ｖ２にそれぞれ入力される。
【００１２】このようにして、最終段のインバータ回路
１１０−（２Ｎ＋１）の差動出力端子Ｏ１，Ｏ２から出
力された信号が最前段のインバータ回路１１０−１の差
動入力端子Ｖ１，Ｖ２にそれぞれ入力されることにより
発振動作が得られている。
１１０−（２Ｎ＋１）の差動出力端子Ｏ１，Ｏ２から出
力された信号が最前段のインバータ回路１１０−１の差
動入力端子Ｖ１，Ｖ２にそれぞれ入力されることにより
発振動作が得られている。
【００１３】ここで、発振動作における発振周波数は、
インバータ回路の１段当たりの信号伝達遅延時間とイン
バータ回路の接続段数とにより決まるが、インバータ回
路の１段当たりの信号伝達遅延時間は、各インバータ回
路１１０−１〜１１０−（２Ｎ＋１）の制御端子ＩＮ１
に入力される制御信号の電圧値によって制御されてい
る。
インバータ回路の１段当たりの信号伝達遅延時間とイン
バータ回路の接続段数とにより決まるが、インバータ回
路の１段当たりの信号伝達遅延時間は、各インバータ回
路１１０−１〜１１０−（２Ｎ＋１）の制御端子ＩＮ１
に入力される制御信号の電圧値によって制御されてい
る。
【００１４】制御信号の電圧を高くすると、インバータ
回路に流れる電流が増加し、インバータ回路１段当たり
の信号伝達遅延時間が短くなり、それにより、発振周波
数が高くなる。
回路に流れる電流が増加し、インバータ回路１段当たり
の信号伝達遅延時間が短くなり、それにより、発振周波
数が高くなる。
【００１５】一方、制御信号の電圧を低くすると、イン
バータ回路に流れる電流が減少し、インバータ回路の１
段当たりの信号電圧遅延時間が長くなり、それにより、
発振周波数が低くなる。
バータ回路に流れる電流が減少し、インバータ回路の１
段当たりの信号電圧遅延時間が長くなり、それにより、
発振周波数が低くなる。
【００１６】しかしながら、発振周波数を低くすると、
インバータ回路に流れる電流値が減少するため、出力振
幅が低下し、発振出力端子ＯＵＴ１，ＯＵＴ２から十分
な出力振幅を得ることができない。
インバータ回路に流れる電流値が減少するため、出力振
幅が低下し、発振出力端子ＯＵＴ１，ＯＵＴ２から十分
な出力振幅を得ることができない。
【００１７】また、発振周波数を高くすると、インバー
タ回路に流れる電流値が増加し、そのインバータ回路の
差動出力端子Ｏ１，Ｏ２から出力される信号の振幅が大
きくなり、それにより、次段のインバータ回路のトラン
ジスタＱ１，Ｑ２が飽和状態になり、トランジスタが動
作しなくなってしまう。
タ回路に流れる電流値が増加し、そのインバータ回路の
差動出力端子Ｏ１，Ｏ２から出力される信号の振幅が大
きくなり、それにより、次段のインバータ回路のトラン
ジスタＱ１，Ｑ２が飽和状態になり、トランジスタが動
作しなくなってしまう。
【００１８】このように、図７に示したような従来の電
圧制御発振器においては、広範囲な周波数を発振させる
ことができない。
圧制御発振器においては、広範囲な周波数を発振させる
ことができない。
【００１９】そこで、特開平７−２５４８４７号公報に
おいて、ＭＯＳＦＥＴで構成されたインバータ回路の接
続段数を、発振周波数に応じて選択できるように、複数
段接続されたインバータ回路の奇数段目のインバータ回
路の出力端子から信号を取り出し、取り出した信号を選
択回路を介して最前段のインバータ回路の入力端子に負
帰還させて発振させる回路が開示されている。
おいて、ＭＯＳＦＥＴで構成されたインバータ回路の接
続段数を、発振周波数に応じて選択できるように、複数
段接続されたインバータ回路の奇数段目のインバータ回
路の出力端子から信号を取り出し、取り出した信号を選
択回路を介して最前段のインバータ回路の入力端子に負
帰還させて発振させる回路が開示されている。
【００２０】上述した回路を使用して低い周波数を発振
させる場合は、多数のインバータ回路を使用して発振さ
せ、また、高い周波数を発振させる場合は、少数のイン
バータ回路を使用して発振させる。これにより、発振周
波数による出力振幅値の変化を防ぐことができる。
させる場合は、多数のインバータ回路を使用して発振さ
せ、また、高い周波数を発振させる場合は、少数のイン
バータ回路を使用して発振させる。これにより、発振周
波数による出力振幅値の変化を防ぐことができる。
【００２１】また、特開平６−６１８００号公報には、
インバータ回路に流れる電流値に対応した抵抗値を選択
することにより、発振周波数による出力振幅値の変化を
防ぐ回路が開示されている。
インバータ回路に流れる電流値に対応した抵抗値を選択
することにより、発振周波数による出力振幅値の変化を
防ぐ回路が開示されている。
【００２２】図９は、特開平６−６１８００号公報に開
示されている電圧制御発振器の構成を示すブロック図で
あり、図１０は、図９に示すインバータ回路の構成を示
す回路図である。
示されている電圧制御発振器の構成を示すブロック図で
あり、図１０は、図９に示すインバータ回路の構成を示
す回路図である。
【００２３】特開平６−６１８００号公報に開示されて
いる電圧制御発振器は図９及び図１０に示すように、図
８に示した抵抗Ｒ１，Ｒ２がそれぞれ可変抵抗Ｒ４，Ｒ
５となっており、可変抵抗Ｒ４，Ｒ５の抵抗値を制御す
るための負荷制御回路２１５が設けられて構成されてい
る。
いる電圧制御発振器は図９及び図１０に示すように、図
８に示した抵抗Ｒ１，Ｒ２がそれぞれ可変抵抗Ｒ４，Ｒ
５となっており、可変抵抗Ｒ４，Ｒ５の抵抗値を制御す
るための負荷制御回路２１５が設けられて構成されてい
る。
【００２４】上記のように構成された電圧制御発振器に
おいては、負荷制御回路２１５から、インバータ回路２
１０−１〜２１０−（２Ｎ−１）に流れる電流に基づい
た制御信号が出力され、その制御信号によって、可変抵
抗Ｒ４，Ｒ５の抵抗値が制御され、それにより、発振周
波数による出力振幅値の変化の防止が図られている。
おいては、負荷制御回路２１５から、インバータ回路２
１０−１〜２１０−（２Ｎ−１）に流れる電流に基づい
た制御信号が出力され、その制御信号によって、可変抵
抗Ｒ４，Ｒ５の抵抗値が制御され、それにより、発振周
波数による出力振幅値の変化の防止が図られている。
【００２５】
【発明が解決しようとする課題】しかしながら、上述し
たような従来の電圧制御発振器においては、以下に記載
するような問題点がある。
たような従来の電圧制御発振器においては、以下に記載
するような問題点がある。
【００２６】（１）特開平７−２５４８４７号公報に開
示されているものにおいて奇数段目のインバータ回路の
出力信号を選択するための選択回路を設けなければなら
ないため、装置が大型化したり、コストアップが生じた
りしてしまうとともに、選択回路による消費電流が増加
してしまう。
示されているものにおいて奇数段目のインバータ回路の
出力信号を選択するための選択回路を設けなければなら
ないため、装置が大型化したり、コストアップが生じた
りしてしまうとともに、選択回路による消費電流が増加
してしまう。
【００２７】また、インバータ回路がＭＯＳＦＥＴから
構成されているため、出力振幅が電源とグランドとの間
の電位差（大振幅）になり、ノイズ対策が必要となって
しまう。
構成されているため、出力振幅が電源とグランドとの間
の電位差（大振幅）になり、ノイズ対策が必要となって
しまう。
【００２８】（２）特開平６−６１８００号公報に開示
されているものにおいてインバータ回路内の可変抵抗の
抵抗値を制御するための負荷制御回路を設けなければな
らないため、装置が大型化したり、コストアップが生じ
たりしてしまうとともに、選択回路による消費電流が増
加してしまう。
されているものにおいてインバータ回路内の可変抵抗の
抵抗値を制御するための負荷制御回路を設けなければな
らないため、装置が大型化したり、コストアップが生じ
たりしてしまうとともに、選択回路による消費電流が増
加してしまう。
【００２９】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、回路の出力
信号を選択したり回路内の抵抗値を制御したりする回路
を設けることなく、出力振幅値が一定となる発振動作を
行うことができる電圧制御発振器を提供することを目的
とする。
する問題点に鑑みてなされたものであって、回路の出力
信号を選択したり回路内の抵抗値を制御したりする回路
を設けることなく、出力振幅値が一定となる発振動作を
行うことができる電圧制御発振器を提供することを目的
とする。
【００３０】
【課題を解決するための手段】上記目的を達成するため
に本発明は、第１及び第２の差動入力端子と、該第１及
び第２の差動入力端子から入力された信号がそれぞれ正
転出力される第２及び第１の差動出力端子１とを有し、
内部を流れる電流を制御するための第１及び第２の制御
信号が互いに差動入力される差動回路が、複数段接続さ
れてなる電圧制御発振器であって、前記差動回路のそれ
ぞれは、コレクタ端子が前記第１の差動出力端子に接続
されるとともに第１の抵抗を介して電源電圧に接続さ
れ、ベース端子が前記第１の差動入力端子に接続された
第１のトランジスタと、コレクタ端子が前記第２の差動
出力端子に接続されるとともに第２の抵抗を介して電源
電圧に接続され、ベース端子が前記第２の差動入力端子
に接続された第２のトランジスタと、エミッタ端子が第
３の抵抗を介して接地され、ベース端子に前記第１の制
御信号が入力される第３のトランジスタと、ベース端子
が前記第２のトランジスタのコレクタ端子に接続され、
コレクタ端子が前記第１のトランジスタのコレクタ端子
に接続された第４のトランジスタと、ベース端子が前記
第１のトランジスタのコレクタ端子に接続され、コレク
タ端子が前記第２のトランジスタのコレクタ端子に接続
された第５のトランジスタと、エミッタ端子が前記第３
の抵抗を介して接地され、ベース端子に前記第２の制御
信号が入力される第６のトランジスタとを有し、前記第
１のトランジスタのエミッタ端子と前記第２のトランジ
スタのエミッタ端子と前記第３のトランジスタのコレク
タ端子とが互いに接続され、前記第４のトランジスタの
エミッタ端子と前記第５のトランジスタのエミッタ端子
と前記第６のトランジスタのコレクタ端子とが互いに接
続されていることを特徴とする。
に本発明は、第１及び第２の差動入力端子と、該第１及
び第２の差動入力端子から入力された信号がそれぞれ正
転出力される第２及び第１の差動出力端子１とを有し、
内部を流れる電流を制御するための第１及び第２の制御
信号が互いに差動入力される差動回路が、複数段接続さ
れてなる電圧制御発振器であって、前記差動回路のそれ
ぞれは、コレクタ端子が前記第１の差動出力端子に接続
されるとともに第１の抵抗を介して電源電圧に接続さ
れ、ベース端子が前記第１の差動入力端子に接続された
第１のトランジスタと、コレクタ端子が前記第２の差動
出力端子に接続されるとともに第２の抵抗を介して電源
電圧に接続され、ベース端子が前記第２の差動入力端子
に接続された第２のトランジスタと、エミッタ端子が第
３の抵抗を介して接地され、ベース端子に前記第１の制
御信号が入力される第３のトランジスタと、ベース端子
が前記第２のトランジスタのコレクタ端子に接続され、
コレクタ端子が前記第１のトランジスタのコレクタ端子
に接続された第４のトランジスタと、ベース端子が前記
第１のトランジスタのコレクタ端子に接続され、コレク
タ端子が前記第２のトランジスタのコレクタ端子に接続
された第５のトランジスタと、エミッタ端子が前記第３
の抵抗を介して接地され、ベース端子に前記第２の制御
信号が入力される第６のトランジスタとを有し、前記第
１のトランジスタのエミッタ端子と前記第２のトランジ
スタのエミッタ端子と前記第３のトランジスタのコレク
タ端子とが互いに接続され、前記第４のトランジスタの
エミッタ端子と前記第５のトランジスタのエミッタ端子
と前記第６のトランジスタのコレクタ端子とが互いに接
続されていることを特徴とする。
【００３１】また、第１及び第２の差動入力端子と、該
第１及び第２の差動入力端子から入力された信号がそれ
ぞれ正転出力される第２及び第１の差動出力端子１とを
有し、内部を流れる電流を制御するための第１及び第２
の制御信号が互いに差動入力される差動回路が、複数段
接続されてなる電圧制御発振器であって、前記差動回路
のそれぞれは、コレクタ端子が前記第１の差動出力端子
に接続されるとともに第１の抵抗を介して電源電圧に接
続され、ベース端子が前記第１の差動入力端子に接続さ
れた第１のトランジスタと、コレクタ端子が前記第２の
差動出力端子に接続されるとともに第２の抵抗を介して
電源電圧に接続され、ベース端子が前記第２の差動入力
端子に接続された第２のトランジスタと、エミッタ端子
が接地され、ベース端子に前記第１の制御信号が入力さ
れる第３のトランジスタと、ベース端子が前記第２のト
ランジスタのコレクタ端子に接続され、コレクタ端子が
前記第１のトランジスタのコレクタ端子に接続された第
４のトランジスタと、ベース端子が前記第１のトランジ
スタのコレクタ端子に接続され、コレクタ端子が前記第
２のトランジスタのコレクタ端子に接続された第５のト
ランジスタと、エミッタ端子が接地され、ベース端子に
前記第２の制御信号が入力される第６のトランジスタと
を有し、前記第１のトランジスタのエミッタ端子と前記
第２のトランジスタのエミッタ端子と前記第３のトラン
ジスタのコレクタ端子とが互いに接続され、前記第４の
トランジスタのエミッタ端子と前記第５のトランジスタ
のエミッタ端子と前記第６のトランジスタのコレクタ端
子とが互いに接続されていることを特徴とする。
第１及び第２の差動入力端子から入力された信号がそれ
ぞれ正転出力される第２及び第１の差動出力端子１とを
有し、内部を流れる電流を制御するための第１及び第２
の制御信号が互いに差動入力される差動回路が、複数段
接続されてなる電圧制御発振器であって、前記差動回路
のそれぞれは、コレクタ端子が前記第１の差動出力端子
に接続されるとともに第１の抵抗を介して電源電圧に接
続され、ベース端子が前記第１の差動入力端子に接続さ
れた第１のトランジスタと、コレクタ端子が前記第２の
差動出力端子に接続されるとともに第２の抵抗を介して
電源電圧に接続され、ベース端子が前記第２の差動入力
端子に接続された第２のトランジスタと、エミッタ端子
が接地され、ベース端子に前記第１の制御信号が入力さ
れる第３のトランジスタと、ベース端子が前記第２のト
ランジスタのコレクタ端子に接続され、コレクタ端子が
前記第１のトランジスタのコレクタ端子に接続された第
４のトランジスタと、ベース端子が前記第１のトランジ
スタのコレクタ端子に接続され、コレクタ端子が前記第
２のトランジスタのコレクタ端子に接続された第５のト
ランジスタと、エミッタ端子が接地され、ベース端子に
前記第２の制御信号が入力される第６のトランジスタと
を有し、前記第１のトランジスタのエミッタ端子と前記
第２のトランジスタのエミッタ端子と前記第３のトラン
ジスタのコレクタ端子とが互いに接続され、前記第４の
トランジスタのエミッタ端子と前記第５のトランジスタ
のエミッタ端子と前記第６のトランジスタのコレクタ端
子とが互いに接続されていることを特徴とする。
【００３２】また、第１及び第２の差動入力端子と、該
第１及び第２の差動入力端子から入力された信号がそれ
ぞれ正転出力される第２及び第１の差動出力端子１とを
有し、内部を流れる電流を制御するための第１及び第２
の制御信号が互いに差動入力される差動回路が、複数段
接続されてなる電圧制御発振器であって、前記差動回路
のそれぞれは、ベース端子に所定の電圧が印加され、エ
ミッタ端子が接地された第７のトランジスタと、コレク
タ端子が前記第１の差動出力端子に接続されるとともに
第１の抵抗を介して電源電圧に接続され、ベース端子が
前記第１の差動入力端子に接続された第１のトランジス
タと、コレクタ端子が前記第２の差動出力端子に接続さ
れるとともに第２の抵抗を介して電源電圧に接続され、
ベース端子が前記第２の差動入力端子に接続された第２
のトランジスタと、エミッタ端子が第７のトランジスタ
のコレクタ端子に接続され、ベース端子に前記第１の制
御信号が入力される第３のトランジスタと、ベース端子
が前記第２のトランジスタのコレクタ端子に接続され、
コレクタ端子が前記第１のトランジスタのコレクタ端子
に接続された第４のトランジスタと、ベース端子が前記
第１のトランジスタのコレクタ端子に接続され、コレク
タ端子が前記第２のトランジスタのコレクタ端子に接続
された第５のトランジスタと、エミッタ端子が第７のト
ランジスタのコレクタ端子に接続され、ベース端子に前
記第２の制御信号が入力される第６のトランジスタとを
有し、前記第１のトランジスタのエミッタ端子と前記第
２のトランジスタのエミッタ端子と前記第３のトランジ
スタのコレクタ端子とが互いに接続され、前記第４のト
ランジスタのエミッタ端子と前記第５のトランジスタの
エミッタ端子と前記第６のトランジスタのコレクタ端子
とが互いに接続されていることを特徴とする。
第１及び第２の差動入力端子から入力された信号がそれ
ぞれ正転出力される第２及び第１の差動出力端子１とを
有し、内部を流れる電流を制御するための第１及び第２
の制御信号が互いに差動入力される差動回路が、複数段
接続されてなる電圧制御発振器であって、前記差動回路
のそれぞれは、ベース端子に所定の電圧が印加され、エ
ミッタ端子が接地された第７のトランジスタと、コレク
タ端子が前記第１の差動出力端子に接続されるとともに
第１の抵抗を介して電源電圧に接続され、ベース端子が
前記第１の差動入力端子に接続された第１のトランジス
タと、コレクタ端子が前記第２の差動出力端子に接続さ
れるとともに第２の抵抗を介して電源電圧に接続され、
ベース端子が前記第２の差動入力端子に接続された第２
のトランジスタと、エミッタ端子が第７のトランジスタ
のコレクタ端子に接続され、ベース端子に前記第１の制
御信号が入力される第３のトランジスタと、ベース端子
が前記第２のトランジスタのコレクタ端子に接続され、
コレクタ端子が前記第１のトランジスタのコレクタ端子
に接続された第４のトランジスタと、ベース端子が前記
第１のトランジスタのコレクタ端子に接続され、コレク
タ端子が前記第２のトランジスタのコレクタ端子に接続
された第５のトランジスタと、エミッタ端子が第７のト
ランジスタのコレクタ端子に接続され、ベース端子に前
記第２の制御信号が入力される第６のトランジスタとを
有し、前記第１のトランジスタのエミッタ端子と前記第
２のトランジスタのエミッタ端子と前記第３のトランジ
スタのコレクタ端子とが互いに接続され、前記第４のト
ランジスタのエミッタ端子と前記第５のトランジスタの
エミッタ端子と前記第６のトランジスタのコレクタ端子
とが互いに接続されていることを特徴とする。
【００３３】また、前記差動回路が２ｎ段（ｎは整数）
接続され、最終段の差動回路からの出力とｎ段目の差動
回路からの出力とが発振出力として出力されることを特
徴とする。
接続され、最終段の差動回路からの出力とｎ段目の差動
回路からの出力とが発振出力として出力されることを特
徴とする。
【００３４】（作用）上記のように構成された本発明に
おいては、発振周波数を高くする場合は、第１の制御信
号の電圧を高くすれば、第１〜第３のトランジスタを流
れる電流が増加し、それにより、差動回路１段当たりの
信号伝達遅延時間が短くなり、発振周波数が高くなる
が、第１の制御信号の電圧を高くすると、第１の制御信
号に対して差動入力される第２の制御信号の電圧が、第
１の制御信号の電圧が高くなった分だけ低下するため、
第６のトランジスタを流れる電流が第３のトランジスタ
を流れる電流の増加分だけ減少するとともに、第４及び
第５のトランジスタを流れる電流が第１及び第２のトラ
ンジスタを流れる電流の増加分だけ減少する。これによ
り、第１の制御信号の電圧を高くした場合においても、
差動回路１段当たりに流れる電流の値は変化しない。
おいては、発振周波数を高くする場合は、第１の制御信
号の電圧を高くすれば、第１〜第３のトランジスタを流
れる電流が増加し、それにより、差動回路１段当たりの
信号伝達遅延時間が短くなり、発振周波数が高くなる
が、第１の制御信号の電圧を高くすると、第１の制御信
号に対して差動入力される第２の制御信号の電圧が、第
１の制御信号の電圧が高くなった分だけ低下するため、
第６のトランジスタを流れる電流が第３のトランジスタ
を流れる電流の増加分だけ減少するとともに、第４及び
第５のトランジスタを流れる電流が第１及び第２のトラ
ンジスタを流れる電流の増加分だけ減少する。これによ
り、第１の制御信号の電圧を高くした場合においても、
差動回路１段当たりに流れる電流の値は変化しない。
【００３５】したがって、電圧制御発振器の発振周波数
を高くした場合においても、電圧制御発振器の出力振幅
値が変化することはない。
を高くした場合においても、電圧制御発振器の出力振幅
値が変化することはない。
【００３６】また、発振周波数を低くする場合は、第１
の制御信号の電圧を低くすれば、第１〜第３のトランジ
スタを流れる電流が減少し、それにより、差動回路１段
当たりの信号伝達遅延時間が長くなり、発振周波数が低
くなるが、第１の制御信号の電圧を低くすると、第１の
制御信号に対して差動入力される第２の制御信号の電圧
が、第１の制御信号の電圧が低くなった分だけ上昇する
ため、第６のトランジスタを流れる電流が第３のトラン
ジスタを流れる電流の減少分だけ増加するとともに、第
４及び第５のトランジスタを流れる電流が第１及び第２
のトランジスタを流れる電流の減少分だけ増加する。こ
れにより、第１の制御信号の電圧を低くした場合におい
ても、差動回路１段当たりに流れる電流の値は変化しな
い。
の制御信号の電圧を低くすれば、第１〜第３のトランジ
スタを流れる電流が減少し、それにより、差動回路１段
当たりの信号伝達遅延時間が長くなり、発振周波数が低
くなるが、第１の制御信号の電圧を低くすると、第１の
制御信号に対して差動入力される第２の制御信号の電圧
が、第１の制御信号の電圧が低くなった分だけ上昇する
ため、第６のトランジスタを流れる電流が第３のトラン
ジスタを流れる電流の減少分だけ増加するとともに、第
４及び第５のトランジスタを流れる電流が第１及び第２
のトランジスタを流れる電流の減少分だけ増加する。こ
れにより、第１の制御信号の電圧を低くした場合におい
ても、差動回路１段当たりに流れる電流の値は変化しな
い。
【００３７】したがって、電圧制御発振器の発振周波数
を低くした場合においても、電圧制御発振器の出力振幅
値が変化することはない。
を低くした場合においても、電圧制御発振器の出力振幅
値が変化することはない。
【００３８】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００３９】図１は、本発明の電圧制御発振器の実施の
一形態を示すブロック図である。
一形態を示すブロック図である。
【００４０】本形態は図１に示すように、複数の差動回
路１０−１〜１０−ｎ（ｎは２以上の整数）が整数段接
続されて構成されており、各差動回路１０−１〜１０−
ｎには、第１及び第２の差動入力端子Ｖ１，Ｖ２と、差
動入力端子Ｖ１，Ｖ２から入力された信号がそれぞれ正
転出力される第２及び第１の差動出力端子Ｏ２，Ｏ１
と、差動回路１０−１〜１０−ｎ内に流れる電流を制御
するための第１の制御信号が入力される制御端子ＩＮ１
及び第２の制御信号が入力されるの制御端子ＩＮ２とが
それぞれ設けられている。そして、前段の差動回路の差
動出力端子Ｏ１，Ｏ２から出力された信号が次段の差動
回路の差動入力端子Ｖ２，Ｖ１にそれぞれ入力されるよ
うに接続されている。また、最終段の差動回路１０−ｎ
の差動出力端子Ｏ１，Ｏ２から出力された信号が最前段
の差動回路１０−１の差動入力端子Ｖ１，Ｖ２にそれぞ
れ入力されるように接続されている。なお、第１の制御
信号と第２の制御信号とは互いに差動入力される。
路１０−１〜１０−ｎ（ｎは２以上の整数）が整数段接
続されて構成されており、各差動回路１０−１〜１０−
ｎには、第１及び第２の差動入力端子Ｖ１，Ｖ２と、差
動入力端子Ｖ１，Ｖ２から入力された信号がそれぞれ正
転出力される第２及び第１の差動出力端子Ｏ２，Ｏ１
と、差動回路１０−１〜１０−ｎ内に流れる電流を制御
するための第１の制御信号が入力される制御端子ＩＮ１
及び第２の制御信号が入力されるの制御端子ＩＮ２とが
それぞれ設けられている。そして、前段の差動回路の差
動出力端子Ｏ１，Ｏ２から出力された信号が次段の差動
回路の差動入力端子Ｖ２，Ｖ１にそれぞれ入力されるよ
うに接続されている。また、最終段の差動回路１０−ｎ
の差動出力端子Ｏ１，Ｏ２から出力された信号が最前段
の差動回路１０−１の差動入力端子Ｖ１，Ｖ２にそれぞ
れ入力されるように接続されている。なお、第１の制御
信号と第２の制御信号とは互いに差動入力される。
【００４１】図２は、図１に示した差動回路１０−１〜
１０−ｎの一構成例を示す回路図である。なお、差動回
路１０−１〜１０−ｎにおいては、全て同じ構成のもの
とする。
１０−ｎの一構成例を示す回路図である。なお、差動回
路１０−１〜１０−ｎにおいては、全て同じ構成のもの
とする。
【００４２】本構成例は図２に示すように、一端が電源
電圧Ｖccに接続され、他端が差動出力端子Ｏ１に接続さ
れた第１の抵抗Ｒ１と、コレクタ端子が抵抗Ｒ１を介し
て電源電圧Ｖccに接続され、ベース端子が差動入力端子
Ｖ１に接続された第１のトランジスタＱ１と、一端が電
源電圧Ｖccに接続され、他端が差動出力端子Ｏ２に接続
された第２の抵抗Ｒ２と、コレクタ端子が抵抗Ｒ２を介
して電源電圧Ｖccに接続され、ベース端子が差動入力端
子Ｖ２に接続された第２のトランジスタＱ２と、一端が
接地された第３の抵抗Ｒ３と、エミッタ端子が抵抗Ｒ３
を介して接地され、ベース端子が制御端子ＩＮ１に接続
された第３のトランジスタＱ３と、ベース端子がトラン
ジスタＱ２のコレクタ端子に接続され、コレクタ端子が
トランジスタＱ１のコレクタ端子に接続された第４のト
ランジスタＱ４と、ベース端子がトランジスタＱ１のコ
レクタ端子に接続され、コレクタ端子がトランジスタＱ
２のコレクタ端子に接続された第５のトランジスタＱ５
と、エミッタ端子が抵抗Ｒ３を介して接地され、ベース
端子が制御端子ＩＮ２に接続された第６のトランジスタ
Ｑ６とから構成されており、トランジスタＱ１のエミッ
タ端子とトランジスタＱ２のエミッタ端子とトランジス
タＱ３のコレクタ端子とが互いに接続され、また、トラ
ンジスタＱ４のエミッタ端子とトランジスタＱ５のエミ
ッタ端子とトランジスタＱ６のコレクタ端子とが互いに
接続されている。
電圧Ｖccに接続され、他端が差動出力端子Ｏ１に接続さ
れた第１の抵抗Ｒ１と、コレクタ端子が抵抗Ｒ１を介し
て電源電圧Ｖccに接続され、ベース端子が差動入力端子
Ｖ１に接続された第１のトランジスタＱ１と、一端が電
源電圧Ｖccに接続され、他端が差動出力端子Ｏ２に接続
された第２の抵抗Ｒ２と、コレクタ端子が抵抗Ｒ２を介
して電源電圧Ｖccに接続され、ベース端子が差動入力端
子Ｖ２に接続された第２のトランジスタＱ２と、一端が
接地された第３の抵抗Ｒ３と、エミッタ端子が抵抗Ｒ３
を介して接地され、ベース端子が制御端子ＩＮ１に接続
された第３のトランジスタＱ３と、ベース端子がトラン
ジスタＱ２のコレクタ端子に接続され、コレクタ端子が
トランジスタＱ１のコレクタ端子に接続された第４のト
ランジスタＱ４と、ベース端子がトランジスタＱ１のコ
レクタ端子に接続され、コレクタ端子がトランジスタＱ
２のコレクタ端子に接続された第５のトランジスタＱ５
と、エミッタ端子が抵抗Ｒ３を介して接地され、ベース
端子が制御端子ＩＮ２に接続された第６のトランジスタ
Ｑ６とから構成されており、トランジスタＱ１のエミッ
タ端子とトランジスタＱ２のエミッタ端子とトランジス
タＱ３のコレクタ端子とが互いに接続され、また、トラ
ンジスタＱ４のエミッタ端子とトランジスタＱ５のエミ
ッタ端子とトランジスタＱ６のコレクタ端子とが互いに
接続されている。
【００４３】以下に、上記のように構成された電圧制御
発振器の動作について説明する。
発振器の動作について説明する。
【００４４】差動回路１０−１の差動入力端子Ｖ１，Ｖ
２に差動信号が入力されると、差動入力端子Ｖ１，Ｖ２
に入力された信号が、差動回路１０−１の差動出力端子
Ｏ２，Ｏ１からそれぞれ正転出力される。
２に差動信号が入力されると、差動入力端子Ｖ１，Ｖ２
に入力された信号が、差動回路１０−１の差動出力端子
Ｏ２，Ｏ１からそれぞれ正転出力される。
【００４５】差動回路１０−１の差動出力端子Ｏ１，Ｏ
２から出力された信号は差動回路１０−２の差動入力端
子Ｖ２，Ｖ１にそれぞれ入力され、差動回路１０−２の
差動出力端子Ｏ１，Ｏ２から正転出力される。
２から出力された信号は差動回路１０−２の差動入力端
子Ｖ２，Ｖ１にそれぞれ入力され、差動回路１０−２の
差動出力端子Ｏ１，Ｏ２から正転出力される。
【００４６】そして、同様に、差動回路１０−２の差動
出力端子Ｏ１，Ｏ２から出力された信号が差動回路１０
−３の差動入力端子Ｖ２，Ｖ１にそれぞれ入力され、差
動回路１０−３の差動出力端子Ｏ１，Ｏ２から正転出力
される。
出力端子Ｏ１，Ｏ２から出力された信号が差動回路１０
−３の差動入力端子Ｖ２，Ｖ１にそれぞれ入力され、差
動回路１０−３の差動出力端子Ｏ１，Ｏ２から正転出力
される。
【００４７】このように、差動回路１０−ｎまで、前段
の差動回路の差動出力端子Ｏ１，Ｏ２から出力された信
号が、次段の差動回路の差動入力端子Ｖ２，Ｖ１にそれ
ぞれ入力される。
の差動回路の差動出力端子Ｏ１，Ｏ２から出力された信
号が、次段の差動回路の差動入力端子Ｖ２，Ｖ１にそれ
ぞれ入力される。
【００４８】差動回路１０−ｎの差動出力端子Ｏ１，Ｏ
２から出力された信号は、発振出力端子ＯＵＴ２，ＯＵ
Ｔ１から発振信号として出力されるとともに、差動回路
１０−１の差動入力端子Ｖ１，Ｖ２にそれぞれ入力され
る。
２から出力された信号は、発振出力端子ＯＵＴ２，ＯＵ
Ｔ１から発振信号として出力されるとともに、差動回路
１０−１の差動入力端子Ｖ１，Ｖ２にそれぞれ入力され
る。
【００４９】このようにして、最終段の差動回路１０−
ｎの差動出力端子Ｏ１，Ｏ２から出力された信号が最前
段の差動回路１０−１の差動入力端子Ｖ１，Ｖ２にそれ
ぞれ入力されることにより発振動作が得られている。
ｎの差動出力端子Ｏ１，Ｏ２から出力された信号が最前
段の差動回路１０−１の差動入力端子Ｖ１，Ｖ２にそれ
ぞれ入力されることにより発振動作が得られている。
【００５０】ここで、発振動作における発振周波数は、
差動回路の１段当たりの信号伝達遅延時間と差動回路の
接続段数とにより決まるが、差動回路の１段当たりの信
号伝達遅延時間は、各差動回路１０−１〜１０−ｎの制
御端子ＩＮ１，ＩＮ２に入力される第１及び第２の制御
信号の電圧値によって制御されている。
差動回路の１段当たりの信号伝達遅延時間と差動回路の
接続段数とにより決まるが、差動回路の１段当たりの信
号伝達遅延時間は、各差動回路１０−１〜１０−ｎの制
御端子ＩＮ１，ＩＮ２に入力される第１及び第２の制御
信号の電圧値によって制御されている。
【００５１】制御端子ＩＮ１に入力される第１の制御信
号の電圧を高くすると、トランジスタＱ３を流れる電流
が増加し、それにより、トランジスタＱ１，Ｑ２を流れ
る電流も増加する。そのため、差動回路１段当たりの信
号伝達遅延時間が短くなり、発振周波数が高くなる。
号の電圧を高くすると、トランジスタＱ３を流れる電流
が増加し、それにより、トランジスタＱ１，Ｑ２を流れ
る電流も増加する。そのため、差動回路１段当たりの信
号伝達遅延時間が短くなり、発振周波数が高くなる。
【００５２】ここで、制御端子ＩＮ２に入力される第２
の制御信号は、制御端子ＩＮ１に入力される第１の制御
信号に対して差動入力されるため、制御端子ＩＮ１に入
力される第１の制御信号の電圧を高くすると、制御端子
ＩＮ２に入力される第２の制御信号の電圧が、第１の制
御信号の電圧が高くなった分だけ低下する。そのため、
制御端子ＩＮ１に入力される第１の制御信号の電圧を高
くすると、トランジスタＱ６を流れる電流がトランジス
タＱ３を流れる電流の増加分だけ減少し、また、トラン
ジスタＱ４，Ｑ５を流れる電流がトランジスタＱ１，Ｑ
２を流れる電流の増加分だけ減少する。
の制御信号は、制御端子ＩＮ１に入力される第１の制御
信号に対して差動入力されるため、制御端子ＩＮ１に入
力される第１の制御信号の電圧を高くすると、制御端子
ＩＮ２に入力される第２の制御信号の電圧が、第１の制
御信号の電圧が高くなった分だけ低下する。そのため、
制御端子ＩＮ１に入力される第１の制御信号の電圧を高
くすると、トランジスタＱ６を流れる電流がトランジス
タＱ３を流れる電流の増加分だけ減少し、また、トラン
ジスタＱ４，Ｑ５を流れる電流がトランジスタＱ１，Ｑ
２を流れる電流の増加分だけ減少する。
【００５３】これにより、制御端子ＩＮ１に入力される
第１の制御信号の電圧を高くした場合においても、差動
回路１段当たりに流れる電流の値は変化しない。
第１の制御信号の電圧を高くした場合においても、差動
回路１段当たりに流れる電流の値は変化しない。
【００５４】したがって、電圧制御発振器の発振周波数
を高くした場合においても、電圧制御発振器の出力振幅
値が変化することはない。
を高くした場合においても、電圧制御発振器の出力振幅
値が変化することはない。
【００５５】また、制御端子ＩＮ１に入力される第１の
制御信号の電圧を低くすると、トランジスタＱ３を流れ
る電流が減少し、それにより、トランジスタＱ１，Ｑ２
を流れる電流も減少する。そのため、差動回路１段当た
りの信号伝達遅延時間が長くなり、発振周波数が低くな
る。
制御信号の電圧を低くすると、トランジスタＱ３を流れ
る電流が減少し、それにより、トランジスタＱ１，Ｑ２
を流れる電流も減少する。そのため、差動回路１段当た
りの信号伝達遅延時間が長くなり、発振周波数が低くな
る。
【００５６】ここで、制御端子ＩＮ２に入力される第２
の制御信号は、制御端子ＩＮ１に入力される第１の制御
信号に対して差動入力されるため、制御端子ＩＮ１に入
力される第１の制御信号の電圧を低くすると、制御端子
ＩＮ２に入力される第２の制御信号の電圧が、第１の制
御信号の電圧が低くなった分だけ上昇する。そのため、
制御端子ＩＮ１に入力される第１の制御信号の電圧を低
くすると、トランジスタＱ６を流れる電流がトランジス
タＱ３を流れる電流の減少分だけ増加し、また、トラン
ジスタＱ４，Ｑ５を流れる電流がトランジスタＱ１，Ｑ
２を流れる電流の減少分だけ増加する。
の制御信号は、制御端子ＩＮ１に入力される第１の制御
信号に対して差動入力されるため、制御端子ＩＮ１に入
力される第１の制御信号の電圧を低くすると、制御端子
ＩＮ２に入力される第２の制御信号の電圧が、第１の制
御信号の電圧が低くなった分だけ上昇する。そのため、
制御端子ＩＮ１に入力される第１の制御信号の電圧を低
くすると、トランジスタＱ６を流れる電流がトランジス
タＱ３を流れる電流の減少分だけ増加し、また、トラン
ジスタＱ４，Ｑ５を流れる電流がトランジスタＱ１，Ｑ
２を流れる電流の減少分だけ増加する。
【００５７】これにより、制御端子ＩＮ１に入力される
第１の制御信号の電圧を低くした場合においても、差動
回路１段当たりに流れる電流の値は変化しない。
第１の制御信号の電圧を低くした場合においても、差動
回路１段当たりに流れる電流の値は変化しない。
【００５８】したがって、電圧制御発振器の発振周波数
を低くした場合においても、電圧制御発振器の出力振幅
値が変化することはない。
を低くした場合においても、電圧制御発振器の出力振幅
値が変化することはない。
【００５９】図３は、図１に示した差動回路１０−１〜
１０−ｎの他の構成例を示す回路図である。
１０−ｎの他の構成例を示す回路図である。
【００６０】本構成例は図３に示すように、図２に示し
たものに対して抵抗Ｒ３が設けられておらず、トランジ
スタＱ３，Ｑ６のエミッタ端子が直に接地されているも
のである。
たものに対して抵抗Ｒ３が設けられておらず、トランジ
スタＱ３，Ｑ６のエミッタ端子が直に接地されているも
のである。
【００６１】図３に示したような差動回路においては、
トランジスタＱ３，Ｑ６のエミッタ端子が直に接地され
ているので、電源電圧Ｖccを、図２に示した抵抗Ｒ３の
電圧降下分低くすることができ、電圧制御発振器を低電
圧で動作させることができる。
トランジスタＱ３，Ｑ６のエミッタ端子が直に接地され
ているので、電源電圧Ｖccを、図２に示した抵抗Ｒ３の
電圧降下分低くすることができ、電圧制御発振器を低電
圧で動作させることができる。
【００６２】図４は、図１に示した差動回路１０−１〜
１０−ｎの他の構成例を示す回路図である。
１０−ｎの他の構成例を示す回路図である。
【００６３】本構成例は図４に示すように、図２に示し
たものに対して抵抗Ｒ３の代わりにトランジスタＱ７が
設けられているものであり、トランジスタＱ７において
は、エミッタ端子が接地され、ベース端子には一定の電
圧が印加され、コレクタ端子はトランジスタＱ３，Ｑ６
のエミッタ端子と接続されている。
たものに対して抵抗Ｒ３の代わりにトランジスタＱ７が
設けられているものであり、トランジスタＱ７において
は、エミッタ端子が接地され、ベース端子には一定の電
圧が印加され、コレクタ端子はトランジスタＱ３，Ｑ６
のエミッタ端子と接続されている。
【００６４】図４に示すような電圧制御発振器において
は、トランジスタＱ３，Ｑ６のエミッタ端子とグランド
との間に設けられたトランジスタＱ７が定電流源として
作用し、図２に示したものと同様な結果が得られる。ま
た、ベース端子に、温度変化に対して電圧変動が少ない
バンドギャップリファレンス電圧を印加すれば、周囲温
度により、発振周波数が変化しなくなる。
は、トランジスタＱ３，Ｑ６のエミッタ端子とグランド
との間に設けられたトランジスタＱ７が定電流源として
作用し、図２に示したものと同様な結果が得られる。ま
た、ベース端子に、温度変化に対して電圧変動が少ない
バンドギャップリファレンス電圧を印加すれば、周囲温
度により、発振周波数が変化しなくなる。
【００６５】（他の実施の形態）図５は、本発明の電圧
制御発振器の実施の他の形態を示すブロック図であり、
図６は、図５に示した電圧制御発振器から出力される発
振波形を示す図である。なお、本形態においては、９０
度の位相差信号が出力される。
制御発振器の実施の他の形態を示すブロック図であり、
図６は、図５に示した電圧制御発振器から出力される発
振波形を示す図である。なお、本形態においては、９０
度の位相差信号が出力される。
【００６６】本形態は図５に示すように、図１に示した
差動回路が４段接続されており、２段目の差動回路１０
−２の差動出力端子Ｏ１，Ｏ２から出力された信号が、
３段目の差動回路１０−３の差動入力端子Ｖ２，Ｖ１に
それぞれ入力されるとともに、発振出力端子ＯＵＴ４，
ＯＵＴ３から発振信号として出力されるように構成され
ている。そして、図１に示した電圧制御発振器と同様
に、最終段の差動回路１０−４の差動出力回路の差動出
力端子Ｏ１，Ｏ２から出力された信号は、発振出力端子
ＯＵＴ２，ＯＵＴ１から発振信号として出力されるとと
もに、差動回路１０−１の差動入力端子Ｖ１，Ｖ２にそ
れぞれ入力されている。
差動回路が４段接続されており、２段目の差動回路１０
−２の差動出力端子Ｏ１，Ｏ２から出力された信号が、
３段目の差動回路１０−３の差動入力端子Ｖ２，Ｖ１に
それぞれ入力されるとともに、発振出力端子ＯＵＴ４，
ＯＵＴ３から発振信号として出力されるように構成され
ている。そして、図１に示した電圧制御発振器と同様
に、最終段の差動回路１０−４の差動出力回路の差動出
力端子Ｏ１，Ｏ２から出力された信号は、発振出力端子
ＯＵＴ２，ＯＵＴ１から発振信号として出力されるとと
もに、差動回路１０−１の差動入力端子Ｖ１，Ｖ２にそ
れぞれ入力されている。
【００６７】上記のように構成された電圧制御発振器に
おいては、図６に示すように、差動回路１０−１〜１０
−４の差動出力端子Ｏ１のそれぞれから出力される信号
の位相差は、差動回路１０−４の差動出力端子Ｏ１から
出力される信号の位相を０度すると、差動回路１０−３
の差動出力端子Ｏ１から出力される信号の位相差は４５
度、差動回路１０−２の差動出力端子Ｏ１から出力され
る信号の位相差は９０度、差動回路１０−１の差動出力
端子Ｏ１から出力される信号の位相差は１３５度とな
る。
おいては、図６に示すように、差動回路１０−１〜１０
−４の差動出力端子Ｏ１のそれぞれから出力される信号
の位相差は、差動回路１０−４の差動出力端子Ｏ１から
出力される信号の位相を０度すると、差動回路１０−３
の差動出力端子Ｏ１から出力される信号の位相差は４５
度、差動回路１０−２の差動出力端子Ｏ１から出力され
る信号の位相差は９０度、差動回路１０−１の差動出力
端子Ｏ１から出力される信号の位相差は１３５度とな
る。
【００６８】これにより、差動回路１０−４の差動出力
端子Ｏ１，Ｏ２にそれぞれ接続された発振出力端子ＯＵ
Ｔ２，ＯＵＴ１から出力される信号と、差動回路１０−
２の差動出力端子Ｏ１，Ｏ２にそれぞれ接続された発振
出力端子ＯＵＴ４，ＯＵＴ３から出力される信号との位
相差は９０度となる。また、同様に、差動回路１０−１
の差動出力端子Ｏ１，Ｏ２から出力される信号と、差動
回路１０−３の差動出力端子Ｏ１，Ｏ２から出力される
信号との位相差も９０度となる。
端子Ｏ１，Ｏ２にそれぞれ接続された発振出力端子ＯＵ
Ｔ２，ＯＵＴ１から出力される信号と、差動回路１０−
２の差動出力端子Ｏ１，Ｏ２にそれぞれ接続された発振
出力端子ＯＵＴ４，ＯＵＴ３から出力される信号との位
相差は９０度となる。また、同様に、差動回路１０−１
の差動出力端子Ｏ１，Ｏ２から出力される信号と、差動
回路１０−３の差動出力端子Ｏ１，Ｏ２から出力される
信号との位相差も９０度となる。
【００６９】なお、上述したような電圧制御発振器にお
いて出力される９０度の位相差信号は、無線通信分野で
の直交変調方式の変調器のローカル信号等において使用
される。
いて出力される９０度の位相差信号は、無線通信分野で
の直交変調方式の変調器のローカル信号等において使用
される。
【００７０】また、本形態においては、接続される差動
回路の数を４段としたが、本発明はこれに限られず、複
数段の差動回路を接続し、その最終段の差動回路からの
出力信号と中間段目（総段数を２ｎとすればｎ段目）の
差動回路からの出力信号とを取り出せば、９０度の位相
差を有する信号を取り出すことができる。
回路の数を４段としたが、本発明はこれに限られず、複
数段の差動回路を接続し、その最終段の差動回路からの
出力信号と中間段目（総段数を２ｎとすればｎ段目）の
差動回路からの出力信号とを取り出せば、９０度の位相
差を有する信号を取り出すことができる。
【００７１】
【発明の効果】以上説明したように本発明においては、
複数段接続される差動回路のそれぞれに、第１及び第２
の制御信号が互いに差動入力されており、第１の制御信
号によって駆動が制御される第１〜第３のトランジスタ
と、第２の制御信号によって駆動が制御される第４〜第
６のトランジスタとを設けたため、電圧制御発振器の発
振周波数を高くしたり低くしたりする場合においても、
差動回路１段当たりに流れる電流は変化せず、電圧制御
発振器の出力振幅値が変化することはない。
複数段接続される差動回路のそれぞれに、第１及び第２
の制御信号が互いに差動入力されており、第１の制御信
号によって駆動が制御される第１〜第３のトランジスタ
と、第２の制御信号によって駆動が制御される第４〜第
６のトランジスタとを設けたため、電圧制御発振器の発
振周波数を高くしたり低くしたりする場合においても、
差動回路１段当たりに流れる電流は変化せず、電圧制御
発振器の出力振幅値が変化することはない。
【００７２】それにより、出力信号を選択したり内部の
抵抗値を制御したりする回路を設けることなく、出力振
幅値が一定となる発振動作を行うことができる。
抵抗値を制御したりする回路を設けることなく、出力振
幅値が一定となる発振動作を行うことができる。
【図１】本発明の電圧制御発振器の実施の一形態を示す
ブロック図である。
ブロック図である。
【図２】図１に示した差動回路の一構成例を示す回路図
である。
である。
【図３】図１に示した差動回路の他の構成例を示す回路
図である。
図である。
【図４】図１に示した差動回路の他の構成例を示す回路
図である。
図である。
【図５】本発明の電圧制御発振器の実施の他の形態を示
すブロック図である。
すブロック図である。
【図６】図５に示した電圧制御発振器から出力される発
振波形を示す図である。
振波形を示す図である。
【図７】奇数段のインバータ回路で構成された従来の電
圧制御発振器の一構成例を示すブロック図である。
圧制御発振器の一構成例を示すブロック図である。
【図８】図７に示したインバータ回路の構成を示す回路
図である。
図である。
【図９】特開平６−６１８００号公報に開示されている
電圧制御発振器の構成を示すブロック図である。
電圧制御発振器の構成を示すブロック図である。
【図１０】図９に示すインバータ回路の構成を示す回路
図である。
図である。
１０−１〜１０−ｎ 差動回路 ＩＮ１，ＩＮ２ 制御端子 Ｏ１，Ｏ２ 差動出力端子 ＯＵＴ１〜ＯＵＴ４ 発振出力端子 Ｑ１〜Ｑ７ トランジスタ Ｒ１，Ｒ２ 抵抗 Ｖ１，Ｖ２ 差動入力端子
Claims (4)
- 【請求項１】 第１及び第２の差動入力端子と、該第１
及び第２の差動入力端子から入力された信号がそれぞれ
正転出力される第２及び第１の差動出力端子１とを有
し、内部を流れる電流を制御するための第１及び第２の
制御信号が互いに差動入力される差動回路が、複数段接
続されてなる電圧制御発振器であって、 前記差動回路のそれぞれは、 コレクタ端子が前記第１の差動出力端子に接続されると
ともに第１の抵抗を介して電源電圧に接続され、ベース
端子が前記第１の差動入力端子に接続された第１のトラ
ンジスタと、 コレクタ端子が前記第２の差動出力端子に接続されると
ともに第２の抵抗を介して電源電圧に接続され、ベース
端子が前記第２の差動入力端子に接続された第２のトラ
ンジスタと、 エミッタ端子が第３の抵抗を介して接地され、ベース端
子に前記第１の制御信号が入力される第３のトランジス
タと、 ベース端子が前記第２のトランジスタのコレクタ端子に
接続され、コレクタ端子が前記第１のトランジスタのコ
レクタ端子に接続された第４のトランジスタと、 ベース端子が前記第１のトランジスタのコレクタ端子に
接続され、コレクタ端子が前記第２のトランジスタのコ
レクタ端子に接続された第５のトランジスタと、 エミッタ端子が前記第３の抵抗を介して接地され、ベー
ス端子に前記第２の制御信号が入力される第６のトラン
ジスタとを有し、 前記第１のトランジスタのエミッタ端子と前記第２のト
ランジスタのエミッタ端子と前記第３のトランジスタの
コレクタ端子とが互いに接続され、 前記第４のトランジスタのエミッタ端子と前記第５のト
ランジスタのエミッタ端子と前記第６のトランジスタの
コレクタ端子とが互いに接続されていることを特徴とす
る電圧制御発振器。 - 【請求項２】 第１及び第２の差動入力端子と、該第１
及び第２の差動入力端子から入力された信号がそれぞれ
正転出力される第２及び第１の差動出力端子１とを有
し、内部を流れる電流を制御するための第１及び第２の
制御信号が互いに差動入力される差動回路が、複数段接
続されてなる電圧制御発振器であって、 前記差動回路のそれぞれは、 コレクタ端子が前記第１の差動出力端子に接続されると
ともに第１の抵抗を介して電源電圧に接続され、ベース
端子が前記第１の差動入力端子に接続された第１のトラ
ンジスタと、 コレクタ端子が前記第２の差動出力端子に接続されると
ともに第２の抵抗を介して電源電圧に接続され、ベース
端子が前記第２の差動入力端子に接続された第２のトラ
ンジスタと、 エミッタ端子が接地され、ベース端子に前記第１の制御
信号が入力される第３のトランジスタと、 ベース端子が前記第２のトランジスタのコレクタ端子に
接続され、コレクタ端子が前記第１のトランジスタのコ
レクタ端子に接続された第４のトランジスタと、 ベース端子が前記第１のトランジスタのコレクタ端子に
接続され、コレクタ端子が前記第２のトランジスタのコ
レクタ端子に接続された第５のトランジスタと、 エミッタ端子が接地され、ベース端子に前記第２の制御
信号が入力される第６のトランジスタとを有し、 前記第１のトランジスタのエミッタ端子と前記第２のト
ランジスタのエミッタ端子と前記第３のトランジスタの
コレクタ端子とが互いに接続され、 前記第４のトランジスタのエミッタ端子と前記第５のト
ランジスタのエミッタ端子と前記第６のトランジスタの
コレクタ端子とが互いに接続されていることを特徴とす
る電圧制御発振器。 - 【請求項３】 第１及び第２の差動入力端子と、該第１
及び第２の差動入力端子から入力された信号がそれぞれ
正転出力される第２及び第１の差動出力端子１とを有
し、内部を流れる電流を制御するための第１及び第２の
制御信号が互いに差動入力される差動回路が、複数段接
続されてなる電圧制御発振器であって、 前記差動回路のそれぞれは、 ベース端子に所定の電圧が印加され、エミッタ端子が接
地された第７のトランジスタと、 コレクタ端子が前記第１の差動出力端子に接続されると
ともに第１の抵抗を介して電源電圧に接続され、ベース
端子が前記第１の差動入力端子に接続された第１のトラ
ンジスタと、 コレクタ端子が前記第２の差動出力端子に接続されると
ともに第２の抵抗を介して電源電圧に接続され、ベース
端子が前記第２の差動入力端子に接続された第２のトラ
ンジスタと、 エミッタ端子が第７のトランジスタのコレクタ端子に接
続され、ベース端子に前記第１の制御信号が入力される
第３のトランジスタと、 ベース端子が前記第２のトランジスタのコレクタ端子に
接続され、コレクタ端子が前記第１のトランジスタのコ
レクタ端子に接続された第４のトランジスタと、 ベース端子が前記第１のトランジスタのコレクタ端子に
接続され、コレクタ端子が前記第２のトランジスタのコ
レクタ端子に接続された第５のトランジスタと、 エミッタ端子が第７のトランジスタのコレクタ端子に接
続され、ベース端子に前記第２の制御信号が入力される
第６のトランジスタとを有し、 前記第１のトランジスタのエミッタ端子と前記第２のト
ランジスタのエミッタ端子と前記第３のトランジスタの
コレクタ端子とが互いに接続され、 前記第４のトランジスタのエミッタ端子と前記第５のト
ランジスタのエミッタ端子と前記第６のトランジスタの
コレクタ端子とが互いに接続されていることを特徴とす
る電圧制御発振器。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
電圧制御発振器において、 前記差動回路が２ｎ段（ｎは整数）接続され、最終段の
差動回路からの出力とｎ段目の差動回路からの出力とが
発振出力として出力されることを特徴とする電圧制御発
振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9075457A JP3028070B2 (ja) | 1997-03-27 | 1997-03-27 | 電圧制御発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9075457A JP3028070B2 (ja) | 1997-03-27 | 1997-03-27 | 電圧制御発振器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10270986A true JPH10270986A (ja) | 1998-10-09 |
| JP3028070B2 JP3028070B2 (ja) | 2000-04-04 |
Family
ID=13576850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9075457A Expired - Fee Related JP3028070B2 (ja) | 1997-03-27 | 1997-03-27 | 電圧制御発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3028070B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6472944B2 (en) | 2000-01-26 | 2002-10-29 | Nec Corporation | Voltage controlled oscillator with delay circuits |
| US6486720B2 (en) * | 2000-08-09 | 2002-11-26 | Atmel Germany Gmbh | Flip-flop circuit arrangement with increased cut-off frequency |
-
1997
- 1997-03-27 JP JP9075457A patent/JP3028070B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6472944B2 (en) | 2000-01-26 | 2002-10-29 | Nec Corporation | Voltage controlled oscillator with delay circuits |
| US6486720B2 (en) * | 2000-08-09 | 2002-11-26 | Atmel Germany Gmbh | Flip-flop circuit arrangement with increased cut-off frequency |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3028070B2 (ja) | 2000-04-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |