JPH10256900A - デジタルプロセッシングｐｌｌ - Google Patents
デジタルプロセッシングｐｌｌInfo
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- JPH10256900A JPH10256900A JP9078970A JP7897097A JPH10256900A JP H10256900 A JPH10256900 A JP H10256900A JP 9078970 A JP9078970 A JP 9078970A JP 7897097 A JP7897097 A JP 7897097A JP H10256900 A JPH10256900 A JP H10256900A
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- JP
- Japan
- Prior art keywords
- input signal
- phase
- reference input
- frequency
- vcxo
- Prior art date
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- Pending
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- Position Fixing By Use Of Radio Waves (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 ＧＰＳよりの基準入力信号が無くなり自走状
態となった場合でも高い周波数安定度を得ることができ
るＤＰＰＬＬを提供する。 【解決手段】 電圧制御発振器（ＶＣＸＯ）の出力信号
の位相または周波数をＧＰＳからの基準入力信号の位相
または周波数と比較し、両者が一致する様に帰還制御ル
ープによってＣＰＵを介して上記ＶＣＸＯを制御するデ
ジタルプロセッシングＰＬＬ（ＤＰＰＬＬ）であって、
上記出力信号の位相または周波数と上記基準入力信号の
位相または周波数との位相差または周波数差の変動を平
均化して抑圧する平均化処理手段と、上記抑圧された位
相差または周波数差の変動に従って変動する上記ＶＣＸ
Ｏの制御電圧を逐次平均化処理して逐次平均値を出して
おくための逐次平均化処理手段とを有し、上記基準入力
信号の入力が停止した時に、上記制御電圧の逐次平均値
によって上記ＶＣＸＯを制御する様にした構成となって
いる。
態となった場合でも高い周波数安定度を得ることができ
るＤＰＰＬＬを提供する。 【解決手段】 電圧制御発振器（ＶＣＸＯ）の出力信号
の位相または周波数をＧＰＳからの基準入力信号の位相
または周波数と比較し、両者が一致する様に帰還制御ル
ープによってＣＰＵを介して上記ＶＣＸＯを制御するデ
ジタルプロセッシングＰＬＬ（ＤＰＰＬＬ）であって、
上記出力信号の位相または周波数と上記基準入力信号の
位相または周波数との位相差または周波数差の変動を平
均化して抑圧する平均化処理手段と、上記抑圧された位
相差または周波数差の変動に従って変動する上記ＶＣＸ
Ｏの制御電圧を逐次平均化処理して逐次平均値を出して
おくための逐次平均化処理手段とを有し、上記基準入力
信号の入力が停止した時に、上記制御電圧の逐次平均値
によって上記ＶＣＸＯを制御する様にした構成となって
いる。
Description
【０００１】
【発明の属する技術分野】本発明は、電圧制御発振器
（ＶＣＸＯ）の出力信号の位相または周波数をＧＰＳか
らの基準入力信号の位相または周波数と比較し、両者が
一致する様に帰還制御ループによってＣＰＵを介して上
記ＶＣＸＯを制御するデジタルプロセッシングＰＬＬ
（ＤＰＰＬＬ）に関し、特に上記ＧＰＳよりの基準入力
信号が無くなり自走状態となった場合でも高い周波数安
定度を得ることができるＤＰＰＬＬに関する。
（ＶＣＸＯ）の出力信号の位相または周波数をＧＰＳか
らの基準入力信号の位相または周波数と比較し、両者が
一致する様に帰還制御ループによってＣＰＵを介して上
記ＶＣＸＯを制御するデジタルプロセッシングＰＬＬ
（ＤＰＰＬＬ）に関し、特に上記ＧＰＳよりの基準入力
信号が無くなり自走状態となった場合でも高い周波数安
定度を得ることができるＤＰＰＬＬに関する。
【０００２】
【従来の技術】一般に、電圧制御発振器（ＶＣＸＯ）の
出力信号の位相または周波数をＧＰＳからの基準入力信
号の位相または周波数と比較し、両者が一致する様に帰
還制御ループによってＣＰＵを介して上記ＶＣＸＯを制
御するデジタルプロセッシングＰＬＬ（ＤＰＰＬＬ）が
知られている。図４は、上記ＤＰＰＬＬの基本的な構成
図である。図４において、このＤＰＰＬＬは、基準信号
入力（この場合、ＧＰＳよりのタイミング信号）を入力
する位相比較器１と、上記位相比較器１に接続されたＣ
ＰＵ３と、上記ＣＰＵ３に接続されたデジタルアナログ
変換器（Ｄ／Ａ変換器）５と、上記Ｄ／Ａ変換器５に接
続された電圧制御発振器（ＶＣＸＯ）７と、上記ＶＣＸ
Ｏ７の出力側と上記位相比較器１の入力側との間に接続
された周波数分配器（ＤＩＶ）９とを有している。上記
ＤＰＰＬＬの動作としては、ある基準とする高安定な入
力信号（ＧＰＳ信号）と、自走状態または制御状態（ロ
ック状態）にある上記ＶＣＸＯ７の出力信号を上記ＤＩ
Ｖ９によって入力信号の周波数にまで分周した信号とを
上記位相比較器１にて位相比較し、上記ＣＰＵ３が上記
位相比較器１から位相差量を取得して位相差、周波数差
を算出し、上記ＶＣＸＯ７の出力信号が上記基準入力信
号に近づく様に、上記ＶＣＸＯ７への制御量をデジタル
量にて出力する。出力された制御量は上記Ｄ／Ａ変換器
５を介して電圧変換されてＶCONT：制御電圧となり、上
記ＶＣＸＯ７を制御し、上記出力信号の位相、周波数を
上記基準入力信号へ近づける。この一連の制御を繰り返
し行うことにより、ある時間・経過を経て上記ＶＣＸＯ
７の出力信号は上記基準入力信号の高い周波数安定と同
等のものとなる。ここで、もし上記基準入力信号が無く
なった場合、上記位相比較器１では位相比較できないた
め、上記ＶＣＸＯ７は基準入力信号に追従することな
く、上記ＣＰＵ３よりの前回の制御値により一定電圧で
制御される自走状態となり、上記出力信号は上記ＶＣＸ
Ｏ７の自走安定度で出力されることになる。
出力信号の位相または周波数をＧＰＳからの基準入力信
号の位相または周波数と比較し、両者が一致する様に帰
還制御ループによってＣＰＵを介して上記ＶＣＸＯを制
御するデジタルプロセッシングＰＬＬ（ＤＰＰＬＬ）が
知られている。図４は、上記ＤＰＰＬＬの基本的な構成
図である。図４において、このＤＰＰＬＬは、基準信号
入力（この場合、ＧＰＳよりのタイミング信号）を入力
する位相比較器１と、上記位相比較器１に接続されたＣ
ＰＵ３と、上記ＣＰＵ３に接続されたデジタルアナログ
変換器（Ｄ／Ａ変換器）５と、上記Ｄ／Ａ変換器５に接
続された電圧制御発振器（ＶＣＸＯ）７と、上記ＶＣＸ
Ｏ７の出力側と上記位相比較器１の入力側との間に接続
された周波数分配器（ＤＩＶ）９とを有している。上記
ＤＰＰＬＬの動作としては、ある基準とする高安定な入
力信号（ＧＰＳ信号）と、自走状態または制御状態（ロ
ック状態）にある上記ＶＣＸＯ７の出力信号を上記ＤＩ
Ｖ９によって入力信号の周波数にまで分周した信号とを
上記位相比較器１にて位相比較し、上記ＣＰＵ３が上記
位相比較器１から位相差量を取得して位相差、周波数差
を算出し、上記ＶＣＸＯ７の出力信号が上記基準入力信
号に近づく様に、上記ＶＣＸＯ７への制御量をデジタル
量にて出力する。出力された制御量は上記Ｄ／Ａ変換器
５を介して電圧変換されてＶCONT：制御電圧となり、上
記ＶＣＸＯ７を制御し、上記出力信号の位相、周波数を
上記基準入力信号へ近づける。この一連の制御を繰り返
し行うことにより、ある時間・経過を経て上記ＶＣＸＯ
７の出力信号は上記基準入力信号の高い周波数安定と同
等のものとなる。ここで、もし上記基準入力信号が無く
なった場合、上記位相比較器１では位相比較できないた
め、上記ＶＣＸＯ７は基準入力信号に追従することな
く、上記ＣＰＵ３よりの前回の制御値により一定電圧で
制御される自走状態となり、上記出力信号は上記ＶＣＸ
Ｏ７の自走安定度で出力されることになる。
【０００３】
【発明が解決しようとする課題】しかしながら、上記Ｄ
ＰＰＬＬの自走状態においては、必ずしも上記ＶＣＸＯ
７の自走安定度が高くないため、上記基準入力信号に対
して位相が大きくずれて行き、十分な安定状態とはなら
なくなってしまうものであった。そこで、上記自走状態
に限らずロック状態においても位相ずれを減少させる方
法として、上記ＣＰＵ３において、上記基準入力信号と
上記ＤＩＶ９との位相差を平均化して上記ＶＣＸＯ７に
対する制御を行う方法が提案されている。この方法によ
れば、上記基準入力信号に対する位相ずれを除去しつつ
ロック状態（周波数の安定な状態）に入れることがで
き、その後、上記基準入力信号がなくなったとしても、
上記ＣＰＵ３が前回の制御値（上記基準入力信号の位相
ずれが除去された状態での制御値）を出力することによ
り上記基準入力信号の真の周波数に近い周波数を出力す
ることができるが、これには位相ずれの非常に少ない高
安定な基準入力信号が絶対条件となっている。
ＰＰＬＬの自走状態においては、必ずしも上記ＶＣＸＯ
７の自走安定度が高くないため、上記基準入力信号に対
して位相が大きくずれて行き、十分な安定状態とはなら
なくなってしまうものであった。そこで、上記自走状態
に限らずロック状態においても位相ずれを減少させる方
法として、上記ＣＰＵ３において、上記基準入力信号と
上記ＤＩＶ９との位相差を平均化して上記ＶＣＸＯ７に
対する制御を行う方法が提案されている。この方法によ
れば、上記基準入力信号に対する位相ずれを除去しつつ
ロック状態（周波数の安定な状態）に入れることがで
き、その後、上記基準入力信号がなくなったとしても、
上記ＣＰＵ３が前回の制御値（上記基準入力信号の位相
ずれが除去された状態での制御値）を出力することによ
り上記基準入力信号の真の周波数に近い周波数を出力す
ることができるが、これには位相ずれの非常に少ない高
安定な基準入力信号が絶対条件となっている。
【０００４】しかしながら、前述した図４に示したＤＰ
ＰＬＬの場合、ＧＰＳからのタイミング信号を基準入力
信号としており、上記ＧＰＳからのタイミング信号に
は、ＳＡ（意図的精度劣化）による位相ずれがあるた
め、上記平均化処理の方法を用いても上記基準入力信号
に対して大きな位相ずれが生じてしまうものであった。
ＰＬＬの場合、ＧＰＳからのタイミング信号を基準入力
信号としており、上記ＧＰＳからのタイミング信号に
は、ＳＡ（意図的精度劣化）による位相ずれがあるた
め、上記平均化処理の方法を用いても上記基準入力信号
に対して大きな位相ずれが生じてしまうものであった。
【０００５】すなわち、もう少し詳しく説明すると、図
２に示す様に、上記ＧＰＳの基準入力信号の入力時（ロ
ック状態）において上記基準入力信号のＳＡによるふら
つきによって上記ＤＰＰＬＬの位相比較器１における位
相差は、Ａで示す様に大きくふらつくため、一般的には
その位相差を上記ＣＰＵ３で平均化処理することにより
Ｂで示す様に位相ずれを抑圧している。この状態では、
上記ＶＣＸＯ７の制御電圧ＶCONTの値は上記位相ずれの
変動に従ってＣで示す様に変動する。ここで、上記基準
入力信号の入力が停止する自走状態が、上記ＶCONTが最
も大きく変動している時（図２のＤで示す状態）に起こ
った場合、ＥおよびＦで示す様に上記位相比較器１にお
ける位相差は非常に大きくなっていってしまう。以上の
様に、ＧＳＰのタイミング信号を用いたＤＰＰＬＬにお
いては、上記位相差を平均化処理しても上記ＳＡによる
位相ずれが十分に除去できない問題点があった。また、
上記ＳＡによる位相ずれの周期が１日であるため平均化
に時間がかかり、１日の間高安定を保つＶＣＸＯが必要
となる問題点があった。本発明は、上記事情に鑑みてな
されたもので、上記ＧＰＳよりの基準入力信号が無くな
り自走状態となった場合でも高い周波数安定度を得るこ
とができるＤＰＰＬＬを提供することを目的とする。
２に示す様に、上記ＧＰＳの基準入力信号の入力時（ロ
ック状態）において上記基準入力信号のＳＡによるふら
つきによって上記ＤＰＰＬＬの位相比較器１における位
相差は、Ａで示す様に大きくふらつくため、一般的には
その位相差を上記ＣＰＵ３で平均化処理することにより
Ｂで示す様に位相ずれを抑圧している。この状態では、
上記ＶＣＸＯ７の制御電圧ＶCONTの値は上記位相ずれの
変動に従ってＣで示す様に変動する。ここで、上記基準
入力信号の入力が停止する自走状態が、上記ＶCONTが最
も大きく変動している時（図２のＤで示す状態）に起こ
った場合、ＥおよびＦで示す様に上記位相比較器１にお
ける位相差は非常に大きくなっていってしまう。以上の
様に、ＧＳＰのタイミング信号を用いたＤＰＰＬＬにお
いては、上記位相差を平均化処理しても上記ＳＡによる
位相ずれが十分に除去できない問題点があった。また、
上記ＳＡによる位相ずれの周期が１日であるため平均化
に時間がかかり、１日の間高安定を保つＶＣＸＯが必要
となる問題点があった。本発明は、上記事情に鑑みてな
されたもので、上記ＧＰＳよりの基準入力信号が無くな
り自走状態となった場合でも高い周波数安定度を得るこ
とができるＤＰＰＬＬを提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、電圧制御発振器（ＶＣＸＯ）の出力信号
の位相または周波数をＧＰＳからの基準入力信号の位相
または周波数と比較し、両者が一致する様に帰還制御ル
ープによってＣＰＵを介して上記ＶＣＸＯを制御するデ
ジタルプロセッシングＰＬＬ（ＤＰＰＬＬ）において、
上記出力信号の位相または周波数と上記基準入力信号の
位相または周波数との位相差または周波数差の変動を平
均化して抑圧する平均化処理手段と、上記抑圧された位
相差または周波数差の変動に従って変動する上記ＶＣＸ
Ｏの制御電圧を逐次平均化処理して逐次平均値を出して
おくための逐次平均化処理手段とを有し、上記基準入力
信号の入力が停止した時に、上記制御電圧の逐次平均値
によって上記ＶＣＸＯを制御する様にしたことを特徴と
する。また、本発明は、上記逐次平均化処理手段が、複
数の時間における上記ＶＣＸＯの制御電圧の平均値を計
算する様になっていることを特徴とする。
め、本発明は、電圧制御発振器（ＶＣＸＯ）の出力信号
の位相または周波数をＧＰＳからの基準入力信号の位相
または周波数と比較し、両者が一致する様に帰還制御ル
ープによってＣＰＵを介して上記ＶＣＸＯを制御するデ
ジタルプロセッシングＰＬＬ（ＤＰＰＬＬ）において、
上記出力信号の位相または周波数と上記基準入力信号の
位相または周波数との位相差または周波数差の変動を平
均化して抑圧する平均化処理手段と、上記抑圧された位
相差または周波数差の変動に従って変動する上記ＶＣＸ
Ｏの制御電圧を逐次平均化処理して逐次平均値を出して
おくための逐次平均化処理手段とを有し、上記基準入力
信号の入力が停止した時に、上記制御電圧の逐次平均値
によって上記ＶＣＸＯを制御する様にしたことを特徴と
する。また、本発明は、上記逐次平均化処理手段が、複
数の時間における上記ＶＣＸＯの制御電圧の平均値を計
算する様になっていることを特徴とする。
【０００７】
【発明の実施の形態】以下、本発明を図示した実施形態
に基づいて説明する。図１は、本発明によるデジタルプ
ロセッシングＰＬＬ（ＤＰＰＬＬ）の一実施形態を示す
構成図である。図１に示す様に、基準信号入力（この場
合、ＧＰＳよりのタイミング信号）を入力する位相比較
器１と、上記位相比較器１に接続されたＣＰＵ１１と、
上記ＣＰＵ１１に接続されたデジタルアナログ変換器５
と、上記デジタルアナログ変換器５に接続された電圧制
御発振器（ＶＣＸＯ）７と、上記ＶＣＸＯ７の出力側と
上記位相比較器１の入力側との間に接続された周波数分
配器（ＤＩＶ）９とを有しており、上記ＣＰＵ１１が、
上記位相比較器１における位相差を平均化処理するため
の平均化処理部１３と、後述する様に上記ＶＣＸＯ７の
制御電圧ＶCONTを逐次平均化処理するための逐次平均化
処理部１５とを有している。このＤＰＰＬＬの基本的動
作としては、ある基準とする高安定な入力信号（ＧＰＳ
信号）と、自走状態または制御状態（ロック状態）にあ
る上記ＶＣＸＯ７の出力信号を上記ＤＩＶ９によって入
力信号の周波数にまで分周した信号とを上記位相比較器
１にて位相比較し、上記ＣＰＵ１１が上記位相比較器１
から位相差量を取得して平均化処理して位相差、周波数
差を算出し、上記ＶＣＸＯ７の出力信号が上記基準入力
信号に近づく様に、上記ＶＣＸＯ７への制御量をデジタ
ル量にて出力する。出力された制御量は上記デジタルア
ナログ変換器５を介して電圧変換されてＶCONT：制御電
圧となり、上記ＶＣＸＯ７を制御し、出力信号の位相、
周波数を上記基準入力信号へ近づける。この一連の制御
を繰り返し行うことにより、ある時間・経過を経て上記
ＶＣＸＯ７の出力信号は上記基準入力信号の高い周波数
安定と同等のものとなる。
に基づいて説明する。図１は、本発明によるデジタルプ
ロセッシングＰＬＬ（ＤＰＰＬＬ）の一実施形態を示す
構成図である。図１に示す様に、基準信号入力（この場
合、ＧＰＳよりのタイミング信号）を入力する位相比較
器１と、上記位相比較器１に接続されたＣＰＵ１１と、
上記ＣＰＵ１１に接続されたデジタルアナログ変換器５
と、上記デジタルアナログ変換器５に接続された電圧制
御発振器（ＶＣＸＯ）７と、上記ＶＣＸＯ７の出力側と
上記位相比較器１の入力側との間に接続された周波数分
配器（ＤＩＶ）９とを有しており、上記ＣＰＵ１１が、
上記位相比較器１における位相差を平均化処理するため
の平均化処理部１３と、後述する様に上記ＶＣＸＯ７の
制御電圧ＶCONTを逐次平均化処理するための逐次平均化
処理部１５とを有している。このＤＰＰＬＬの基本的動
作としては、ある基準とする高安定な入力信号（ＧＰＳ
信号）と、自走状態または制御状態（ロック状態）にあ
る上記ＶＣＸＯ７の出力信号を上記ＤＩＶ９によって入
力信号の周波数にまで分周した信号とを上記位相比較器
１にて位相比較し、上記ＣＰＵ１１が上記位相比較器１
から位相差量を取得して平均化処理して位相差、周波数
差を算出し、上記ＶＣＸＯ７の出力信号が上記基準入力
信号に近づく様に、上記ＶＣＸＯ７への制御量をデジタ
ル量にて出力する。出力された制御量は上記デジタルア
ナログ変換器５を介して電圧変換されてＶCONT：制御電
圧となり、上記ＶＣＸＯ７を制御し、出力信号の位相、
周波数を上記基準入力信号へ近づける。この一連の制御
を繰り返し行うことにより、ある時間・経過を経て上記
ＶＣＸＯ７の出力信号は上記基準入力信号の高い周波数
安定と同等のものとなる。
【０００８】そして、本発明の特徴としては、このＤＰ
ＰＬＬでは、上記平均化処理部１３によって平均化して
抑圧した位相差の変動（図２のＢ参照）に従って変動す
る制御電圧ＶCONT（図２のＣ参照）を上記逐次平均化処
理部１５によって逐次平均化処理して逐次平均値Ｖ
CONT・A（図２のＧ参照）を出力することにより、上記基
準入力信号の入力が停止して自走状態に入った時に上記
逐次平均値ＶCONT・Aによって上記ＶＣＸＯ７を制御する
様にしたものである。上記逐次平均化処理部１５におけ
る上記ＶCONTの逐次平均化処理としては、図３に示す様
に、時間ｔ１における上記ＶCONTの値をＶCONT1 とし、
時間ｔ２における上記ＶCONTの値をＶCONT2 とし、時間
ｔ３における上記ＶCONTの値をＶCONT3 とし、以下同じ
様に符号を付けた場合、上記時間ｔ３において逐次平均
値ＶCONT・A1 ＝ＶCONT1 ＋ＶCONT2 ＋ＶCONT3 ／３を計
算して出し、上記時間ｔ４において逐次平均値Ｖ
CONT・A2 ＝ＶCONT2 ＋ＶCONT3 ＋ＶCONT4 ／３を計算し
て出し、上記時間ｔ５において逐次平均値ＶCONT・A3 ＝
ＶCONT3 ＋ＶCONT4 ＋ＶCONT5／３を計算して出し、以
下同様にして、時間ｔＮ毎に順々に逐次平均値Ｖ
CONT・AN を計算して出す様にしている。
ＰＬＬでは、上記平均化処理部１３によって平均化して
抑圧した位相差の変動（図２のＢ参照）に従って変動す
る制御電圧ＶCONT（図２のＣ参照）を上記逐次平均化処
理部１５によって逐次平均化処理して逐次平均値Ｖ
CONT・A（図２のＧ参照）を出力することにより、上記基
準入力信号の入力が停止して自走状態に入った時に上記
逐次平均値ＶCONT・Aによって上記ＶＣＸＯ７を制御する
様にしたものである。上記逐次平均化処理部１５におけ
る上記ＶCONTの逐次平均化処理としては、図３に示す様
に、時間ｔ１における上記ＶCONTの値をＶCONT1 とし、
時間ｔ２における上記ＶCONTの値をＶCONT2 とし、時間
ｔ３における上記ＶCONTの値をＶCONT3 とし、以下同じ
様に符号を付けた場合、上記時間ｔ３において逐次平均
値ＶCONT・A1 ＝ＶCONT1 ＋ＶCONT2 ＋ＶCONT3 ／３を計
算して出し、上記時間ｔ４において逐次平均値Ｖ
CONT・A2 ＝ＶCONT2 ＋ＶCONT3 ＋ＶCONT4 ／３を計算し
て出し、上記時間ｔ５において逐次平均値ＶCONT・A3 ＝
ＶCONT3 ＋ＶCONT4 ＋ＶCONT5／３を計算して出し、以
下同様にして、時間ｔＮ毎に順々に逐次平均値Ｖ
CONT・AN を計算して出す様にしている。
【０００９】従って、上記の様にして計算された逐次平
均値ＶCONT・Aを上記基準入力信号が停止した時に、上記
ＣＰＵ１１より上記ＶＣＸＯ７に供給すれば、上記ＧＰ
Ｓの基準入力信号の真値に近い周波数での自走状態とな
り、図２のＨで示す様に、位相ずれが大きくなることは
なく、高い周波数安定度が得られる。なお、上記ＣＰＵ
１１の逐次平均化処理部１５において計算され出力され
る逐次平均値はデジタル値であり、上記Ｄ／Ａ変換器５
によってアナログ値に変換されて逐次平均値電圧となる
ことは言うまでもないことである。また、上記逐次平均
化処理では３つの電圧値の平均をとる様にしていたが、
複数の電圧値の平均であればいくつの値の平均値でも良
い。また、上記逐次平均化の計算のための電圧値のサン
プリングタイムｔは自由に設定できる。また、この実施
形態では、基準入力信号とＶＣＸＯの出力信号との位相
差を比較する構成となっていたが、上記両者の周波数差
を比較する構成でも良いことは言うまでもない。
均値ＶCONT・Aを上記基準入力信号が停止した時に、上記
ＣＰＵ１１より上記ＶＣＸＯ７に供給すれば、上記ＧＰ
Ｓの基準入力信号の真値に近い周波数での自走状態とな
り、図２のＨで示す様に、位相ずれが大きくなることは
なく、高い周波数安定度が得られる。なお、上記ＣＰＵ
１１の逐次平均化処理部１５において計算され出力され
る逐次平均値はデジタル値であり、上記Ｄ／Ａ変換器５
によってアナログ値に変換されて逐次平均値電圧となる
ことは言うまでもないことである。また、上記逐次平均
化処理では３つの電圧値の平均をとる様にしていたが、
複数の電圧値の平均であればいくつの値の平均値でも良
い。また、上記逐次平均化の計算のための電圧値のサン
プリングタイムｔは自由に設定できる。また、この実施
形態では、基準入力信号とＶＣＸＯの出力信号との位相
差を比較する構成となっていたが、上記両者の周波数差
を比較する構成でも良いことは言うまでもない。
【００１０】
【発明の効果】本発明は、以上説明した様に、このＤＰ
ＰＬＬでは、平均化処理部によって平均化して抑圧した
位相差の変動に従って変動する制御電圧ＶCONTを逐次平
均化処理部によって逐次平均化処理して逐次平均値Ｖ
CONT・Aをだしておき、上記基準入力信号の入力が停止し
て自走状態に入った時に上記逐次平均値ＶCONT・Aによっ
てＶＣＸＯを制御する様にしたので、ＧＰＳよりの基準
入力信号が無くなり自走状態となった場合でも高い周波
数安定度を得ることができる。
ＰＬＬでは、平均化処理部によって平均化して抑圧した
位相差の変動に従って変動する制御電圧ＶCONTを逐次平
均化処理部によって逐次平均化処理して逐次平均値Ｖ
CONT・Aをだしておき、上記基準入力信号の入力が停止し
て自走状態に入った時に上記逐次平均値ＶCONT・Aによっ
てＶＣＸＯを制御する様にしたので、ＧＰＳよりの基準
入力信号が無くなり自走状態となった場合でも高い周波
数安定度を得ることができる。
【図１】本発明によるデジタルプロセッシングＰＬＬ
（ＤＰＰＬＬ）の一実施形態を示す構成図である。
（ＤＰＰＬＬ）の一実施形態を示す構成図である。
【図２】図１および図４に示したＤＰＰＬＬにおける時
間に対する位相差および制御電圧の変化を示す図であ
る。
間に対する位相差および制御電圧の変化を示す図であ
る。
【図３】図１に示した逐次平均化処理部における逐次平
均化処理の説明図である。
均化処理の説明図である。
【図４】一般のＤＰＰＬＬの構成図である。
１…位相比較器、 ３、１１…
ＣＰＵ、５…Ｄ／Ａ変換器、 ７
…ＶＣＸＯ、９…ＤＩＶ、
１３…平均化処理部、１５…逐次平均化処理部、
ＣＰＵ、５…Ｄ／Ａ変換器、 ７
…ＶＣＸＯ、９…ＤＩＶ、
１３…平均化処理部、１５…逐次平均化処理部、
Claims (2)
- 【請求項１】 電圧制御発振器（ＶＣＯ）の出力信号の
位相または周波数をＧＰＳからの基準入力信号の位相ま
たは周波数と比較し、両者が一致する様に帰還制御ルー
プによってＣＰＵを介して上記ＶＣＯを制御するデジタ
ルプロセッシングＰＬＬ（ＤＰＰＬＬ）であって、上記
出力信号の位相または周波数と上記基準入力信号の位相
または周波数との位相差または周波数差の変動を平均化
して抑圧する平均化処理手段と、上記抑圧された位相差
または周波数差の変動に従って変動する上記ＶＣＯの制
御電圧を逐次平均化処理して逐次平均値を出しておくた
めの逐次平均化処理手段とを有し、上記基準入力信号の
入力が停止した時に、上記制御電圧の逐次平均値によっ
て上記ＶＣＯを制御する様にしたことを特徴とするデジ
タルプロセッシングＰＬＬ。 - 【請求項２】 上記逐次平均化処理手段が、複数の時間
における上記ＶＣＸの制御電圧の平均値を計算する様に
なっていることを特徴とする請求項１に記載のデジタル
プロセッシングＰＬＬ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9078970A JPH10256900A (ja) | 1997-03-13 | 1997-03-13 | デジタルプロセッシングｐｌｌ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9078970A JPH10256900A (ja) | 1997-03-13 | 1997-03-13 | デジタルプロセッシングｐｌｌ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10256900A true JPH10256900A (ja) | 1998-09-25 |
Family
ID=13676768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9078970A Pending JPH10256900A (ja) | 1997-03-13 | 1997-03-13 | デジタルプロセッシングｐｌｌ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10256900A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000216760A (ja) * | 1999-01-27 | 2000-08-04 | Nec Eng Ltd | デ―タ伝送システム及びそのシステムにおけるクロック伝送方法 |
| KR101062232B1 (ko) | 2011-03-10 | 2011-09-05 | 삼성탈레스 주식회사 | Ｇｐｓ 클럭에 동기되는 디지털 ｐｌｌ 회로 |
-
1997
- 1997-03-13 JP JP9078970A patent/JPH10256900A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000216760A (ja) * | 1999-01-27 | 2000-08-04 | Nec Eng Ltd | デ―タ伝送システム及びそのシステムにおけるクロック伝送方法 |
| KR101062232B1 (ko) | 2011-03-10 | 2011-09-05 | 삼성탈레스 주식회사 | Ｇｐｓ 클럭에 동기되는 디지털 ｐｌｌ 회로 |
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