JPH10247394A - 自己同期型パイプラインデータパス回路および非同期信号制御回路 - Google Patents

自己同期型パイプラインデータパス回路および非同期信号制御回路

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JPH10247394A
JPH10247394A JP9061696A JP6169697A JPH10247394A JP H10247394 A JPH10247394 A JP H10247394A JP 9061696 A JP9061696 A JP 9061696A JP 6169697 A JP6169697 A JP 6169697A JP H10247394 A JPH10247394 A JP H10247394A
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隆国 道関
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Abstract

(57)【要約】 【課題】 ＭＴ−ＣＭＯＳ回路を自己同期型パイプライ
ンデータパス回路に適用して、その消費電力削減を細か
く制御する。 【解決手段】 ＭＴ−ＣＭＯＳ回路からなる組合せ回路
１１Ａ、１２ＡをレジスタＲＥＧ１〜ＲＥＧ３の間に接
続し、非同期信号制御回路１３Ａにより要求信号ＲＥＱ
ｉに対応した活性化信号ＳＴ１、ＳＴ２を作成し、前記
該組合せ回路の１１Ａ、１２Ａの活性化を制御する。特
にこの活性化からスリープへの移行は、当該組合せ回路
での信号伝搬遅延時間を考慮して監視回路１３１、１３
２により発生させる要求信号ＲＥＱ２、ＲＥＱ３に基づ
いて行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、低しきい値ＣＭＯ
Ｓ回路で論理回路部を構成し、高しきい値ＭＯＳトラン
ジスタで該論理回路部への給電を行う電源制御回路部を
構成した多しきい値ＣＭＯＳ回路（ＭＴ−ＣＭＯＳ回
路。以下同じ。）を自己同期型パイプラインデータパス
回路に適用する技術に係り、特にＭＴ−ＣＭＯＳ回路の
電源制御回路部の高しきい値ＭＯＳトランジスタの導通
／遮断をデータの流れに沿って非同期信号で制御して消
費電力削減をより細かく制御する技術に関するものであ
る。
【０００２】
【従来の技術】従来、低電源電圧領域での動作の高速性
を低しきい値ＣＭＯＳ回路で実現し、非動作時のリーク
電流抑制を高しきい値のＭＯＳトランジスタにより実現
して、高速性と低消費電力を両立させるスタティック型
のＣＭＯＳ回路として、ＭＴ−ＣＭＯＳ回路が提案され
ている（S.Mutoh,T.Douseki,T.Aoki,and J.Yamada,"1V-
high-speed digital circuit technology with 0.5μm
multi-threshold CMOS",in Proc.IEEE 1993 Internatio
nal ASIC Conf.,pp.186-189,1993. または特開平６−２
９８３４号）。
【０００３】図９の（ａ）はこのＭＴ−ＣＭＯＳ回路の
構成を示す図である。１は低しきい値のＣＭＯＳ回路か
らなる論理回路部であり、仮想電源線ＶＤＤＶと仮想接
地線ＧＮＤＶから給電が行われている。図では、この論
理回路部１には低しきい値ｐＭＯＳトランジスタＭＰ
１、ＭＰ２、低しきい値ｎＭＯＳトランジスタＭＮ１、
ＭＮ２により構成されるＮＡＮＤゲートや、低しきい値
ｐＭＯＳトランジスタＭＰ３と低しきい値ｎＭＯＳトラ
ンジスタＭＮ３により構成されるインバータ等を含んで
いる。２Ｈは高電位側電源制御回路部であり、ソースが
実電源線ＶＤＤに接続されドレインが仮想電源線ＶＤＤ
Ｖに接続され、ゲートにはスリープ信号ＳＬＰが接続さ
れた高しきい値のｐＭＯＳトランジスタＭＰ４、ＭＰ５
により構成されている。また、２Ｌは低電位側電源制御
回路であり、ソースが実接地線ＧＮＤに接続されドレイ
ンが仮想接地線ＧＮＤＶに接続され、ゲートには反転ス
リープ信号ＳＬＰ＊（スリープ信号ＳＬＰの反転信号）
が接続された高しきい値のｎＭＯＳトランジスタＭＮ
４、ＭＮ５により構成されている。
【０００４】このＭＴ−ＣＭＯＳ回路において、スリー
プ信号ＳＬＰが“０”（＝低レベル電圧）で、反転スリ
ープ信号ＳＬＰ＊が“１”（＝高レベル電圧）のとき、
高電位側電源制御回路２Ｈ、低電位側電源制御回路２Ｌ
内の高しきい値ＭＯＳトランジスタが導通して、疑似電
源線ＶＤＤＶが実電源線ＶＤＤと接続され、疑似接地線
ＧＮＤＶが実接地線ＧＮＤと接続されるので、内部の論
理回路部１に給電が行われ、その論理回路部１が動作可
能となる。逆に、スリープ信号ＳＬＰが“１”で、反転
スリープ信号ＳＬＰ＊が“０”のときは、高電位側電源
制御回路２Ｈ、低電位側電源制御回路２Ｌの高しきい値
ＭＯＳトランジスタがいずれも遮断して論理回路部１へ
の給電が断たれ、その論理回路部１は動作せず、スリー
プ状態となる。
【０００５】図９の（ｂ）は（ａ）の低電位側電源制御
回路２Ｌを省略した構成のＭＴ−ＣＭＯＳ回路、（ｃ）
は（ａ）の高電位側電源制御回路２Ｈを省略した構成の
ＭＴ−ＣＭＯＳ回路であり、前者はスリープ信号ＳＬＰ
のみより、後者は反転スリープ信号ＳＬＰ＊のみによ
り、同様に論理回路部１の動作状態／スリープ状態が制
御される。この（ｂ）、（ｃ）では、（ａ）の構成に比
べて少ない素子で回路を構成できる。
【０００６】ＩＣチップ上では、図９の（ｄ）に示すよ
うに、各回路ブロック３〜６の各々に、図９の（ａ）に
示したＭＴ−ＣＭＯＳ回路が内蔵され、同一チップ上に
設けた電源制御ブロック７において個々にスリープ信号
ＳＬＰ、反転スリープＳＬＰ＊を発生させて、ここから
その信号ＳＬＰ、ＳＬＰ＊を各回路ブロック３〜６に独
立して供給し、各回路ブロック３〜６の動作状態／スリ
ープ状態を独立して制御することが行われる。
【０００７】なお、信号ＳＬＰ、ＳＬＰ＊はいずれか一
方のみを電源制御ブロック７で発生させて供給し、他方
の信号は個々の回路ブロック３〜６の内部でインバータ
を利用して発生させることが行われることもある。ま
た、回路ブロック３〜６としては、図９の（ｂ）、
（ｃ）に示した回路が使用されることもある。また、信
号ＳＰＬ、ＳＬＰ＊は外部から供給することもある。
【０００８】各回路ブロック３〜６において、スリープ
状態のときは、電源制御回路２Ｌ、２Ｈの高しきい値Ｍ
ＯＳトランジスタが遮断しているため、そのとき流れる
リーク電流は高しきい値ＭＯＳトランジスタのレベルま
で低減できるので、低消費電力を達成できる。また、論
理回路部１が低しきい値ＭＯＳトランジスタで構成され
ているので、動作状態のときは高速動作が行われる。こ
のような高速性と低消費電力性をもつ動作内容がＭＴ−
ＣＭＯＳ回路の特徴である。通常のＣＭＯＳ回路では、
動作を高速化させるために電源電圧の低減化に合わせて
ＭＯＳトランジスタのしきい値電圧を低下させると、リ
ーク電流の増大を招くが、ＭＴ−ＣＭＯＳ回路ではこの
問題が解決される。
【０００９】
【発明が解決しようとする課題】以上のように、ＭＴ−
ＣＭＯＳ回路では、確かに低電源電圧に伴う静的消費電
流の低減化には有効である。しかし、データの流れに沿
って高しきい値ＭＯＳトランジスタの導通／非導通を制
御するものではないため、これをパイプラインデータパ
ス回路に適用したとき、該高しきい値ＭＯＳトランジス
タが導通している限り、データの流れが閑散なときであ
っても漏れ電流が発生し、静的な消費電力が大きくなる
という問題がある。
【００１０】本発明の目的は、ＭＴ−ＣＭＯＳ回路をパ
イプラインデータパス回路に適用したとき、実際に動作
すべき回路部のみを動作可能に制御して、データを処理
していない回路部分での消費電流を低減させ、全体の消
費電力の低減を図ることである。
【００１１】
【課題を解決するための手段】第１の発明は、入力した
データを処理する少なくとも１個の組合せ回路と、該組
合せ回路の入力側および出力側に接続されるレジスタを
有し、要求信号に応じて前記レジスタのデータ転送を制
御する非同期信号制御回路とを具備する自己同期型パイ
プラインデータパス回路において、前記組合せ回路を、
低しきい値ＣＭＯＳ回路で構成された論理回路部と、高
しきい値ＭＯＳトランジスタで構成され前記論理回路部
への給電を制御する電源制御回路部とからなる多しきい
値型ＣＭＯＳ回路で構成し、前記要求信号に対応した活
性化信号を作成する手段を具備させて、該活性化信号に
より前記該組合せ回路の動作／スリープを制御するよう
にしたことを特徴とする自己同期型パイプラインデータ
パス回路である。
【００１２】第２の発明は、第１の発明において、前記
組合せ回路を前記レジスタを介して２段以上接続し、当
該組合せ回路に対する前記活性化信号を、当該組合せ回
路の直前段のレジスタに対する要求信号と当該組合せ回
路の直後段のレジスタに対する要求信号とを利用して生
成させるようにした。
【００１３】第３の発明は、第１の発明において、前記
組合せ回路を前記レジスタを介して２段以上接続し、当
該組合せ回路に対する前記活性化信号を、当該組合せ回
路の直前段より前段のレジスタに対する要求信号と当該
組合せ回路の直後段のレジスタに対する要求信号とを利
用して生成させるようにした。
【００１４】第４の発明は、入力したデータを処理する
少なくとも１個の組合せ回路と、該組合せ回路の入力側
および出力側に接続されるレジスタを有し、要求信号に
応じて前記レジスタのデータ転送を制御する非同期信号
制御回路とを具備する自己同期型パイプラインデータパ
ス回路において、前記レジスタを両エッジ型フリップフ
ロップ回路群で構成し、前記組合せ回路を、低しきい値
ＣＭＯＳ回路で構成された論理回路部と、高しきい値Ｍ
ＯＳトランジスタで構成され前記論理回路部への給電を
制御する電源制御回路部とからなる多しきい値型ＣＭＯ
Ｓ回路で構成し、前記要求信号に対応した活性化信号を
作成する手段を具備させて、該活性化信号生により前記
該組合せ回路の動作／スリープを制御するようにしたこ
とを特徴とする２相のハンドシェイクプロトコルに基づ
く自己同期型パイプラインデータパス回路である。
【００１５】第５の発明は、第４の発明において、前記
組合せ回路を前記レジスタを介して２段以上接続し、当
該組合せ回路に対する前記活性化信号を、当該組合せ回
路の直前段のレジスタに対する要求信号の遷移と当該組
合せ回路の直後段のレジスタに対する要求信号の遷移と
を利用して生成させるようにした。
【００１６】第６の発明は、第１乃至第５の発明におい
て、前記非同期信号制御回路を、高しきい値ＭＯＳトラ
ンジスタで構成した。
【００１７】第７の発明は、複数段のレジスタと、前段
のレジスタに対する要求信号を所定時間遅延させること
により後段のレジスタに対する要求信号を発火し、該発
火に基づいて該要求信号を完了させる監視回路と、前記
前段のレジスタと前記後段のレジスタの間に介挿される
回路の動作を制御する活性化信号を前記前段よりさらに
前段のレジスタに対する要求信号の発火により発火し、
前記後段のレジスタに対する要求信号の発火により完了
するよう生成させる活性化信号生成回路とを設けたこと
を特徴とする非同期信号制御回路である。
【００１８】第８の発明は、両エッジ型フリップフロッ
プ回路群で構成される複数段のレジスタと、前段のレジ
スタに対する要求信号の遷移を所定時間遅延させること
により後段のレジスタに対する要求信号の遷移を生成す
る遅延手段と、前記前段のレジスタと前記後段のレジス
タの間に介挿される回路の動作を制御する活性化信号を
前記前段のレジスタに対する要求信号の遷移により発火
させ、前記後段のレジスタに対する要求信号の遷移によ
り完了するよう生成する活性化信号生成回路を設けたこ
とを特徴とする非同期信号制御回路である。
【００１９】
【発明の実施の形態】
［第１の実施の形態］図１は本発明の第１の実施の形態
の自己同期型パイプラインデータパス回路の構成を示す
図である。１１Ａ、１２Ａは図９の（ａ）に示したよう
なＭＴ−ＣＭＯＳ回路を利用した組合せ回路、１３Ａは
この組合せ回路１１Ａ、１２Ａにおけるデータ転送を制
御するための非同期信号制御回路である。ここでは、２
段のパイプライン動作を行うデータパス回路を示してい
るが、パイプライン段数は２段に限定されるものではな
い。
【００２０】非同期信号制御回路１３Ａにおいて、ＲＥ
Ｑｉ、ＲＥＱ２、ＲＥＱ３はパイプライン制御用の要求
信号、ＥＮ１〜ＥＮ３はレジスタＲＥＧ１〜ＲＥＧ３へ
のデータの書込み信号、ＳＴ１、ＳＴ２は組合せ回路１
１Ａ、１２Ａの動作状態／スリープ状態を制御するため
の活性化信号である。この信号ＳＴ１、ＳＴ２は組合せ
回路１１Ａ、１２Ａに反転スリープ信号ＳＬＰ＊として
入力する。スリープ信号ＳＬＰはこの反転スリープ信号
ＳＬＰ＊を組合せ回路１１、１２の内部でインバータ等
（図示せず）により反転して生成する。
【００２１】レジスタＲＥＧ１〜ＲＥＧ３は組合せ回路
１１Ａ、１２Ａに対する入出力データを格納する一群の
Ｄ型フリップフロップ回路で構成されている。
【００２２】１３１は１段目の組合せ回路１１Ａの動作
を監視する監視回路であって、遅延回路ＤＬ１、ナンド
ゲートＮＡＮＤ１、インバータＩＮＶ１等から構成さ
れ、書込み信号ＥＮ１が発火（“０”→“１”に遷移す
ること。以下同じ。）した時点から遅延回路ＤＬ１の遅
延時間が経過した後に、２段目への要求信号ＲＥＱ２を
発火する。この遅延回路ＤＬ１の遅延時間は、組合せ回
路１１Ａの信号伝搬遅延時間よりも大きくなるような時
間に設定されている。そして、この要求信号ＲＥＱ２
は、活性化信号ＳＴ１が完了（“１”→“０”に遷移す
ること。以下同じ。）することより、完了する。
【００２３】１３２は２段目の組合せ回路１２Ａの動作
を監視する監視回路であって、遅延回路ＤＬ２、ナンド
ゲートＮＡＮＤ２、インバータＩＮＶ２等から構成さ
れ、前記した監視回路１３１と同様な動作を行う。
【００２４】ＮＯＲ１〜ＮＯＲ５はノアゲートである。
Ｃ１〜Ｃ５はＣエレメントであって、図１１に示すよう
な内容である。すなわち、図１１の（ｂ）に示すように
ｐＭＯＳトランジスタＭＰ１１〜ＭＰ１６、ｎＭＯＳト
ランジスタＭＮ１１〜ＭＮ１６によるＣＭＯＳ回路から
構成されている。このＣエレメントは、（ｃ）の真理値
に示すように、２個の入力データＡ１、Ａ２が“０”で
一致するとき“０”をデータＹとして出力し、“１”で
一致するとき“１”を出力し、不一致のとき以前のデー
タを出力し続ける。
【００２５】なお、このＣエレメントについては、G.M.
Jacob et al."A Fully Asynchronous Digital Signal P
rocessor Usinig Self-Timed Circuits " IEEE Journal
onSolid State Circuits ,vol.25,No.6, December 199
0,pp.1526-1537.および M.Shames et al."A Comparison
of CMOS Implementations of an Asynchronous Circui
ts Primitive:the C-Element" International Symposiu
m onLow Power Electron Devices Monterey CA 1996,p
p.93-96.などに記載されている。
【００２６】ここで、本実施の形態の理解を深めるため
に、すでに提案されている自己同期型のパイプラインデ
ータパス回路について、図１０にダイナミック型の組合
せ回路１１’、１２’を使用した例について説明する。
１３’は非同期信号制御回路である。図１に示したもの
と同一のものには同一の符号を付している。
【００２７】ダイナミック型の組合せ回路１１’（組合
せ回路１２’も同じ）において、ＭＰ２１〜ＭＰ２３は
プリチャージ用のｐＭＯＳトランジスタ、ＭＮ２１〜Ｍ
Ｎ２３はディスチャージ用のｎＭＯＳトランジスタ、Ｉ
ＮＶ３１、ＩＮＶ３２はインバータ、１４〜１６はｎＭ
ＯＳトランジスタからなる論理回路部である。このダイ
ナミック型の組合せ回路１１’はドミノ型理論回路から
なり、さらにこの組合せ回路１１’自体の実行終了を監
視する監視回路１７を含んでいる。この監視回路１７か
ら出力する要求信号ＲＥＱ２は、活性化信号ＳＴ１が
“０”のときにトランジスタＭＰ２１〜ＭＰ２３が導通
してダイナミック回路がプリチャージされるため、
“０”の信号となる。一方、活性化信号ＳＴ１が“１”
となりトランジスタＭＮ２１〜ＭＮ２３が導通して論理
動作（サンプリング動作）に入ったときは、それからあ
る時間経過の後に要求信号ＲＥＱ２は“１”となる。こ
の要求信号ＲＥＱ２を“１”にするタイミング処理は、
監視回路１７の論理回路部１６において当該ダイナミッ
ク回路１１’の処理時間を演算して行われる。
【００２８】このように、次段の組合せ回路に対する要
求信号ＲＥＱ２は、活性化信号ＳＴ１の発火の後、組合
せ回路の遅延時間だけ遅れて発火し、活性化信号ＳＴ１
の完了りと共に完了することが要求される。
【００２９】そこで、本実施の形態では、上記のような
条件を満たす要求信号ＲＥＱ２を簡単に生成するため
に、監視回路１３１を設けている。また、監視回路１３
２は要求信号ＲＥＱ３を生成するために同様に設けたも
のである。
【００３０】次に動作を説明する（図２参照）。まず、
ＳＥＴ信号を発火し、非同期信号制御回路１３Ａを活性
状態にする。そして、１段目のレジスタＲＥＧ１に入力
するデータが揃った時点で、外部から要求信号ＲＥＱｉ
を発火する。この結果、１段目のレジスタＲＥＧ１に対
する書込み信号ＥＮ１と１段目の組合せ回路１１Ａに対
する活性化信号ＳＴ１が各々発火する。書込み信号ＥＮ
１の発火により入力データが１段目のレジスタＲＥＧ１
に格納される。また、活性化信号ＳＴ１が発火すると、
第１段目の組合せ回路１１Ａが活性状態（信号ＳＬＰが
“０”、信号ＳＬＰ＊が“１”となる。以下同じ。）と
なり動作可能となって、１段目のレジスタＲＥＧ１から
出力しているデータの論理処理を行う。
【００３１】次に、この活性化信号ＳＴ１が発火した時
点から第１段目の組合せ回路１１Ａの信号伝搬遅延時間
よりも長い時間が経過すると、監視回路１３１により第
２段目の組合せ回路１２Ａに対する要求信号ＲＥＱ２が
発火する。この要求信号ＲＥＱ２の発火により、２段目
のレジスタＲＥＧ２に対する書込み信号ＥＮ２と２段目
の組合せ回路１２Ａに対する活性化信号ＳＴ２が各々発
火する。そして、書込み信号ＥＮ２が発火したことによ
り、２段目のレジスタＲＥＧ２に対して１段目の組合せ
回路１１Ａで処理したデータが格納されると共に、第１
段目の組合せ回路１１Ａに対する活性化信号ＳＴ１が完
了して、２段目の組合せ回路１２Ａに対する要求信号Ｒ
ＥＱ２も完了する。この要求信号ＲＥＱ２の完了により
書込み信号ＥＮ２も完了することとなる。
【００３２】このとき、活性化信号ＳＴ１の完了により
１段目の組合せ回路１１Ａの信号ＳＬＰは“１”、信号
ＳＬＰ＊は“０”となり、その組合せ回路１１Ａはスリ
ープ状態となる。一方、活性化信号ＳＴ２の発火によ
り、２段目の組合せ回路１２Ａの信号ＳＬＰは“０”、
信号ＳＬＰ＊は“１”となり、その組合せ回路１２Ａは
動作状態となり、２段目のレジスタＲＥＧ２から出力す
るデータを処理する。つまり、動作状態が１段目の組合
せ回路１１Ａから２段目の組合せ回路１２Ａに転移す
る。
【００３３】次に、活性化信号ＳＴ２が発火した時点か
ら第２段目の組合せ回路１２Ａの信号伝搬遅延時間より
も長い時間が経過すると、監視回路１３２により３段目
のレジスタＲＥＧ３に対する要求信号ＲＥＱ３が発火
し、この要求信号ＲＥＱ３の発火により、３段目のレジ
スタＲＥＧ３に対する書込み信号ＥＮ３が発火して、２
段目の組合せ回路１２Ａで処理した内容がそのレジスタ
ＲＥＧ３に格納される。また、この書込み信号ＥＮ３が
発火したことにより、２段目の組合せ回路１２Ａに対す
る活性化信号ＳＴ２が完了し、その２段目の組合せ回路
１２Ａがスリープ状態となる。また、３段目のレジスタ
ＲＥＧ３に対する要求信号ＲＥＱ３も完了する。この要
求信号ＲＥＱ３の完了により書込み信号ＥＮ３も完了す
る。
【００３４】このように要求信号ＲＥＱ３の完了によっ
て、一連のパイプライン動作が終了する。なお、外部か
らの要求信号ＲＥＱｉが完了することにより、再度入力
データ待ちの初期状態となる。
【００３５】以上のように、各組合せ回路１１Ａ、１２
Ａは直前のレジスタにデータが到来して論理動作を行う
必要があるときのみ活性状態となってその動作を行い、
論理動作を行わないときはスリープ状態となる。このス
リープ状態では、組合せ回路１１Ａ、１２ＡのＭＴ−Ｃ
ＭＯＳ回路の高しきい値ＭＯＳトランジスタで構成され
た電源制御回路２Ｈ、２Ｌによって静的なリーク電流が
抑制されるので、間欠的に到来するデータを処理するパ
イプライン回路における消費電力を低減することができ
るようになる。
【００３６】図３はこの実施の形態の変形例を示す図で
ある。この自己同期型パイプラインデータパス回路は、
内部に監視回路を具備しない非同期信号制御回路１３Ｂ
（図１０の非同期信号制御回路１３’と同じ）を使用し
たもので、組合せ回路１１Ｂ、１２Ｂ内に図１に示した
監視回路１３１、１３２に相当する監視回路（図示せ
ず）を内蔵させたものである。
【００３７】この場合、レジスタＲＥＧ１〜ＲＥＧ３に
対する書込み信号ＥＮ１〜ＥＮ３は、このレジスタＲＥ
Ｇ１〜ＲＥＧ３を経由して、組合せ回路１１Ｂ、１２Ｂ
の内部の監視回路に入力し、要求信号ＲＥＱ２、ＲＥＱ
３を発火させる。この要求信号ＲＥＱ２、ＲＥＱ３の完
了は、活性化信号ＳＴ１、ＳＴ２の完了と共に行われ
る。
【００３８】［第２の実施の形態］図４は本発明の第２
の実施の形態の自己同期型パイプラインデータパス回路
の構成を示す図である。図１に示したものと同一のもの
には同一の符号を付している。１３Ｃは非同期信号制御
回路を示し、図１に示した非同期制御回路１３Ａの構成
に加えて、ノアゲートＮＯＲ６とＣエレメントＣ６から
なる活性信号生成回路１３３と、ノアゲートＮＯＲ７と
ＣエレメントＣ７からなる活性信号生成回路１３４とを
具備している。
【００３９】一方の活性信号生成回路１３３は、要求信
号ＲＥＱｉ、ＳＥＴ信号を取り込んで１段目の組合せ回
路１１Ａの活性化信号ＥＸ１を発火させ、書込み信号Ｅ
Ｎ２を取り込んでその活性化信号ＥＸ１を完了させる。
他方の活性化信号生成回路１３４も、要求信号ＲＥＱ
ｉ、ＳＥＴ信号を取り込んで２段目の組合せ回路１２Ａ
の活性化信号ＥＸ２を発火させるが、その完了は、書込
み信号ＥＮ３を取り込んで行う。すなわち、両活性化信
号生成回路１３３、１３４はその発火タイミングが同じ
である。
【００４０】ここにおいて、前述した図１０で示したよ
うに、自己同期型パイプラインデータパス回路では、ダ
イナック型回路を組合せ回路１１’、１２’として用い
ていたため、組合せ回路１１’、１２’の入力データが
確定してから論理動作を行う必要がある。このため、図
１０の回路では、活性化信号ＳＴ１は書込み信号ＥＮ１
を入力するＣエレメントＣ２の出力、活性化信号ＳＴ２
は書込み信号ＥＮ２を入力するＣエレメントＣ４の出力
となっている。
【００４１】ところが、本実施の形態は、組合せ回路１
１Ａ、１２Ａがスタテック型の回路であるため、信号Ｅ
Ｎ１とＳＴ１、信号ＥＮ２とＳＴ２の遷移の順序は問題
とならない。むしろ、本実施の形態の組合せ回路１１
Ａ、１２Ａに用いるＭＴ−ＣＭＯＳ回路は、電源制御回
路２Ｈ、２Ｌの高しきい値のＭＯＳトランジスタが導通
してから、仮想電源線ＶＤＤＶの電位の立上りや、仮想
接地線ＧＮＤＶの電位の立下りに時間を要するため、デ
ータの到来に先んじて、これらの電源制御回路２Ｈ、２
Ｌの高しきい値ＭＯＳトランジスタを導通させておくこ
とが望ましい。すなわち、前段の組み合回路１１Ａへの
データの到来とともに、後段の組み合回路１２Ａの活性
化信号ＥＸ２を予め発火し、その活性化信号ＥＸ２の完
了を次段へのレジスタに対する書込み信号ＥＮ３の発火
と共に行うことが望ましい。
【００４２】そこで、この第２の実施の形態では、上記
した条件を満足するように、活性化信号ＥＸ１、ＥＸ２
を生成する活性化信号生成回路１３３、１３４を設け
た。この結果、予めＳＥＴ信号が発火している条件下で
は、２段目の組み合回路１２Ａに対する活性化信号ＥＸ
２は、要求信号ＲＥＱｉの発火と共に発火し、書込み信
号ＥＮ３の発火と共に完了することとなる。なお、１段
目の組合せ回路１１Ａに対する活性化信号ＥＸ１につい
ては、要求信号ＲＥＱｉによって発火し、書込み信号Ｅ
Ｎ２の発火と共に完了する。このように、先行的に２段
目の組合せ回路１２Ａを活性化することにより、時間を
要する活性化動作による悪影響を緩和することができ
る。
【００４３】次に動作を説明する（図５参照）。まず、
ＳＥＴ信号を発火し、非同期信号制御回路１３Ａを活性
状態にする。そして、１段目のレジスタＲＥＧ１に入力
するデータが揃った時点で、外部から要求信号ＲＥＱｉ
を発火する。この結果、１段目のレジスタＲＥＧ１に対
する書込み信号ＥＮ１、１段目の組合せ回路１１Ａに対
する活性化信号ＥＸ１、および１段目の組合せ回路１１
Ａに対する活性化信号ＥＸ２が発火する。書込み信号Ｅ
Ｎ１により１段目のレジスタＲＥＧ１に入力データが格
納される。また、活性化信号ＥＸ１の発火により、第１
段目の組合せ回路１１Ａが活性状態となり、動作可能と
なって１段目のレジスタＲＥＧ１から出力しているデー
タの論理処理を行う。また、活性化信号ＥＸ２の発火に
より、２段目の組合せ回路１２Ａが先行的に活性状態と
なる。
【００４４】次に、この活性化信号ＥＸ１が発火した時
点から第１段目の組合せ回路１１Ａの信号伝搬遅延時間
よりも長い時間が経過すると、監視回路１３１により第
２段目の組合せ回路１２Ａに対する要求信号ＲＥＱ２が
発火する。この要求信号ＲＥＱ２の発火により、２段目
のレジスタＲＥＧ２に対する書込み信号ＥＮ２が発火す
る。この書込み信号ＥＮ２が発火したことにより、１段
目の組合せ回路１１Ａで処理されたデータが２段目のレ
ジスタＲＥＧ２に格納されると共に、監視回路１３１用
に使用されていた活性化信号ＳＴ１が完了する。そし
て、この活性化信号ＳＴ１の完了により、２段目の組合
せ回路１２Ａに対する要求信号ＲＥＱ２が完了し、２段
目のレジスタＲＥＧ２に対する書込み信号ＥＮ２も完了
する。
【００４５】このとき、活性化信号ＥＸ１の完了により
１段目の組合せ回路１１Ａはスリープ状態となる。一
方、２段目の組合せ回路１２Ａでは、前記したように１
段目の組合せ回路１１Ａの活性化と共に予め活性化され
ているので、２段目のレジスタＲＥＧ２から出力するデ
ータの処理が行われる。
【００４６】次に、活性化信号ＥＸ２が発火した時点か
ら第２段目の組合せ回路１２Ａの信号伝搬遅延時間より
も長い時間が経過すると、監視回路１３２により３段目
のレジスタＲＥＧ３に対する要求信号ＲＥＱ３が発火す
る。この要求信号ＲＥＱ３の発火により、３段目のレジ
スタＲＥＧ３に対する書込み信号ＥＮ３が発火する。こ
の書込み信号ＥＮ３が発火したことにより、２段目の組
合せ回路１２Ａで処理されたデータが３段目のレジスタ
ＲＥＧ３に格納されると共に、第２段目の組合せ回路１
２Ａに対する活性化信号ＥＸ２が完了し、この組合せ回
路１２Ａはスリープ状態となる。また、活性化信号ＳＴ
２も完了して、３段目のレジスタＲＥＧ３に対する要求
信号ＲＥＱ３が完了し、その書込み信号ＥＮ３も完了す
る。なお、外部からの要求信号ＲＥＱｉが完了すること
により、再度入力データ待ちの初期状態となる。
【００４７】この実施の形態においても、組合せ回路１
１Ａはデータが到来したとき、組合せ回路１２Ａは前段
の組合せ回路１１Ａにデータが到来したとき初めて活性
状態となってその動作を行い、データが到来しないとき
はスリープ状態となるので、間欠的に到来するデータを
処理するパイプライン回路における消費電力を低減する
ことができるようになる。と同時に、２段目の組合せ回
路１２Ａはデータ到来に備えて若干早目に活性化される
ので、その回路の電源立上りの影響を緩和することがで
きる。
【００４８】［第３の実施の形態］図６は本発明の第３
の実施の形態の自己同期型パイプラインデータパス回路
の構成を示す図である。ここでは、２相のハンドシェイ
クプロトコルを用いた２段パイプライン動作を行うデー
タパス回路を示した。ただし、パイプライン段数は２段
に限定されるものではない。図１に示したものと同一の
ものには同一の符号を付している。１３Ｄは非同期信号
制御回路を示す。
【００４９】この非同期信号制御回路１３Ｄにおいて、
ＲＥＧ４〜ＲＥＧ６は組合せ回路１１Ａ、１２Ａに対す
る入出力データを格納する一群のＤ型フリップフロップ
回路からなるレジスタである。このＤ型フリップフロッ
プ回路は、クロックの立上りおよび立下りの両エッジで
データを取り込む両エッジ形のＤ型フリップフロップ回
路である。
【００５０】図８にその具体的な回路構成の一例を示し
た。２１、２２はクロック信号ＣＬＫの立上りエッジで
端子Ｄに入力するデータを取り込むＤ型フリップフロッ
プ回路、２３はクロック信号ＣＬＫが“１”のとき一方
のフリップフロップ回路２１の出力データを選択し、
“０”のとき他方のフリップフロップ回路２２の出力デ
ータを選択するセレクタ、ＩＮＶ２１はインバータであ
る。
【００５１】この回路では、クロック信号ＣＬＫが立上
るタイミングで一方のフリップフロップ回路２１に入力
データが保持され、そのクロック信号の“１”の期間中
そのデータがセレクタ２３で選択されて出力される。逆
にクロック信号ＣＬＫが立下るタイミングでは、他方の
フリップフロップ回路２２に入力データが保持され、そ
のクロック信号の“０”の期間中そのデータがセレクタ
２３で選択されて出力される。
【００５２】図６に戻って、ＤＬ３、ＤＬ４は遅延回路
であり、組合せ回路１１Ａ、１２Ａでの信号伝搬遅延時
間よりも大きな遅延時間が設定されている。Ｃ８〜Ｃ１
１はＣエレメント、ＮＯＲ８〜ＮＯＲ１１はノアゲー
ト、ＥＸＯＲ１〜ＥＸＯＲ３は排他的論理和ゲート、Ｉ
ＮＶ３〜ＩＮＶ８はインバータである。
【００５３】ここで、本実施の形態の理解を深めるため
に、すでに提案されている２相のハンドシェイクプロト
コルに基づく自己同期型のパイプラインデータパス回路
について、図１２にスタティック型の組合せ回路１
１”、１２”を使用した例について説明する。図６に示
したものと同一のものには同一の符号を付している。こ
のスタティック型の組合せ回路１１”（組合せ回路１
２”も同じ）に対しては、非同期信号制御回路１３”か
ら活性化信号を供給していない。
【００５４】２相のハンドシェイクプロトコルでは、非
同期信号の遷移がイベントの発生とみなされ、処理が進
められる。すなわち、“０”→“１”への遷移（発火）
と、“１”→“０”への遷移（完了）が等価とみなさ
れ、非同期信号のレベル自体はイベントの進行に関与し
ない。
【００５５】こうした簡単な非同期システムでは、組合
せ回路１１”は常時活性化されており、その組合せ回路
１１”の処理の完了と非同期信号の信号遷移のタイミン
グを合わせるために、前段のレジスタＲＥＧ４に対する
書込み信号ＥＮ１を遅延回路ＤＬ３に入力させ、この遅
延回路ＤＬ３により次段のレジスタＲＥＧ５に対する要
求信号ＥＮ２を生成している。２段目の組合せ回路１
２”の処理の完了と非同期信号の信号遷移のタイミング
を合わせについても同様である。
【００５６】しかし、本実施の形態では、ＭＴ−ＣＭＯ
Ｓ回路で構成される組合せ回路１１Ａ、１２Ａの動作／
スリープを制御する必要がある。そこで、本実施の形態
では、非同期信号の遷移を検知して活性化信号ＳＴ１、
ＳＴ２を生成するために、活性化信号生成回路１３５を
付加している。
【００５７】この活性化信号生成回路１３５では、１段
目のレジスタＲＥＧ４に対する書込み信号ＥＮ１の遷移
を、２個のインバータＩＮＶ３、ＩＮＶ４による遅延回
路と排他的論理和ゲートＥＸＯＲ１により、“１”のパ
ルス信号として検出する。また、２段目のレジスタＲＥ
Ｇ５に対する書込み信号ＥＮ２の遷移も、２個のインバ
ータＩＮＶ５、ＩＮＶ６による遅延回路と排他的論理和
ゲートＥＸＯＲ２により、同様に“１”のパルス信号と
して検出する。さらに、３段目のレジスタＲＥＧ６に対
する書込み信号ＥＮ３の遷移も、２個のインバータＩＮ
Ｖ７、ＩＮＶ８による遅延回路と排他的論理和ゲートＥ
ＸＯＲ３により、同様に“１”のパルス信号として検出
する。
【００５８】書込み信号ＥＮ１に遷移がない場合は、排
他的論理和ゲートＥＸＯＲ１の出力は“０”であり、ノ
アゲートＮＯＲ１０の出力が“１”（ＳＥＴ信号は
“１”、ＥＸＯＲ２の出力は“０”）であるので、Ｃエ
レメントＣ１０の出力は前の状態を保持している。
【００５９】この状態で、書込み信号ＥＮ１が発火する
と排他的論理和ゲートＥＸＯＲ１の出力信号が一時的に
“１”となるので、ＣエレメントＣ１０の出力が“１”
となり、活性化信号ＳＴ１が発火する。そして、排他的
論理和ゲートＥＸＯＲ１の出力信号は直ちに“０”に戻
るが、ノアゲートＮＯＲ１０の出力が“１”を継続して
いるので、ＣエレメントＣ１０の出力、つまり活性化信
号ＳＴ１は前の状態である“１”を継続する。この後、
書込み信号ＥＮ２が発火することにより、ＥＸＯＲ２の
出力が一時的に“１”となってＮＯＲ１０の出力が
“０”となり、ＣエレメントＣ１０の出力である活性化
信号ＳＴ１は“０”、つまり完了する。以上の動作は、
他方の活性化信号ＳＴ２についても同様である。
【００６０】以上のように、活性化信号発生回路１３５
によって、書込み信号ＥＮ１が発火してから書込み信号
ＥＮ２が発火するまでの期間、活性化信号ＳＴ１が
“１”となる。また、書込み信号ＥＮ２が発火してから
書込み信号ＥＮ３が発火するまでの期間、活性化信号Ｓ
Ｔ２が“１”となる。以上は、要求信号ＲＥＱｉを発火
した場合であるが、これを完了したときも遷移が発生す
るので、同様の動作が行われる。
【００６１】次に動作を説明する（図７参照）。まず、
ＳＥＴ信号を発火し、非同期信号制御回路１３Ｄを活性
状態にする。そして、１段目のレジスタＲＥＧ４に入力
するデータが揃った時点で、外部から要求信号ＲＥＱｉ
を発火する。この結果、書込み信号ＥＮ１、および活性
化信号ＳＴ１が発火する。書込み信号ＥＮ１の発火によ
り１段目のレジスタＲＥＧ４に入力データが格納され
る。また、活性化信号ＳＴ１の発火により、第１段目の
組合せ回路１１Ａが活性状態となり、動作可能となって
１段目のレジスタＲＥＧ４から出力しているデータの処
理を行う。
【００６２】次に、この活性化信号ＳＴ１が発火した時
点から第１段目の組合せ回路１１Ａの信号伝搬遅延時間
よりも長い時間が経過すると、遅延回路ＤＬ３により要
求信号ＲＥＱ２が発火するので、書込み信号ＥＮ２およ
び活性化信号ＳＴ２が発火する。この書込み信号ＥＮ２
の発火により、１段目の組合せ回路１１Ａで処理したデ
ータが２段目のレジスタＲＥＧ５に格納されると共に、
活性化信号ＳＴ１が完了して、１段目の組合せ回路１１
Ａがスリープ状態となる。また、活性化信号ＳＴ２が発
火したことにより２段目の組合せ回路１２Ａで２段目の
レジスタＲＥＧ２から出力するデータの処理が行われ
る。
【００６３】次に、書込み信号ＥＮ２が発火した時点か
ら第２段目の組合せ回路１２Ａの信号伝搬遅延時間より
も長い時間が経過すると、遅延回路ＤＬ４により書込み
信ＥＮ３が発火する。この書込み信号ＥＮ３の発火によ
り、２段目の組合せ回路１２Ａで処理されたデータが３
段目のレジスタＲＥＧ６に格納されると共に、第２段目
の組合せ回路１２Ａに対する活性化信号ＳＴ２が完了し
この組合せ回路１２Ａはスリープ状態となる。
【００６４】書込み信号ＥＮ２が“１”にあるとき、要
求信号ＲＥＱｉを完了させると、ＣエレメントＣ８の両
入力が“０”となるので、その出力である書込み信号Ｅ
Ｎ１が完了して、上記と同様な動作が行われる。
【００６５】このように、本実施の形態では、要求信号
ＲＥＱｉの発火に応じてパイプライ動作が行われ、完了
に応じても同様なパイプライン動作が行われる。このと
き、各組合せ回路１１Ａ、１２Ａは直前のレジスタにデ
ータが到来して論理動作を行う必要があるときのみ活性
状態となってその動作を行い、論理動作を行わないとき
はスリープ状態となり、間欠的に到来するデータを処理
するパイプライン回路における消費電力を低減すること
ができるようになる。
【００６６】［その他の実施の形態］なお、以上の第１
〜第３の実施の形態においては、組合せ回路１１Ａ、１
２Ａ、１１Ｂ、１２Ｂに使用すべきＭＴ−ＣＭＯＳ回路
として、図９の（ａ）に示したように高電位側電源制御
回路２Ｈと低電位側電源制御回路２Ｌの両方を具備する
回路を使用したが、（ｂ）に示したように高電位側電源
制御回路２Ｈのみを具備するＭＴ−ＣＭＯＳ回路、ある
いは（ｃ）に示したように低電位側電源制御回路２Ｌの
みを具備するＭＴ−ＣＭＯＳ回路を使用することも当然
ながら可能である。特に（ｃ）に示す回路の場合は内部
でスリープ信号ＳＬＰを生成する必要がなくなり、素子
数を削減できる。
【００６７】また、以上の第１〜第３の実施の形態にお
いて、非同期信号制御回路１３Ａ、１３Ｂ、１３Ｃ、１
３Ｄについては、高しきい値のＭＯＳトランジスタ、例
えば組合せ回路１１Ａ、１２ＡのＭＴ−ＣＭＯＳ回路内
の高しきい値ＭＯＳトランジスタと同様なしきい値のＭ
ＯＳトランジスタでその回路を構成すれば、その部分の
静的消費電流も削減することができる。これらの非同期
信号制御回路１３Ａ〜１３Ｄは、組合せ回路１１Ａ、１
２Ａ、１１Ｂ、１２Ｂほどには高速動作を要求されない
ので、高しきい値ＭＯＳトランジスタを用いても、動作
上の問題は発生しない。
【００６８】
【発明の効果】以上から本発明によれば、データの流れ
に応じて組合せ回路の活性化／非活性化が制御されるの
で、特にデータが間欠的に到来するような場合の非動作
時の静的なリーク電流を抑制し、消費電力を削減するこ
とができる利点がある。また、このように動作すべき回
路部分のみが活性状態に制御されるので、設計段階で回
路全体の活性／非活性の分布を予め定めなくても、効率
的に消費電力を削減することができる。
【図面の簡単な説明】
【図１】 第１の実施の形態の自己同期型パイプライン
データパス回路の回路図である。
【図２】 図１の回路の非同期信号制御回路のタイミン
グチャートである。
【図３】 第１の実施の形態の変形例の自己同期型パイ
プラインデータパス回路の回路図である。
【図４】 第２の実施の形態の自己同期型パイプライン
データパス回路の回路図である。
【図５】 図４の回路の非同期信号制御回路のタイミン
グチャートである。
【図６】 第３の実施の形態の自己同期型パイプライン
データパス回路の回路図である。
【図７】 図６の回路の非同期信号制御回路のタイミン
グチャートである。
【図８】 両エッジ型Ｄフリップフロップ回路の回路図
である。
【図９】 （ａ）〜（ｃ）はＭＴ−ＣＭＯＳ回路の回路
図である。（ｄ）はこのＭＴ−ＣＭＯＳ回路をＩＣチッ
プ内に組み込んだ場合の説明図である。
【図１０】 組合せ回路としてダイナミック型回路を使
用した自己同期型パイプラインデータパス回路の回路図
である。
【図１１】 （ａ）はＣエレメントのシンボルの図、
（ｂ）はＣエレメントの回路図、（ｃ）はＣエレメント
の真理値の説明図である。
【図１２】 組合せ回路としてスタティック型回路を
使用した２相ハンドシェイクプロトコルに基づく自己同
期型パイプラインデータパス回路の回路図である。
【符号の説明】
１１Ａ、１２Ａ：ＭＴ−ＣＭＯＳ回路からなる組合せ回
路、１３Ａ〜１３Ｄ：非同期信号制御回路、１３１、１
３２：監視回路、１３３〜１３５：活性化信号生成回
路。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】入力したデータを処理する少なくとも１個
    の組合せ回路と、該組合せ回路の入力側および出力側に
    接続されるレジスタを有し、要求信号に応じて前記レジ
    スタのデータ転送を制御する非同期信号制御回路とを具
    備する自己同期型パイプラインデータパス回路におい
    て、 前記組合せ回路を、低しきい値ＣＭＯＳ回路で構成され
    た論理回路部と、高しきい値ＭＯＳトランジスタで構成
    され前記論理回路部への給電を制御する電源制御回路部
    とからなる多しきい値型ＣＭＯＳ回路で構成し、 前記要求信号に対応した活性化信号を作成する手段を具
    備させて、該活性化信号により前記該組合せ回路の動作
    ／スリープを制御するようにしたことを特徴とする自己
    同期型パイプラインデータパス回路。
  2. 【請求項２】前記組合せ回路を前記レジスタを介して２
    段以上接続し、 当該組合せ回路に対する前記活性化信号を、当該組合せ
    回路の直前段のレジスタに対する要求信号と当該組合せ
    回路の直後段のレジスタに対する要求信号とを利用して
    生成させることを特徴とする請求項１に記載の自己同期
    型パイプラインデータパス回路。
  3. 【請求項３】前記組合せ回路を前記レジスタを介して２
    段以上接続し、 当該組合せ回路に対する前記活性化信号を、当該組合せ
    回路の直前段より前段のレジスタに対する要求信号と当
    該組合せ回路の直後段のレジスタに対する要求信号とを
    利用して生成させることを特徴とする請求項１に記載の
    自己同期型パイプラインデータパス回路。
  4. 【請求項４】入力したデータを処理する少なくとも１個
    の組合せ回路と、該組合せ回路の入力側および出力側に
    接続されるレジスタを有し、要求信号に応じて前記レジ
    スタのデータ転送を制御する非同期信号制御回路とを具
    備する自己同期型パイプラインデータパス回路におい
    て、 前記レジスタを両エッジ型フリップフロップ回路群で構
    成し、 前記組合せ回路を、低しきい値ＣＭＯＳ回路で構成され
    た論理回路部と、高しきい値ＭＯＳトランジスタで構成
    され前記論理回路部への給電を制御する電源制御回路部
    とからなる多しきい値型ＣＭＯＳ回路で構成し、 前記要求信号に対応した活性化信号を作成する手段を具
    備させて、該活性化信号生により前記該組合せ回路の動
    作／スリープを制御するようにしたことを特徴とする２
    相のハンドシェイクプロトコルに基づく自己同期型パイ
    プラインデータパス回路。
  5. 【請求項５】前記組合せ回路を前記レジスタを介して２
    段以上接続し、 当該組合せ回路に対する前記活性化信号を、当該組合せ
    回路の直前段のレジスタに対する要求信号の遷移と当該
    組合せ回路の直後段のレジスタに対する要求信号の遷移
    とを利用して生成させることを特徴とする請求項４に記
    載の自己同期型パイプラインデータパス回路。
  6. 【請求項６】前記非同期信号制御回路を、高しきい値Ｍ
    ＯＳトランジスタで構成したことを特徴とする請求項１
    乃至５に記載の自己同期型パイプラインデータパス回
    路。
  7. 【請求項７】複数段のレジスタと、 前段のレジスタに対する要求信号を所定時間遅延させる
    ことにより後段のレジスタに対する要求信号を発火し、
    該発火に基づいて該要求信号を完了させる監視回路と、 前記前段のレジスタと前記後段のレジスタの間に介挿さ
    れる回路の動作を制御する活性化信号を前記前段よりさ
    らに前段のレジスタに対する要求信号の発火により発火
    し、前記後段のレジスタに対する要求信号の発火により
    完了するよう生成させる活性化信号生成回路とを設け
    た、 ことを特徴とする非同期信号制御回路。
  8. 【請求項８】両エッジ型フリップフロップ回路群で構成
    される複数段のレジスタと、 前段のレジスタに対する要求信号の遷移を所定時間遅延
    させることにより後段のレジスタに対する要求信号の遷
    移を生成する遅延手段と、 前記前段のレジスタと前記後段のレジスタの間に介挿さ
    れる回路の動作を制御する活性化信号を前記前段のレジ
    スタに対する要求信号の遷移により発火させ、前記後段
    のレジスタに対する要求信号の遷移により完了するよう
    生成する活性化信号生成回路を設けた、 ことを特徴とする非同期信号制御回路。
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