KR20070029671A - 전자회로 - Google Patents

Abstract

첫 번째와 두 번째 결합가능한 로직 블럭(Combinational logic block) 및 이들 결합가능한 로직블럭사이에 위치하는 래치를 포함하는 전자회로가 제공된다. 여기서, 전자회로는 래치가 인에이블(Enable)신호의 응답으로 오픈(Open) 또는 클로즈(Close)되는 노말모드(Normal mode)와, 래치가 오픈상태를 지속하는 테스트모드로 작동되도록 적용된다.

전자회로, 파이프라인, 래치, 테스트모드

Description

전자회로{ELECTRONIC CIRCUIT}

본 발명은 전자회로분야에 대한 것으로써, 특히 래치기반(Latch-based) 파이프라인을 포함하는 전자회로의 테스트에 관한 것이다.

많은 보편적인 마이크로프로세서는 병렬성과 성능을 증가시키기 위해 "파이프라인(Pipeline)"을 사용한다. 즉, 마이크로프로세서에서의 명령 실행이 몇 개의 독립적인 단계를 포함하는 경우, 분산 장치(Separate units)가 각 단계를 수행하기 위해 마이크로프로세서 내에 만들어 질 수 있다. 장치가 명령의 실행을 종료하는 경우, 이 명령은 파이프라인의 다음 유닛으로 넘겨지게 되며 다음 명령상의 작업(Work)을 시작한다. 그러므로, 비록 실행될 전(全) 명령에 대해 필요한 시간의 길이가 비 파이프라인 시스템에 있어서도 동일한 채로 있을 지라도, 전체적인 결과는 마이크로프로세서의 성능이 향상된다는 점이다.

비동기 프로세서에 있어서, 파이프라인 스테이지(Pipeline stages)는 일반적으로 래치를 이용하여 구현된다. 비동기 마이크로프로세서가 테스트되는 것이 허용되도록 하기 위해, 래치의 두 번째 층이 종종 각 파이프라인 스테이지에 부가된다. 이들 래치는 마스터-슬레이브쌍(Master-slave pairs)을 생성하기 위해 원(Original) 래치와 결합된다. 따라서, 마스터-슬레이브 쌍은 마이크로프로세서 회로소자를 테스트하기 위해 교대로 클럭(Clock)될 수 있다. 그러나, 래치의 부가층은 마스터-슬레이브 쌍을 생성하기 위해 필요한 래치의 부가층은 마이크로프로세서 디자인을 구현하기 위해 필요한 실리콘영역을 증가시키게 된다. 더욱이 추가되는 래치는 종종 스캐너블 래치(Scannable latches)가 되며, 이는 테스트목적을 위해 스캐닝될 값을 허용한다. 이들 스캐너블 래치는 보통 래치보다 더 많은 실리콘영역을 필요로 한다.

래치의 추가층을 부가하는 것에 대한 다른 단점은 마이크로프로세서가 테스트모드에서 작동되지 않고 있는 경우, 데이터는 여전히 각 단계에서 래치의 양쪽을 거치게 되어 데이터경로의 지연과 프로세서의 소비전력을 증가시키게 된다.

래치의 추가층의 사용을 회피하는 한 가지 방법은 필요한 마스터-슬레이브(주-종) 쌍을 생성하기 위해 다음 단계에서 래치와 결합하는 하나의 파이프라인 스테이지의 래치를 사용하는 것이다. 그러나, 본 발명의 시각에서 이를 달성하기 위한 자동화된 방법은 없으며 설계자들은 어떤 래치가 결합할 지를 결정하는 설계를 수작업으로 검사해야만 한다. 더욱이, 많은 예에서, 이러한 방법은 사용될 수 없으며, 설계자들은 프로세서가 테스트되는 것이 허용되도록 래치의 추가층을 부가해야만 한다.

그러므로, 이러한 문제점을 극복하는 테스트가 가능한 래치기반 마이크로프로세서에 대한 필요가 있다.

본 발명의 첫 번째 측면에 따르면, 본 발명은 첫 번째와 두 번째 결합가능한 로직 블록(Combinational logic block); 및 결합가능한 로직 블럭사이에 위치하는 래치를 포함하는 전자회로로써, 상기 전자회로는 래치가 인에이블(Enable)신호의 응답으로 오픈(Open) 또는 클로즈(Close)되는 노말모드(Normal mode)와, 래치가 오픈상태를 지속하는 테스트모드로 작동되도록 적용되는 전자회로를 제공한다.

본 발명의 두 번째 측면에 따르면, 본 발명은 첫 번째와 두 번째 결합가능한 로직 블록; 및 결합가능한 로직 블록 사이에 위치하는 래치를 포함하는 전자회로를 작동하는 방법을 제공하되, 상기 방법은 래치가 인에이블(Enable)신호의 응답으로 오픈(Open) 또는 클로즈(Close)되는 노말모드와, 래치가 오픈상태를 지속하는 테스트모드로 상기 전자회로를 작동하는 단계를 포함하는 방법을 제공한다.

본 발명의 용이한 이해를 위하여, 그리고 본 발명이 어떻게 실행되는 지를 더 명확히 보여주기 위해 도면을 참조하여 본 발명의 실시예가 기술될 것이다.

도 1은 노말모드에서 본 발명에 따른 마이크로프로세서 파이프라인을 도시한 도면.

도 2는 테스트모드에서 본 발명에 따른 마이크로프로세서 파이프라인을 도시한 도면.

도 3은 본 발명에 따라 파이프라인 래치 콘트롤러(Controller)의 구현도.

비록 본 발명이 비동기 마이크로프로세서에서의 파이프라인을 참조하여 이하 기술될지라도 본 발명이 파이프라인을 가지는 전자회로의 어떠한 형태에도 적용 가능함을 이해해야 할 것이다.

도 1은 본 발명에 따른 마이크로프로세서 파이프라인을 보인 것이다. 이러한 실시예에서, 마이크로프로세서 파이프라인(2)은 3개의 래치, 즉 레지스터부(4,6,8)를 포함한다. 또한, 첫 번째 결합가능한 로직 파이프라인 스테이지(Combinational logic pipeline stage)(CL1)는 첫 번째 래치(4)와 두 번째 래치(6)사이에 위치하고, 두 번째 결합가능한 로직 파이프라인 스테이지(CL2)는 두 번째 래치(6)와 세 번째 래치(8)사이에 위치하게 된다.

보편적으로, 각 래치(4,6,8)는 각각의 인에이블 신호, 즉 En1, En2, En3을 가지며, 이는 래치의 작동모드를 결정한다. 래치가 인에이블(즉 인에이블 신호가 하이)되면, 래치의 출력은 래치의 출력과 동일하며, 래치는 투명(Transparent) 또는 오픈상태로 불리게 된다. 래치가 디스에이블 즉 클로즈(즉 인에이블 신호가 로우)이면, 래치는 입력에서 마지막 값을 유지하게 된다.

작동의 노말모드에서, 첫 번째 래치(4)는 입력단에서 받은 데이터, 즉 Din을 저장하게 되며, 첫 번째 결합가능한 로직 파이프라인 스테이지(CL1)에 이 데이터를 넘겨주게 된다. 첫 번째 결합가능한 로직 파이프라인 스테이지의 출력은 두 번째 래치(6)의 입력을 제공한다. 두 번째 래치(6)는 이러한 출력을 저장하고 이를 두 번째 결합가능한 로직 파이프라인 스테이지(CL2)에 넘겨주게 된다. 두 번째 결합가능한 로직 파이프라인 스테이지의 출력은 세 번째 래치(8)를 통하여 파이프라인(2)의 출력, 즉 Dout을 제공한다.

보편적으로, 이러한 파이프라인을 테스트하기 위해, 첫 번째 결합가능한 로직 파이프라인 블록(CL1)과 두 번째 결합가능한 로직 파이프라인 블록(CL2)을 각기 테스트하기 위해 첫 번째 래치와 두 번째 래치로 값을 주사(走査)주사할 필요가 있다.

그러나, 본 발명에 따르면 마이크로프로세서 파이프라인은 파이프라인의 결합가능한 로직 스테이지가 하나의 결합가능한 로직 블록으로 테스트받을 수 있도록 하는 테스트모드를 제공받는다. 테스트모드 작동시, 중간의 파이프라인 래치는 투명(Transparent) 또는 오픈상태가 유지된다. 결국, 첫 번째 스테이지의 래치는 마이크로프로세서에 새로운 명령을 주입하기 위해 클럭이 발생될 수 있고 이러한 명령은 다른 파이프라인 스테이지를 통하여 전파된다. 따라서, 파이프라인은 마치 하나의 결합가능한 로직 블록인 것처럼 테스트될 수 있으며, 별도로 결합가능한 로직 블록을 테스트하기 위해 중간 래치(Intermediate latches)로 값을 주사할 필요가 없게 된다.

본 발명에 따라 파이프라인의 테스트를 허용하기 위해, 래치 제어 회로가 중간 래치의 작동을 제어하기 위해 제공된다. 중간 래치는 두 개의 결합가능한 로직 스테이지 사이에 위치하는 래치가 된다.

그러므로, 도 1에 도시된 파이프라인에서, 두 번째 래치(6)는 첫 번째 결합 가능한 블록 스테이지(CL1)와 두 번째 결합가능한 블록 스테이지(CL2) 사이에 위치되는 것으로써의 중간 래치가 된다. 래치 제어 회로부(10)가 두 번째 래치(6)의 작동을 제어하기 위해 구비된다. 래치 제어 회로부(10)는 Test_mode 신호와 각 인에이블 신호 En2를 수신한다.

파이프라인(2)이 노말모드에서 작동시, 래치(6)의 작동모드(즉 투명 또는 마지막 값 유지)는 인에이블 신호 En2에 의해 제어된다. 그러나, 파이프라인(2)이 도 2에 도시된 바와 같이 테스트모드에서 작동시, 래치 제어 회로부(10)는 인에이블 신호En2를 무효로 하고 투명하도록 래치(6)를 제어하게 된다. 두 번째 래치(6)의 투명도(Transparency)는 첫 번째 래치(4)에서 파이프라인(2)으로 주입된 데이터가 마치 첫 번째 결합가능한 로직 파이프라인 스테이지(CL1)와 두 번째 결합가능한 로직 파이프라인 스테이지(CL2)가 하나의 결합가능한 로직 블록{즉 결과로써 발생하는(resulting) CL}처럼 파이프라인(2)을 통과하게 됨을 의미한다. 따라서, 하나의 결합가능한 로직 블록의 출력은 관찰을 위해 세 번째 스테이지(8)로 래치된다.

실제 마이크로프로세서 파이프라인은 3개 이상의 결합가능한 파이프라인 스테이지를 포함할 수 있음을 이해해야 할 것이다. 이러한 경우, 2개 이상의 중간래치가 있게되며, 이들 중간래치의 각각은 본 발명에 따른 래치 콘트롤러를 구비할 수 있다. 테스트모드에서, 이들 중간 래치의 각각은 마치 이들이 하나의 로직블럭을 형성하는 것처럼 결합가능한 로직 파이프라인을 통하여 데이터가 전파되도록 제어될 수 있다.

하나 이상의 중간래치가 오픈 또는 투명상태를 유지하는 파이프라인(2)은 축 소된 파이프라인(Reduced pipeline)으로 알려져 있다.

파이프라인 래치 제어 회로의 한 구현예가 도 3에 도시된다. 래치 제어 회로부(10)는 래치(6)의 작동모드를 결정한다. 특히, 래치 제어 회로부(10)는 노말 래칭 모드{래치(6)가 인에이블 신호En2에 의해 제어됨}와 두 번째 래치(6)가 투명을 유지하는 축소모드 사이에서 두 번째 래치(6)를 스위칭한다.

이러한 도면에서, 인에이블링되는 신호의 하이값(High value)은 투명(Transparent)이 되는 래치(6)로 번역된다. 그러나, 인에이블링 신호의 로우값이(Low value) 래치를 투명으로 만드는 반대 상황에 이러한 제어회로의 적용은 이미 이 분야의 당업자에게는 명백하게 될 것이다.

래치 제어 회로부(10)에서, 테스트(축소된)모드와 노말모드 사이에서의 스위칭은 Test_mode 신호에 의해 결정된다. 이러한 Test_mode 신호는 멀티플렉서(12)의 작동을 제어하며, 이는 입력으로써 인에이블 신호 En2와 전원전압신호 VDD를 갖는다.

만일 마이크로프로세서(2)가 테스트모드로 진입된다면, 멀티플렉서(12)는 VDD신호가 래치(6)의 작동을 제어할 수 있도록 Test_mode 신호에 의해 제어될 것이다. 그러므로, 래치(6)는 인에이블 신호En2의 값에도 관계없이 투명(Transparent)상태로 강제될 것이다. 테스트모드가 요구되지 않는 경우, Test_mode 신호는 인에이블 신호가 래치(6)에 넘겨질 수 있도록 멀티플렉서(12)를 제어하게 된다.

도 3과 상기 기술에 따른 래치 제어 회로부는 예시적인 것에 불과하며, 본 발명을 구현하기 위해 사용될 수 있는 많은 가능한 래치 제어 회로들 중의 하나임 을 이해해야 할 것이다.

그러므로, 이러한 콘트롤러를 갖는 래치는 투명모드로 스위칭될 수 있다. 반면에, 시스템에서의 다른 래치는 인에이블 신호에 대한 응답으로 정상적인 래칭을 유지할 수 있게 된다. 중간래치 그들 자신을 테스트하기 위해(결합가능한 로직 스테이지에에 대한 반대되는 것으로써), 간단한 기능테스트가 사용 가능하다.

상술된 바와 같이, 파이프라인을 사용함으로써, 파이프라인을 테스트하기 위해 마스터-슬레이브 래치쌍을 형성하기 위한 래치의 두 번째 층을 사용할 필요는 없다. 따라서, 마이크로프로세서에 의해 요구되는 실리콘 영역은 감소된다. 더욱이, 프로세서가 노말모드에서 작동중인 경우, 데이터는 두 개의 래치(즉 마스터-슬레이브 래치쌍)대신 하나의 래치를 단지 거치게 되며, 이에 의하여 데이터경로의 지연과 동시에 칩의 소비전력을 감소시키게 된다.

그러므로, 종래의 마이크로프로세서에 관계되는 문제점을 극복하는 테스트가능한 래치기반 마이크로프로세서가 제공된다.

상기 언급된 실시예들은 본 발명을 제한하기보다는 예시한 것에 불과하다. 따라서, 이 분야의 당업자라면 첨부된 청구항의 범위를 벗어나지 않으면서도 많은 대안의 실시예를 발안하는 것이 가능함을 이해해야 할 것이다. 단어"포함하는"은 청구항에 기입된 것이 외에 다른 소자 또는 단계의 존재를 배제하지 않는다.

전술한 바와 같이, 본 발명은 전자회로분야에 대한 것으로써, 특히 래치기반 (Latch-based) 파이프라인을 포함하는 전자회로의 테스트에 이용 가능하다.

Claims (7)

1. 제 1과 제 2 결합가능한 로직 블록부(Combinational logic block); 및

   결합가능 로직 블록부 사이에 위치하는 래치를 포함하는 전자회로로서, 상기 전자회로는 래치가 인에이블(Enable)신호의 응답으로 오픈(Open) 또는 클로즈(Close)되는 노말모드(Normal mode)와, 래치가 오픈상태를 지속하는 테스트모드로 작동되도록 적용되는 전자회로.
2. 제 1 항에 있어서,

   래치에 연결된 래치 제어 회로부를 더 포함하되,

   상기 래치 제어 회로부는, 전자회로가 노말모드에 있을 경우 인에이블 신호로 래치를 제어하고, 전자회로가 테스트모드에 있을 경우 래치를 오픈상태로 적용하는 전자회로.
3. 제 2 항에 있어서,

   래치 제어 회로부는 전자회로의 작동모드를 나타내는 신호를 수신하는 전자회로.
4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

   전자회로가 테스트모드에 있을 경우 제 1 결합가능한 로직 블록부내로 테스 트 데이터를 주입하는 수단을 더 포함하되, 상기 테스트 데이터는 제 1 결합가능한 로직 블록부와 제 2 결합가능한 로직 블록부에 의해 처리되되, 이들은 하나의 결합가능한 로직 블록부인 것처럼 사용되는 전자회로.
5. 제 4 항에 있어서,

   전자회로가 테스트모드에 있을 경우, 제 2 결합가능한 로직 블록부로부터 처리된 테스트 데이터(Processed test data)를 읽기 위한 수단을 더 포함하는 전자회로.
6. 제 1과 제 2 결합가능 로직 블록부; 및 결합가능 로직 블록부 사이에 위치하는 래치를 포함하는 전자회로를 작동하는 방으로서,

   상기 방법은 래치가 인에이블(Enable)신호의 응답으로 오픈(Open) 또는 클로즈(Close)되는 노말모드와, 래치가 오픈상태를 지속하는 테스트모드로 상기 전자회로를 작동하는 단계를 포함하는 전자회로를 작동하는 방법.
7. 제 6 항에 있어서,

   전자회로가 테스트모드에 있는 경우 제 1 결합가능한 로직 블록부내로 테스트 데이터를 주입하는 단계; 및

   제 2 결합가능한 로직 블록부로부터 처리된 테스트 데이터(Processed test data)를 수신하는 단계를 더 포함하며,

   상기 테스트 데이터는 제 1 결합가능한 로직 블록부와 제 2 결합가능한 로직 블록부에 의해 처리되되, 이들은 하나의 결합가능한 로직 블록부인 것처럼 사용되는 전자회로를 작동하는 방법.

Images