JPH10242432A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH10242432A JPH10242432A JP9043375A JP4337597A JPH10242432A JP H10242432 A JPH10242432 A JP H10242432A JP 9043375 A JP9043375 A JP 9043375A JP 4337597 A JP4337597 A JP 4337597A JP H10242432 A JPH10242432 A JP H10242432A
- Authority
- JP
- Japan
- Prior art keywords
- source
- gate field
- word line
- insulated gate
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
- G11C15/046—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements using non-volatile storage elements
Abstract
(57)【要約】
【課題】 セル面積を縮小することにより、高集積度
化、大容量化が可能な高並列検索機能を備えた不揮発性
半導体記憶装置を提供する。 【解決手段】 本発明の不揮発性半導体記憶装置は浮遊
ゲート型トランジスタが２つ直列に接続されたものであ
る。メモリトランジスタ（Ｍｅｍ１）６のソース・ドレ
イン領域の一方がワード線コンタクト５を介してワード
線（一致線）３に接続され、他方がメモリトランジスタ
（Ｍｅｍ２，Ｖth2 ）７のソース・ドレイン領域の一方
に接続され、メモリトランジスタ（Ｍｅｍ２）７のソー
ス・ドレイン領域の他方がソース線４に接続されてい
る。Ｍｅｍ１のゲート電極はビット線（ＢＬ１）１とな
っており、Ｍｅｍ２のゲート電極はビット線（ＢＬ２）
２となっている。一つのメモリセルが占める領域は、ワ
ード線コンタクト５が 1/2個と、メモリトランジスタ
６、７が２個と、ソース線４が 1/2個とから成り立って
いる。
化、大容量化が可能な高並列検索機能を備えた不揮発性
半導体記憶装置を提供する。 【解決手段】 本発明の不揮発性半導体記憶装置は浮遊
ゲート型トランジスタが２つ直列に接続されたものであ
る。メモリトランジスタ（Ｍｅｍ１）６のソース・ドレ
イン領域の一方がワード線コンタクト５を介してワード
線（一致線）３に接続され、他方がメモリトランジスタ
（Ｍｅｍ２，Ｖth2 ）７のソース・ドレイン領域の一方
に接続され、メモリトランジスタ（Ｍｅｍ２）７のソー
ス・ドレイン領域の他方がソース線４に接続されてい
る。Ｍｅｍ１のゲート電極はビット線（ＢＬ１）１とな
っており、Ｍｅｍ２のゲート電極はビット線（ＢＬ２）
２となっている。一つのメモリセルが占める領域は、ワ
ード線コンタクト５が 1/2個と、メモリトランジスタ
６、７が２個と、ソース線４が 1/2個とから成り立って
いる。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置に係わり、特に、高集積度化、大容量化が可能
な高並列検索機能を備えた不揮発性半導体記憶装置に関
する。
記憶装置に係わり、特に、高集積度化、大容量化が可能
な高並列検索機能を備えた不揮発性半導体記憶装置に関
する。
【０００２】
【従来の技術】近年の半導体メモリの集積度の進歩にも
かかわらず、高並列検索機能を備えたＣＡＭ（Ｃontent
Ａddressable Ｍemory ）においては、数百kbitの小
容量にとどまっている。これは、メモリセルの複雑さの
ためであり、例えば、従来の３値（０，１，don't car
e）を扱うＳＲＡＭベースのＣＡＭセルは、１７個のト
ランジスタ（６Ｔr.ＳＲＡＭ×２＋５Ｔr.比較器）で構
成されている。このために、大規模なデータに対し並列
検索を行う用途においてＣＡＭの利用は性能改善のため
に有効であるが、十分な容量が得られていなかった。ま
た、記憶素子に揮発性のデバイス（ＤＲＡＭ，ＳＲＡ
Ｍ）を利用しているため、電源投入の度に記憶データを
ロードし直す必要があった。
かかわらず、高並列検索機能を備えたＣＡＭ（Ｃontent
Ａddressable Ｍemory ）においては、数百kbitの小
容量にとどまっている。これは、メモリセルの複雑さの
ためであり、例えば、従来の３値（０，１，don't car
e）を扱うＳＲＡＭベースのＣＡＭセルは、１７個のト
ランジスタ（６Ｔr.ＳＲＡＭ×２＋５Ｔr.比較器）で構
成されている。このために、大規模なデータに対し並列
検索を行う用途においてＣＡＭの利用は性能改善のため
に有効であるが、十分な容量が得られていなかった。ま
た、記憶素子に揮発性のデバイス（ＤＲＡＭ，ＳＲＡ
Ｍ）を利用しているため、電源投入の度に記憶データを
ロードし直す必要があった。
【０００３】この問題を解決する一つの対策として、図
５及び図６に示す二つの浮遊ゲート型トランジスタを用
いたＣＡＭセルが考えられる。このＣＡＭセルは'96 IS
SCC(T.Miwa et al.,"A 1Mb 2-Transistor/bit Non-vola
tile CAM Based on Flash Memory Technologies",ISSCC
Dig.Tech.Paper,1996,pp.40-41)で発表されている。
５及び図６に示す二つの浮遊ゲート型トランジスタを用
いたＣＡＭセルが考えられる。このＣＡＭセルは'96 IS
SCC(T.Miwa et al.,"A 1Mb 2-Transistor/bit Non-vola
tile CAM Based on Flash Memory Technologies",ISSCC
Dig.Tech.Paper,1996,pp.40-41)で発表されている。
【０００４】図５及び図６に示すように、メモリトラン
ジスタ（Ｍｅｍ１，Ｖth1 ）１０６およびメモリトラン
ジスタ（Ｍｅｍ２，Ｖth2 ）１０７それぞれにおけるソ
ース・ドレイン領域の一方がワード線コンタクト１０５
を介してワード線（一致線）１０３に接続され、それぞ
れの他方がソース線１０４に接続されている。Ｍｅｍ１
のゲート電極はビット線（ＢＬ１）１０１となってお
り、Ｍｅｍ２のゲート電極はビット線（ＢＬ２）１０２
となっている。
ジスタ（Ｍｅｍ１，Ｖth1 ）１０６およびメモリトラン
ジスタ（Ｍｅｍ２，Ｖth2 ）１０７それぞれにおけるソ
ース・ドレイン領域の一方がワード線コンタクト１０５
を介してワード線（一致線）１０３に接続され、それぞ
れの他方がソース線１０４に接続されている。Ｍｅｍ１
のゲート電極はビット線（ＢＬ１）１０１となってお
り、Ｍｅｍ２のゲート電極はビット線（ＢＬ２）１０２
となっている。
【０００５】図５に示すＣＡＭセルが一つのメモリセル
に相当し、この一つのメモリセルが占める面積は図６に
示す領域III によって表わされる。このメモリセル（領
域III ）は、ワード線コンタクト１０５が１個と、メモ
リトランジスタ１０６、１０７が２個と、ソース線１０
４が１個とから成り立っている。
に相当し、この一つのメモリセルが占める面積は図６に
示す領域III によって表わされる。このメモリセル（領
域III ）は、ワード線コンタクト１０５が１個と、メモ
リトランジスタ１０６、１０７が２個と、ソース線１０
４が１個とから成り立っている。
【０００６】このＦlashＣＡＭは１本のワード線上に１
ワード分のメモリセルを配置したセルアレイをもち、ビ
ット並列ワード並列の検索を行う。このセルアレイは汎
用のＮＯＲ型のフラッシュメモリのセルアレイとワード
線とビット線の方向が逆になることを除き、構造的に同
じものであり容易に作成できる。
ワード分のメモリセルを配置したセルアレイをもち、ビ
ット並列ワード並列の検索を行う。このセルアレイは汎
用のＮＯＲ型のフラッシュメモリのセルアレイとワード
線とビット線の方向が逆になることを除き、構造的に同
じものであり容易に作成できる。
【０００７】
【発明が解決しようとする課題】ところで、上述した図
５及び図６に示すＦlashＣＡＭでは、従来のＤＲＡＭや
ＳＲＡＭを利用したものに比べ、大幅に小さくはなって
いるが、それでもなお、汎用のメモリセルの２つ分の面
積を必要としており、セル面積の縮小化が十分ではな
い。従って、高並列検索機能を備えたＣＡＭにおいて
は、高集積度化、大容量化が不十分であった。
５及び図６に示すＦlashＣＡＭでは、従来のＤＲＡＭや
ＳＲＡＭを利用したものに比べ、大幅に小さくはなって
いるが、それでもなお、汎用のメモリセルの２つ分の面
積を必要としており、セル面積の縮小化が十分ではな
い。従って、高並列検索機能を備えたＣＡＭにおいて
は、高集積度化、大容量化が不十分であった。
【０００８】この発明は上記のような事情を考慮してな
されたものであり、その目的は、セル面積を縮小するこ
とにより、高集積度化、大容量化が可能な高並列検索機
能を備えた不揮発性半導体記憶装置を提供することにあ
る。
されたものであり、その目的は、セル面積を縮小するこ
とにより、高集積度化、大容量化が可能な高並列検索機
能を備えた不揮発性半導体記憶装置を提供することにあ
る。
【０００９】
【課題を解決するための手段】上記課題を解決するた
め、この発明に係る不揮発性半導体記憶装置は、浮遊ゲ
ートを備えた第１及び第２の絶縁ゲート電界効果トラン
ジスタを有する不揮発性半導体記憶装置であって、該第
１及び第２の絶縁ゲート電界効果トランジスタを直列に
配置することを特徴とする。
め、この発明に係る不揮発性半導体記憶装置は、浮遊ゲ
ートを備えた第１及び第２の絶縁ゲート電界効果トラン
ジスタを有する不揮発性半導体記憶装置であって、該第
１及び第２の絶縁ゲート電界効果トランジスタを直列に
配置することを特徴とする。
【００１０】上記不揮発性半導体記憶装置では、第１及
び第２の絶縁ゲート電界効果トランジスタを直列に配置
しているため、従来品と比べてセル面積を縮小すること
ができ、高集積度化、大容量化が可能となる。
び第２の絶縁ゲート電界効果トランジスタを直列に配置
しているため、従来品と比べてセル面積を縮小すること
ができ、高集積度化、大容量化が可能となる。
【００１１】また、上記第１の絶縁ゲート電界効果トラ
ンジスタのソース・ドレイン領域の一方はワード線に接
続され、上記第２の絶縁ゲート電界効果トランジスタの
ソース・ドレイン領域のもう一方はソース線に接続され
ているものである。
ンジスタのソース・ドレイン領域の一方はワード線に接
続され、上記第２の絶縁ゲート電界効果トランジスタの
ソース・ドレイン領域のもう一方はソース線に接続され
ているものである。
【００１２】また、上記第１及び第２の絶縁ゲート電界
効果トランジスタから構成される一つのメモリセルが占
める領域は、 1/2個のワード線コンタクトと、２個の絶
縁ゲート電界効果トランジスタと、 1/2個のソース線と
から成り立っていることが好ましい。これにより、従来
品と比べてワード線コンタクト 1/2個とソース線 1/2個
分だけセル面積を小さくできる。
効果トランジスタから構成される一つのメモリセルが占
める領域は、 1/2個のワード線コンタクトと、２個の絶
縁ゲート電界効果トランジスタと、 1/2個のソース線と
から成り立っていることが好ましい。これにより、従来
品と比べてワード線コンタクト 1/2個とソース線 1/2個
分だけセル面積を小さくできる。
【００１３】また、この発明に係る不揮発性半導体記憶
装置は、浮遊ゲートを備えた第１の絶縁ゲート電界効果
トランジスタと、この第１の絶縁ゲート電界効果トラン
ジスタと直列に接続された第２の絶縁ゲート電界効果ト
ランジスタと、該第１の絶縁ゲート電界効果トランジス
タのソース・ドレイン領域の一方がワード線コンタクト
を介して接続されたワード線と、該第２の絶縁ゲート電
界効果トランジスタのソース・ドレイン領域のもう一方
が接続されたソース線と、を具備することを特徴とする
不揮発性半導体記憶装置であって、該第１及び第２の絶
縁ゲート電界効果トランジスタから構成される一つのメ
モリセルが占める領域が、 1/2個のワード線コンタクト
と、２個の絶縁ゲート電界効果トランジスタと、 1/2個
のソース線とから成り立っていることを特徴とする。
装置は、浮遊ゲートを備えた第１の絶縁ゲート電界効果
トランジスタと、この第１の絶縁ゲート電界効果トラン
ジスタと直列に接続された第２の絶縁ゲート電界効果ト
ランジスタと、該第１の絶縁ゲート電界効果トランジス
タのソース・ドレイン領域の一方がワード線コンタクト
を介して接続されたワード線と、該第２の絶縁ゲート電
界効果トランジスタのソース・ドレイン領域のもう一方
が接続されたソース線と、を具備することを特徴とする
不揮発性半導体記憶装置であって、該第１及び第２の絶
縁ゲート電界効果トランジスタから構成される一つのメ
モリセルが占める領域が、 1/2個のワード線コンタクト
と、２個の絶縁ゲート電界効果トランジスタと、 1/2個
のソース線とから成り立っていることを特徴とする。
【００１４】
【発明の実施の形態】以下、図面を参照してこの発明の
一実施の形態について説明する。図１は、この発明の実
施の形態による不揮発性半導体記憶装置（ＣＡＭのメモ
リセル）を示す等価回路図であり、図２は、図１に示す
ＣＡＭのメモリセルの平面図である。
一実施の形態について説明する。図１は、この発明の実
施の形態による不揮発性半導体記憶装置（ＣＡＭのメモ
リセル）を示す等価回路図であり、図２は、図１に示す
ＣＡＭのメモリセルの平面図である。
【００１５】図１及び図２に示すように、このメモリセ
ルは浮遊ゲート型トランジスタが２つ直列に接続された
ものである。メモリトランジスタ（Ｍｅｍ１，Ｖth1 ）
６におけるソース・ドレイン領域の一方がワード線コン
タクト５を介してワード線（一致線）３に接続され、他
方がメモリトランジスタ（Ｍｅｍ２，Ｖth2 ）７におけ
るソース・ドレイン領域の一方に接続され、メモリトラ
ンジスタ（Ｍｅｍ２）７におけるソース・ドレイン領域
の他方がソース線４に接続されている。Ｍｅｍ１のゲー
ト電極はビット線（ＢＬ１）１となっており、Ｍｅｍ２
のゲート電極はビット線（ＢＬ２）２となっている。
ルは浮遊ゲート型トランジスタが２つ直列に接続された
ものである。メモリトランジスタ（Ｍｅｍ１，Ｖth1 ）
６におけるソース・ドレイン領域の一方がワード線コン
タクト５を介してワード線（一致線）３に接続され、他
方がメモリトランジスタ（Ｍｅｍ２，Ｖth2 ）７におけ
るソース・ドレイン領域の一方に接続され、メモリトラ
ンジスタ（Ｍｅｍ２）７におけるソース・ドレイン領域
の他方がソース線４に接続されている。Ｍｅｍ１のゲー
ト電極はビット線（ＢＬ１）１となっており、Ｍｅｍ２
のゲート電極はビット線（ＢＬ２）２となっている。
【００１６】図１に示すＣＡＭのメモリセルが一つのメ
モリセルに相当し、この一つのメモリセルが占める面積
は図２に示す領域Ｉによって表わされる。このメモリセ
ル（領域Ｉ）は、ワード線コンタクト５が 1/2個と、メ
モリトランジスタ６、７が２個と、ソース線４が 1/2個
とから成り立っている。従って、このメモリセルは従来
のメモリセル（図５に示す領域III ）よりワード線コン
タクトが 1/2個とソース線が 1/2個分だけ面積が小さく
なっている。
モリセルに相当し、この一つのメモリセルが占める面積
は図２に示す領域Ｉによって表わされる。このメモリセ
ル（領域Ｉ）は、ワード線コンタクト５が 1/2個と、メ
モリトランジスタ６、７が２個と、ソース線４が 1/2個
とから成り立っている。従って、このメモリセルは従来
のメモリセル（図５に示す領域III ）よりワード線コン
タクトが 1/2個とソース線が 1/2個分だけ面積が小さく
なっている。
【００１７】上記実施の形態によれば、二つの素子（浮
遊ゲート型トランジスタ）でメモリセルを形成している
ため、従来のＤＲＡＭ、ＳＲＡＭを用いたＣＡＭに比べ
て大幅にセル面積を小さくすることができる。したがっ
て、上記不揮発性半導体記憶装置は大規模化、大容量化
に適している。
遊ゲート型トランジスタ）でメモリセルを形成している
ため、従来のＤＲＡＭ、ＳＲＡＭを用いたＣＡＭに比べ
て大幅にセル面積を小さくすることができる。したがっ
て、上記不揮発性半導体記憶装置は大規模化、大容量化
に適している。
【００１８】また、浮遊ゲート型トランジスタ６、７を
二つ直列に接続してメモリセルを形成しているため、従
来の浮遊ゲート型トランジスタを用いたＣＡＭと比べて
も、上述したようにワード線コンタクト 1/2個とソース
線 1/2個分だけセル面積を小さくできる。したがって、
従来品より集積度を高めることができるので、大規模
化、大容量化に有利である。
二つ直列に接続してメモリセルを形成しているため、従
来の浮遊ゲート型トランジスタを用いたＣＡＭと比べて
も、上述したようにワード線コンタクト 1/2個とソース
線 1/2個分だけセル面積を小さくできる。したがって、
従来品より集積度を高めることができるので、大規模
化、大容量化に有利である。
【００１９】また、浮遊ゲート型トランジスタは不揮発
性であるため、電源を投入する度に新たにデータをロー
ドし直す必要がなく、使い勝手がよい。
性であるため、電源を投入する度に新たにデータをロー
ドし直す必要がなく、使い勝手がよい。
【００２０】次に、このセルの検索の動作について説明
する。表１に示すように、データは二つのメモリトラン
ジスタのしきい値電圧Ｖth1,Ｖth2 で記憶される。
する。表１に示すように、データは二つのメモリトラン
ジスタのしきい値電圧Ｖth1,Ｖth2 で記憶される。
【００２１】
【表１】
【００２２】検索時には、検索データに従い、両ビット
線（ＢＬ１，ＢＬ２）はそれぞれ０Ｖ又は５Ｖに設定さ
れる。記憶データと検索データが“不一致”の場合には
両方のトランジスタがＯＮし、“一致”の場合にはいず
れかのトランジスタがＯＦＦする。
線（ＢＬ１，ＢＬ２）はそれぞれ０Ｖ又は５Ｖに設定さ
れる。記憶データと検索データが“不一致”の場合には
両方のトランジスタがＯＮし、“一致”の場合にはいず
れかのトランジスタがＯＦＦする。
【００２３】例えば、記憶データと検索データが共に
“１”の場合（“一致”の場合）、メモリトランジスタ
（Ｍｅｍ１，Ｖth1 ＝−２Ｖ）６は、５ＶのＢＬ１でＯ
Ｎし、メモリトランジスタ（Ｍｅｍ２，Ｖth2 ＝＋２
Ｖ）７は、０ＶのＢＬ２でＯＦＦする。メモリトランジ
スタ（Ｍｅｍ１）６とメモリトランジスタ（Ｍｅｍ２）
７とは直列に接続されているので、どちらか一方でもＯ
ＦＦすると、電流は流れないことになる。
“１”の場合（“一致”の場合）、メモリトランジスタ
（Ｍｅｍ１，Ｖth1 ＝−２Ｖ）６は、５ＶのＢＬ１でＯ
Ｎし、メモリトランジスタ（Ｍｅｍ２，Ｖth2 ＝＋２
Ｖ）７は、０ＶのＢＬ２でＯＦＦする。メモリトランジ
スタ（Ｍｅｍ１）６とメモリトランジスタ（Ｍｅｍ２）
７とは直列に接続されているので、どちらか一方でもＯ
ＦＦすると、電流は流れないことになる。
【００２４】一方、記憶データ“１”に対して検索デー
タが“０”の場合（“不一致”の場合）、メモリトラン
ジスタ（Ｍｅｍ１，Ｖth1 ＝−２Ｖ）６は、０ＶのＢＬ
１でＯＮし、メモリトランジスタ（Ｍｅｍ２，Ｖth2 ＝
＋２Ｖ）７も、５ＶのＢＬ２でＯＮする。メモリトラン
ジスタ（Ｍｅｍ１）６とメモリトランジスタ（Ｍｅｍ
２）７が共にＯＮするので、電流は流れる。
タが“０”の場合（“不一致”の場合）、メモリトラン
ジスタ（Ｍｅｍ１，Ｖth1 ＝−２Ｖ）６は、０ＶのＢＬ
１でＯＮし、メモリトランジスタ（Ｍｅｍ２，Ｖth2 ＝
＋２Ｖ）７も、５ＶのＢＬ２でＯＮする。メモリトラン
ジスタ（Ｍｅｍ１）６とメモリトランジスタ（Ｍｅｍ
２）７が共にＯＮするので、電流は流れる。
【００２５】また、記憶データ“don't care”は記憶ワ
ード中の使われていないビットを埋めるのに使われ、検
索データ“masked”は検索に関係のないビットを無視す
るのに用いられる。
ード中の使われていないビットを埋めるのに使われ、検
索データ“masked”は検索に関係のないビットを無視す
るのに用いられる。
【００２６】ワード線単位での“一致”、“不一致”の
判定はワード線３を電流が流れるか否かを電流センスア
ンプで検出することによって行われる。ワード線上の全
てのビットが一致するときに、ワード線上の全てのセル
がＯＦＦし、その結果、電流が流れず、“一致”を検出
する。しかし、不一致のセルが一つでもあれば、電流が
流れ、“不一致”を検出する。
判定はワード線３を電流が流れるか否かを電流センスア
ンプで検出することによって行われる。ワード線上の全
てのビットが一致するときに、ワード線上の全てのセル
がＯＦＦし、その結果、電流が流れず、“一致”を検出
する。しかし、不一致のセルが一つでもあれば、電流が
流れ、“不一致”を検出する。
【００２７】次に、図３を参照しながら書き込み動作に
ついて説明する。図３は、この発明の実施の形態による
ＣＡＭの書き込み方法について説明するための回路図で
ある。
ついて説明する。図３は、この発明の実施の形態による
ＣＡＭの書き込み方法について説明するための回路図で
ある。
【００２８】以下、選択セル（図３に示す領域II）に書
き込む場合を説明する。選択セル（領域II）に接続され
ているワード線（一致線）３に、例えば５Ｖの電圧を印
加しておく。そして、選択セル（領域II）のゲート電極
となっているビット線（ＢＬ２）２に１２Ｖを印加し、
選択セルと直列に接続されているもう一方のセルのゲー
ト電極となっているビット線（ＢＬ１）１に６Ｖを印加
する。すると、ワード線３から接地されているソース線
４に電流が流れ、その結果、チャネルホットエレクトロ
ン注入が起こり、選択セルの浮遊ゲート中に電子が注入
される。直列に接続されている二つのセルのゲート電極
の電圧を変えて、電子の注入の効率を変えることによ
り、書き込まれるか、書き込まれないかが決まる。尚、
ディスターブにより多少のしきい値電圧Ｖthの変動は起
こるが、もう一方のセルを書き込んでいる時間、１回分
だけなので大きな問題は起きない。
き込む場合を説明する。選択セル（領域II）に接続され
ているワード線（一致線）３に、例えば５Ｖの電圧を印
加しておく。そして、選択セル（領域II）のゲート電極
となっているビット線（ＢＬ２）２に１２Ｖを印加し、
選択セルと直列に接続されているもう一方のセルのゲー
ト電極となっているビット線（ＢＬ１）１に６Ｖを印加
する。すると、ワード線３から接地されているソース線
４に電流が流れ、その結果、チャネルホットエレクトロ
ン注入が起こり、選択セルの浮遊ゲート中に電子が注入
される。直列に接続されている二つのセルのゲート電極
の電圧を変えて、電子の注入の効率を変えることによ
り、書き込まれるか、書き込まれないかが決まる。尚、
ディスターブにより多少のしきい値電圧Ｖthの変動は起
こるが、もう一方のセルを書き込んでいる時間、１回分
だけなので大きな問題は起きない。
【００２９】また、非選択のワード線８および非選択の
ビット線９、１０はすべて０Ｖとしておく。これによ
り、選択セル（領域II）と同一のワード線３上および同
一のビット線１、２上にあるどのセルについても全く書
き込みは生じない。したがって、ディスターブには非常
に有利であるため、ワード線、ビット線に接続できるセ
ル数には制限を受けない。
ビット線９、１０はすべて０Ｖとしておく。これによ
り、選択セル（領域II）と同一のワード線３上および同
一のビット線１、２上にあるどのセルについても全く書
き込みは生じない。したがって、ディスターブには非常
に有利であるため、ワード線、ビット線に接続できるセ
ル数には制限を受けない。
【００３０】次に、図４を参照しながら消去動作につい
て説明する。図４は、この発明の実施の形態によるＣＡ
Ｍの消去方法について説明するための回路図である。
て説明する。図４は、この発明の実施の形態によるＣＡ
Ｍの消去方法について説明するための回路図である。
【００３１】データは、一つのウェル中に配置されたメ
モリセルをブロック単位で一括に消去する。この際、ウ
ェルには例えば２０Ｖ程度の電圧を印加しておき、セル
のゲート電極を０Ｖとすることにより、浮遊ゲートから
基板へＦ−Ｎ（Fowler-Nordheim)トンネリングを用いて
電子が引き抜かれる。
モリセルをブロック単位で一括に消去する。この際、ウ
ェルには例えば２０Ｖ程度の電圧を印加しておき、セル
のゲート電極を０Ｖとすることにより、浮遊ゲートから
基板へＦ−Ｎ（Fowler-Nordheim)トンネリングを用いて
電子が引き抜かれる。
【００３２】
【発明の効果】以上説明したようにこの発明によれば、
浮遊ゲートを備えた第１及び第２の絶縁ゲート電界効果
トランジスタを直列に配置している。したがって、セル
面積を縮小することができ、高集積度化、大容量化が可
能な高並列検索機能を備えた不揮発性半導体記憶装置を
提供することができる。
浮遊ゲートを備えた第１及び第２の絶縁ゲート電界効果
トランジスタを直列に配置している。したがって、セル
面積を縮小することができ、高集積度化、大容量化が可
能な高並列検索機能を備えた不揮発性半導体記憶装置を
提供することができる。
【図１】この発明の実施の形態による不揮発性半導体記
憶装置（ＣＡＭのメモリセル）を示す等価回路図であ
る。
憶装置（ＣＡＭのメモリセル）を示す等価回路図であ
る。
【図２】図１に示すＣＡＭのメモリセルの平面図であ
る。
る。
【図３】この発明の実施の形態によるＣＡＭの書き込み
方法について説明するための回路図である。
方法について説明するための回路図である。
【図４】この発明の実施の形態によるＣＡＭの消去方法
について説明するための回路図である。
について説明するための回路図である。
【図５】従来のＣＡＭのメモリセルを示す等価回路図で
ある。
ある。
【図６】従来の図５に示すＣＡＭのメモリセルの平面図
である。
である。
１…ビット線（ＢＬ１）、２…ビット線（ＢＬ２）、３
…ワード線（一致線）、４…ソース線、５…ワード線コ
ンタクト、６…メモリトランジスタ（Ｍｅｍ１，Ｖth1
）、７…メモリトランジスタ（Ｍｅｍ２，Ｖth2 ）、
８…非選択のワード線、９、１０…非選択のビット線、
領域II…選択セル、１０１…ビット線（ＢＬ１）、１０
２…ビット線（ＢＬ２）、１０３…ワード線（一致
線）、１０４…ソース線、１０５…ワード線コンタク
ト、１０６…メモリトランジスタ（Ｍｅｍ１，Ｖth1
）、１０７…メモリトランジスタ（Ｍｅｍ２，Ｖth2
）、領域III …一つのメモリセルが占める部分。
…ワード線（一致線）、４…ソース線、５…ワード線コ
ンタクト、６…メモリトランジスタ（Ｍｅｍ１，Ｖth1
）、７…メモリトランジスタ（Ｍｅｍ２，Ｖth2 ）、
８…非選択のワード線、９、１０…非選択のビット線、
領域II…選択セル、１０１…ビット線（ＢＬ１）、１０
２…ビット線（ＢＬ２）、１０３…ワード線（一致
線）、１０４…ソース線、１０５…ワード線コンタク
ト、１０６…メモリトランジスタ（Ｍｅｍ１，Ｖth1
）、１０７…メモリトランジスタ（Ｍｅｍ２，Ｖth2
）、領域III …一つのメモリセルが占める部分。
Claims (4)
- 【請求項１】 浮遊ゲートを備えた第１及び第２の絶縁
ゲート電界効果トランジスタを有する不揮発性半導体記
憶装置であって、 該第１及び第２の絶縁ゲート電界効果トランジスタを直
列に配置することを特徴とする不揮発性半導体記憶装
置。 - 【請求項２】 上記第１の絶縁ゲート電界効果トランジ
スタのソース・ドレイン領域の一方がワード線に接続さ
れ、上記第２の絶縁ゲート電界効果トランジスタのソー
ス・ドレイン領域のもう一方がソース線に接続されてい
ることを特徴とする請求項１記載の不揮発性半導体記憶
装置。 - 【請求項３】 上記第１及び第２の絶縁ゲート電界効果
トランジスタから構成される一つのメモリセルが占める
領域は、 1/2個のワード線コンタクトと、２個の絶縁ゲ
ート電界効果トランジスタと、 1/2個のソース線とから
成り立っていることを特徴とする請求項１記載の不揮発
性半導体記憶装置。 - 【請求項４】 浮遊ゲートを備えた第１の絶縁ゲート電
界効果トランジスタと、 この第１の絶縁ゲート電界効果トランジスタと直列に接
続された第２の絶縁ゲート電界効果トランジスタと、 該第１の絶縁ゲート電界効果トランジスタのソース・ド
レイン領域の一方がワード線コンタクトを介して接続さ
れたワード線と、 該第２の絶縁ゲート電界効果トランジスタのソース・ド
レイン領域のもう一方が接続されたソース線と、 を具備することを特徴とする不揮発性半導体記憶装置で
あって、該第１及び第２の絶縁ゲート電界効果トランジ
スタから構成される一つのメモリセルが占める領域が、
1/2個のワード線コンタクトと、２個の絶縁ゲート電界
効果トランジスタと、 1/2個のソース線とから成り立っ
ていることを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9043375A JPH10242432A (ja) | 1997-02-27 | 1997-02-27 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9043375A JPH10242432A (ja) | 1997-02-27 | 1997-02-27 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10242432A true JPH10242432A (ja) | 1998-09-11 |
Family
ID=12662095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9043375A Pending JPH10242432A (ja) | 1997-02-27 | 1997-02-27 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10242432A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2141707A1 (en) | 2008-06-30 | 2010-01-06 | International Business Machines Corporation | High density content addressable memory using phase change devices |
| WO2010097257A1 (en) | 2009-02-24 | 2010-09-02 | International Business Machines Corporation | Coding techniques for improving the sense margin in content addressable memories |
-
1997
- 1997-02-27 JP JP9043375A patent/JPH10242432A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2141707A1 (en) | 2008-06-30 | 2010-01-06 | International Business Machines Corporation | High density content addressable memory using phase change devices |
| CN101620884A (zh) * | 2008-06-30 | 2010-01-06 | 国际商业机器公司 | 使用相变器件的高密度内容寻址存储器 |
| US7782646B2 (en) | 2008-06-30 | 2010-08-24 | International Business Machines Corporation | High density content addressable memory using phase change devices |
| WO2010097257A1 (en) | 2009-02-24 | 2010-09-02 | International Business Machines Corporation | Coding techniques for improving the sense margin in content addressable memories |
| CN102326207A (zh) * | 2009-02-24 | 2012-01-18 | 国际商业机器公司 | 用于提高内容可寻址存储器中感测容限的编码技术 |
| JP2012518860A (ja) * | 2009-02-24 | 2012-08-16 | インターナショナル・ビジネス・マシーンズ・コーポレーション | センス・マージンを向上させた連想メモリ・デバイスとその動作方法およびコンピュータ・プログラム（連想メモリにおいてセンス・マージンを向上させるための符号化技法） |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5111427A (en) | Nonvolatile content-addressable memory and operating method therefor | |
| US6614686B1 (en) | Nonvolatile memory circuit for recording multiple bit information | |
| US6285586B1 (en) | Nonvolatile static random access memory | |
| JPH065801A (ja) | 不揮発性ダイナミック・ランダム・アクセス・メモリ | |
| US4831585A (en) | Four transistor cross-coupled bitline content addressable memory | |
| WO2004057621A1 (ja) | Ｃｍｉｓ型半導体不揮発記憶回路 | |
| JPH11176958A (ja) | 強誘電体記憶装置、フラッシュメモリ、および不揮発性ランダムアクセスメモリ | |
| US4760556A (en) | Nonvolatile semiconductor memory device | |
| JPS5858759B2 (ja) | メモリ装置 | |
| KR900015164A (ko) | Nand메모리셀구조를 갖춘 eeprom | |
| JP2590744B2 (ja) | 不揮発性半導体記憶装置 | |
| JPS6233672B2 (ja) | ||
| KR950013393B1 (ko) | 반도체 집적회로 | |
| US7436716B2 (en) | Nonvolatile memory | |
| JP4902196B2 (ja) | 不揮発性半導体記憶装置 | |
| KR890008846A (ko) | 불휘발성 다이나믹반도체기억장치 | |
| JPS6322626B2 (ja) | ||
| JPH10242432A (ja) | 不揮発性半導体記憶装置 | |
| TWI763493B (zh) | 類比內容可定址記憶體及其操作方法 | |
| CN114023364A (zh) | 分栅存储器阵列结构及操作方法 | |
| JP2798197B2 (ja) | 不揮発性連想メモリ | |
| CN114300016A (zh) | 三态内容可寻址存储器及其存储单元 | |
| JPS55105374A (en) | Nonvolatile semiconductor memory | |
| JP2601146B2 (ja) | 連想記憶装置 | |
| TWI752667B (zh) | 三態內容可定址記憶體及其記憶胞 |