JPH10240788A - 半導体集積回路のシミュレーション方法 - Google Patents
半導体集積回路のシミュレーション方法Info
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- JPH10240788A JPH10240788A JP4217397A JP4217397A JPH10240788A JP H10240788 A JPH10240788 A JP H10240788A JP 4217397 A JP4217397 A JP 4217397A JP 4217397 A JP4217397 A JP 4217397A JP H10240788 A JPH10240788 A JP H10240788A
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- 238000000034 method Methods 0.000 title claims abstract description 14
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- 238000004458 analytical method Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000007619 statistical method Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
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Abstract
(57)【要約】
【課題】 規定された絶対ばらつき範囲および相対ばら
つき範囲を考慮したワーストケース・シミュレーション
を行う、半導体集積回路のシミュレーション方法を提供
する。 【解決手段】 入力装置１０４には、回路シミュレーシ
ョンで用いる回路接続情報、解析条件に加えて、整合の
ある素子同士を同一番号で示す相対指定と、抵抗素子の
絶対ばらつき範囲と相対ばらつき範囲からなるばらつき
範囲が格納されている。ばらつきモデル構成１０１で
は、規定された絶対ばらつき範囲および相対ばらつき範
囲から素子パラメータの取り得る最大値および最小値を
求めてばらつきモデルとする。回路シミュレーション処
理１０２ではばらつきモデルを用いて相対ばらつきを考
慮したワーストケース・シミュレーションを行う。結果
表示１０３でシミュレーション結果を表示する。
つき範囲を考慮したワーストケース・シミュレーション
を行う、半導体集積回路のシミュレーション方法を提供
する。 【解決手段】 入力装置１０４には、回路シミュレーシ
ョンで用いる回路接続情報、解析条件に加えて、整合の
ある素子同士を同一番号で示す相対指定と、抵抗素子の
絶対ばらつき範囲と相対ばらつき範囲からなるばらつき
範囲が格納されている。ばらつきモデル構成１０１で
は、規定された絶対ばらつき範囲および相対ばらつき範
囲から素子パラメータの取り得る最大値および最小値を
求めてばらつきモデルとする。回路シミュレーション処
理１０２ではばらつきモデルを用いて相対ばらつきを考
慮したワーストケース・シミュレーションを行う。結果
表示１０３でシミュレーション結果を表示する。
Description
【０００１】
【発明の属する技術分野】本発明は、製造ばらつきを考
慮した半導体集積回路のシミュレーション方法に関す
る。
慮した半導体集積回路のシミュレーション方法に関す
る。
【０００２】
【従来の技術】半導体集積回路の最適化設計や統計解析
では、回路特性の計算に莫大なシミュレーション時間を
かけて解析を行うため、計算時間をいかに減らすかが設
計品質、製造歩留まりの向上に直接関わる課題の一つで
ある。
では、回路特性の計算に莫大なシミュレーション時間を
かけて解析を行うため、計算時間をいかに減らすかが設
計品質、製造歩留まりの向上に直接関わる課題の一つで
ある。
【０００３】ここで、特開平６−３４８６８３を従来例
として説明する。
として説明する。
【０００４】従来例では素子パラメータのばらつき範囲
が与えられている場合の一般的な方法としてワーストケ
ース解析法が挙げられている。ワーストケース解析で
は、頂点法やモーメント法がよく用いられており、頂点
法では統計パラメータの分布を全て一様分布と見なして
パラメータ変動領域の頂点のうち一つをワーストケース
とする方法で計算量が少ないが、パラメータの相関関係
が考慮できず結果が過大／過小評価になりやすい欠点が
あり、モーメント法ではパラメータの相関関係は考慮で
きるものの回路特性の線形性が保証されなければならな
い制約があり、利用に際して注意を必要としている。
が与えられている場合の一般的な方法としてワーストケ
ース解析法が挙げられている。ワーストケース解析で
は、頂点法やモーメント法がよく用いられており、頂点
法では統計パラメータの分布を全て一様分布と見なして
パラメータ変動領域の頂点のうち一つをワーストケース
とする方法で計算量が少ないが、パラメータの相関関係
が考慮できず結果が過大／過小評価になりやすい欠点が
あり、モーメント法ではパラメータの相関関係は考慮で
きるものの回路特性の線形性が保証されなければならな
い制約があり、利用に際して注意を必要としている。
【０００５】これに対して従来例では、図３に示すよう
に、増幅利得、高調波歪率などの考察項目、およびトラ
ンジスタのエミッタ接地電流増幅率ｈｆｅ、半導体抵抗
などのばらつき範囲が与えられているパラメータを入力
装置３０４より入力し、確率内挿モデル構成３０１によ
り、前記ばらつき範囲が与えられているパラメータから
近似精度が最大となるサンプリングデータを求めて内挿
モデルを構成する。次に、統計解析３０２により前記内
挿モデルを用いてモンテカルロ法によるワーストケース
を求めて、結果表示３０３により表示する。
に、増幅利得、高調波歪率などの考察項目、およびトラ
ンジスタのエミッタ接地電流増幅率ｈｆｅ、半導体抵抗
などのばらつき範囲が与えられているパラメータを入力
装置３０４より入力し、確率内挿モデル構成３０１によ
り、前記ばらつき範囲が与えられているパラメータから
近似精度が最大となるサンプリングデータを求めて内挿
モデルを構成する。次に、統計解析３０２により前記内
挿モデルを用いてモンテカルロ法によるワーストケース
を求めて、結果表示３０３により表示する。
【０００６】上述した従来例では、近似精度が最大とな
るサンプリングデータを求めることにより、計算量の少
ない内挿モデルを構成することができ、その結果、少な
いシミュレーション回数で解析精度を保つことができる
としている。
るサンプリングデータを求めることにより、計算量の少
ない内挿モデルを構成することができ、その結果、少な
いシミュレーション回数で解析精度を保つことができる
としている。
【０００７】
【発明が解決しようとする課題】上述した従来例では、
計算量が少ない内挿モデルを構成してはいるが、最終的
に統計解析ではモンテカルロ法を用いているため、一般
的なモンテカルロ法よりも計算数は少ないにしても、近
似精度を十分向上させるには多量のシミュレーション回
数が必要になるという欠点がある。
計算量が少ない内挿モデルを構成してはいるが、最終的
に統計解析ではモンテカルロ法を用いているため、一般
的なモンテカルロ法よりも計算数は少ないにしても、近
似精度を十分向上させるには多量のシミュレーション回
数が必要になるという欠点がある。
【０００８】
【数１】 このとき、シミュレーションで得られた平均ｆの誤差が
母集団平均Ｆの±１０％以内となる際に必要となるシミ
ュレーション回数Ｎは、３σ＝１として１００回程度と
なる。
母集団平均Ｆの±１０％以内となる際に必要となるシミ
ュレーション回数Ｎは、３σ＝１として１００回程度と
なる。
【０００９】また、半導体集積回路の製造ばらつきによ
り半導体集積回路上の素子には素子パラメータのばらつ
き範囲が与えられているわけであるが、前記ばらつき範
囲には、素子パラメータのばらつきが最大値となる最大
ばらつきと最小値となる最小ばらつきを規定した絶対ば
らつき範囲と、半導体集積回路上で近接して配置され、
かつ、同一構造および同一形状となる複数の素子を互い
に整合のある素子とみなし、前記整合のある素子同士で
規定される相対ばらつき範囲とがある。相対ばらつき範
囲とは、前記整合のある素子同士の素子パラメータは製
造ばらつきの影響を同程度に受けるため、絶対ばらつき
範囲の中で前記整合のある素子同士の素子パラメータは
同程度の値を持つことから、前記整合のある素子同士の
素子パラメータの値の差異をばらつき範囲として規定す
るものである。ここで、一般的に相対ばらつき範囲は絶
対ばらつき範囲よりも狭い範囲を持つ。
り半導体集積回路上の素子には素子パラメータのばらつ
き範囲が与えられているわけであるが、前記ばらつき範
囲には、素子パラメータのばらつきが最大値となる最大
ばらつきと最小値となる最小ばらつきを規定した絶対ば
らつき範囲と、半導体集積回路上で近接して配置され、
かつ、同一構造および同一形状となる複数の素子を互い
に整合のある素子とみなし、前記整合のある素子同士で
規定される相対ばらつき範囲とがある。相対ばらつき範
囲とは、前記整合のある素子同士の素子パラメータは製
造ばらつきの影響を同程度に受けるため、絶対ばらつき
範囲の中で前記整合のある素子同士の素子パラメータは
同程度の値を持つことから、前記整合のある素子同士の
素子パラメータの値の差異をばらつき範囲として規定す
るものである。ここで、一般的に相対ばらつき範囲は絶
対ばらつき範囲よりも狭い範囲を持つ。
【００１０】従来例では内挿モデルを構成するための計
算が、シミュレーション以外に必要になるという欠点が
あり、上述した相対ばらつき範囲を考慮した場合、内挿
モデルを構成する計算がさらに困難になる欠点がある。
算が、シミュレーション以外に必要になるという欠点が
あり、上述した相対ばらつき範囲を考慮した場合、内挿
モデルを構成する計算がさらに困難になる欠点がある。
【００１１】本発明の目的は、モンテカルロ法を利用し
た従来のワーストケース・シミュレーションに比べ少な
いシミュレーション回数で相対ばらつきを考慮した回路
シミュレーション結果が得られる、半導体集積回路のシ
ミュレーション方法を提供することにある。
た従来のワーストケース・シミュレーションに比べ少な
いシミュレーション回数で相対ばらつきを考慮した回路
シミュレーション結果が得られる、半導体集積回路のシ
ミュレーション方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明の半導体集積回路
のシミュレーション方法は、規定された絶対ばらつき範
囲および相対ばらつき範囲から素子パラメータの取り得
る最大値および最小値、すなわち相対ばらつきを考慮し
たワーストケースの素子パラメータを求めてばらつきモ
デルとするばらつきモデル構成段階と、前記ばらつきモ
デルを用いて相対ばらつきを考慮したワーストケース・
シミュレーションを行う回路シミュレーション段階を有
する。
のシミュレーション方法は、規定された絶対ばらつき範
囲および相対ばらつき範囲から素子パラメータの取り得
る最大値および最小値、すなわち相対ばらつきを考慮し
たワーストケースの素子パラメータを求めてばらつきモ
デルとするばらつきモデル構成段階と、前記ばらつきモ
デルを用いて相対ばらつきを考慮したワーストケース・
シミュレーションを行う回路シミュレーション段階を有
する。
【００１３】パラメータ要素数をｎ、整合のある素子の
組の数をｍとしたときのシミュレーション回数Ｎｐは次
式で表わされる。
組の数をｍとしたときのシミュレーション回数Ｎｐは次
式で表わされる。
【００１４】Ｎｐ＝２n×（１＋２m）＋１ 上式の最後の“１”は公称値の分である。ｎ＝１、ｍ＝
１のときＮｐ＝７（回）となり、従来例の（モンテカル
ロ法）の場合のＮ＝１００（回）より少ないことがわか
る。
１のときＮｐ＝７（回）となり、従来例の（モンテカル
ロ法）の場合のＮ＝１００（回）より少ないことがわか
る。
【００１５】したがって、従来のモンテカルロ法を利用
したワーストケース・シミュレーションに比べ少ないシ
ミュレーション回数で相対ばらつきを考慮した回路シミ
ュレーション結果が得られる。
したワーストケース・シミュレーションに比べ少ないシ
ミュレーション回数で相対ばらつきを考慮した回路シミ
ュレーション結果が得られる。
【００１６】本発明の実施態様によれば、ばらつきモデ
ル構成段階は、素子値を絶対ばらつき範囲の最大、最小
で換算した絶対ばらつきの最大値、最小値を全ての素子
について求める段階と、整合のある素子同士であること
を示す相対指定がある素子に対応する絶対ばらつき最大
値に対して相対ばらつき範囲で換算した相対ばらつき最
大値および絶対ばらつき最小値に対して相対ばらつき範
囲で換算した相対ばらつき最小値を求める段階を含み、
回路シミュレーション段階は、各素子の素子値を前記絶
対ばらつき最大値、絶対ばらつき最小値、相対指定があ
る素子についてはさらに相対ばらつき最大値、前記相対
ばらつき最小値に置き換えて回路シミュレーションを行
う。
ル構成段階は、素子値を絶対ばらつき範囲の最大、最小
で換算した絶対ばらつきの最大値、最小値を全ての素子
について求める段階と、整合のある素子同士であること
を示す相対指定がある素子に対応する絶対ばらつき最大
値に対して相対ばらつき範囲で換算した相対ばらつき最
大値および絶対ばらつき最小値に対して相対ばらつき範
囲で換算した相対ばらつき最小値を求める段階を含み、
回路シミュレーション段階は、各素子の素子値を前記絶
対ばらつき最大値、絶対ばらつき最小値、相対指定があ
る素子についてはさらに相対ばらつき最大値、前記相対
ばらつき最小値に置き換えて回路シミュレーションを行
う。
【００１７】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の一実施形態
の、半導体集積回路のシミュレーション方法の処理を表
す流れ図である。
て図面を参照して説明する。図１は本発明の一実施形態
の、半導体集積回路のシミュレーション方法の処理を表
す流れ図である。
【００１８】入力装置１０４には、回路シミュレーショ
ンで用いる回路接続情報、解析条件に加えて、整合のあ
る素子同士を同一番号で示す相対指定と、抵抗素子の絶
対ばらつき範囲と相対ばらつき範囲からなるばらつき範
囲のデータが格納されている。
ンで用いる回路接続情報、解析条件に加えて、整合のあ
る素子同士を同一番号で示す相対指定と、抵抗素子の絶
対ばらつき範囲と相対ばらつき範囲からなるばらつき範
囲のデータが格納されている。
【００１９】表１は入力装置１０４の内部メモリ上に格
納されている回路接続情報の例で、素子番号の列におい
てＱで始まる素子はトランジスタ、Ｒで始まるのは抵抗
素子、Ｖで始まるのは電源素子、端子接続番号のコレク
タ、ベース、エミッタは素子の端子の接続番号、種類の
列においてＮはトランジスタの種類、ＬおよびＨは抵抗
素子の種類、ＤＣおよびＡＣは電源素子の種類、相対指
定においては同一番号の素子同士は整合のある素子であ
ることをそれぞれ表しており、空欄部には該当情報がな
いことを表している。この例でのデータ数は８（行）と
なっている。
納されている回路接続情報の例で、素子番号の列におい
てＱで始まる素子はトランジスタ、Ｒで始まるのは抵抗
素子、Ｖで始まるのは電源素子、端子接続番号のコレク
タ、ベース、エミッタは素子の端子の接続番号、種類の
列においてＮはトランジスタの種類、ＬおよびＨは抵抗
素子の種類、ＤＣおよびＡＣは電源素子の種類、相対指
定においては同一番号の素子同士は整合のある素子であ
ることをそれぞれ表しており、空欄部には該当情報がな
いことを表している。この例でのデータ数は８（行）と
なっている。
【００２０】
【表１】 表２は入力装置１０４の内部メモリ上に格納されている
ばらつき範囲の例で、種類の列においてＬおよびＨが抵
抗素子の種類、第２列、第３列は素子値に対する比率
（％）で絶対ばらつき範囲の最大値側および最小値側、
第４列、第５列は素子値に対する比率（％）で相対ばら
つき範囲の最大値側および最小値側をそれぞれ表してい
る。この例でのデータ数は２（行）となっている。
ばらつき範囲の例で、種類の列においてＬおよびＨが抵
抗素子の種類、第２列、第３列は素子値に対する比率
（％）で絶対ばらつき範囲の最大値側および最小値側、
第４列、第５列は素子値に対する比率（％）で相対ばら
つき範囲の最大値側および最小値側をそれぞれ表してい
る。この例でのデータ数は２（行）となっている。
【００２１】
【表２】 ばらつきモデル構成１０１は、入力装置１０４に格納さ
れているデータからワーストケースとなる素子値の組み
合わせを求める際に、絶対ばらつき範囲のみでなく相対
ばらつき範囲も考慮して求められた前記素子値の組み合
わせをばらつきモデルとする。
れているデータからワーストケースとなる素子値の組み
合わせを求める際に、絶対ばらつき範囲のみでなく相対
ばらつき範囲も考慮して求められた前記素子値の組み合
わせをばらつきモデルとする。
【００２２】図２はばらつきモデル構成１０１の処理を
説明する流れ図で、表３は内部メモリ上のばらつきモデ
ルを説明する表である。
説明する流れ図で、表３は内部メモリ上のばらつきモデ
ルを説明する表である。
【００２３】
【表３】 まず、前記ばらつき範囲（表２）の抵抗素子の種類に該
当する回路接続情報（表１）の素子値を絶対ばらつき範
囲の最大で換算した絶対ばらつき最大値を求め、内部メ
モリに格納し（ステップ２０１）、ステップ２０１と同
様にして絶対ばらつき最小値を求めて内部メモリに格納
することを（ステップ２０２）、前記ばらつき範囲（表
２）の抵抗素子の種類に該当する回路接続情報（表１）
の素子値の全てに対して実行する（ステップ２０３）。
当する回路接続情報（表１）の素子値を絶対ばらつき範
囲の最大で換算した絶対ばらつき最大値を求め、内部メ
モリに格納し（ステップ２０１）、ステップ２０１と同
様にして絶対ばらつき最小値を求めて内部メモリに格納
することを（ステップ２０２）、前記ばらつき範囲（表
２）の抵抗素子の種類に該当する回路接続情報（表１）
の素子値の全てに対して実行する（ステップ２０３）。
【００２４】次に、前記回路接続情報（表１）に相対指
定があるかどうかを判定し（ステップ２０４）は、ある
場合相対指定に該当する素子のうちの１個（Ｒ３）に対
応する前記絶対ばらつき最大値（表３）に対して前記相
対ばらつき範囲で換算した相対ばらつき最大値を求める
（ステップ２０５）。ここで、素子値は絶対ばらつき範
囲を超えることがないことから、絶対ばらつき最大値
（表３）から相対ばらつき範囲の最小値の分を差し引い
た値をばらつきモデルの相対ばらつき最大値（表３、最
大値１）として内部メモリに格納する。次に、ステップ
２０５と同様にして絶対ばらつき最小値（表３）に相対
ばらつき範囲の最大値の分を加えた値を相対ばらつき最
小値（表３、最小値１）として内部メモリに格納する。
（ステップ２０６）さらに、前記相対指定に該当する次
の素子（Ｒ３の次の素子はＲ４）に対してステップ２０
５とステップ２０６の処理を行い、ばらつきモデルの相
対ばらつき最大値（表３、最大値２）および相対ばらつ
き最小値（表３、最小値２）を求め、内部メモリに格納
し、前記相対指定に該当する素子がなくなるまでステッ
プ２０５と２０６の処理を繰り返す（ステップ２０
７）。
定があるかどうかを判定し（ステップ２０４）は、ある
場合相対指定に該当する素子のうちの１個（Ｒ３）に対
応する前記絶対ばらつき最大値（表３）に対して前記相
対ばらつき範囲で換算した相対ばらつき最大値を求める
（ステップ２０５）。ここで、素子値は絶対ばらつき範
囲を超えることがないことから、絶対ばらつき最大値
（表３）から相対ばらつき範囲の最小値の分を差し引い
た値をばらつきモデルの相対ばらつき最大値（表３、最
大値１）として内部メモリに格納する。次に、ステップ
２０５と同様にして絶対ばらつき最小値（表３）に相対
ばらつき範囲の最大値の分を加えた値を相対ばらつき最
小値（表３、最小値１）として内部メモリに格納する。
（ステップ２０６）さらに、前記相対指定に該当する次
の素子（Ｒ３の次の素子はＲ４）に対してステップ２０
５とステップ２０６の処理を行い、ばらつきモデルの相
対ばらつき最大値（表３、最大値２）および相対ばらつ
き最小値（表３、最小値２）を求め、内部メモリに格納
し、前記相対指定に該当する素子がなくなるまでステッ
プ２０５と２０６の処理を繰り返す（ステップ２０
７）。
【００２５】なお、相対指定がある素子の相対ばらつき
の方向（正または負）が全て同じ場合はあり得ないの
で、例えば素子Ｒ４に対する最大値１は１１８０（＝１
１５０＋１０００×０．０３）、最小値１は８２０（＝
８５０−１０００×０．０３）と計算されるが、これら
は絶対ばらつきの最大値よりも大きい、絶対ばらつきの
最小値よりも小さいので、素子Ｒ４の最大値１、最小値
１はそれぞれ絶対ばらつきの最大値、最小値と同じにな
る。素子Ｒ３の最大値２、最小値２についても同様であ
る。本例では、相対指定に該当する素子はＲ３とＲ４の
２個のみであるので、ばらつきモデル（表３）の最大値
３、最小値３以降のデータは無い。
の方向（正または負）が全て同じ場合はあり得ないの
で、例えば素子Ｒ４に対する最大値１は１１８０（＝１
１５０＋１０００×０．０３）、最小値１は８２０（＝
８５０−１０００×０．０３）と計算されるが、これら
は絶対ばらつきの最大値よりも大きい、絶対ばらつきの
最小値よりも小さいので、素子Ｒ４の最大値１、最小値
１はそれぞれ絶対ばらつきの最大値、最小値と同じにな
る。素子Ｒ３の最大値２、最小値２についても同様であ
る。本例では、相対指定に該当する素子はＲ３とＲ４の
２個のみであるので、ばらつきモデル（表３）の最大値
３、最小値３以降のデータは無い。
【００２６】次に、回路シミュレーション処理１０２
で、回路接続情報（表１）と解析条件とで回路シミュレ
ーション処理を行うわけであるが、ここで、抵抗素子の
素子値を上述したばらつきモデル（表３）の値に置き換
えて、かつ、ばらつきモデルの個数回（本例では、第２
列〜第７列なので６回）の回路シミュレーションを行
い、結果表示１０３により回路シミュレーション結果を
表示する。
で、回路接続情報（表１）と解析条件とで回路シミュレ
ーション処理を行うわけであるが、ここで、抵抗素子の
素子値を上述したばらつきモデル（表３）の値に置き換
えて、かつ、ばらつきモデルの個数回（本例では、第２
列〜第７列なので６回）の回路シミュレーションを行
い、結果表示１０３により回路シミュレーション結果を
表示する。
【００２７】本実施形態では、相対指定がなされている
素子の個数が２個（表１のデータ４のＲ３とデータ５の
Ｒ４）で、組み合わせ１組（表１）の場合を説明した
が、組み合わせが２組以上の場合は、上述したばらつき
モデルの値（表３の第３列〜第８列、素子の個数が３個
以上の場合は、第９列以降も含む）に対して、ばらつき
モデル構成１０１（図２）のステップ２０５〜ステップ
２０７の処理と同等の処理を行うことによって、本実施
形態と同等の効果が得られる。
素子の個数が２個（表１のデータ４のＲ３とデータ５の
Ｒ４）で、組み合わせ１組（表１）の場合を説明した
が、組み合わせが２組以上の場合は、上述したばらつき
モデルの値（表３の第３列〜第８列、素子の個数が３個
以上の場合は、第９列以降も含む）に対して、ばらつき
モデル構成１０１（図２）のステップ２０５〜ステップ
２０７の処理と同等の処理を行うことによって、本実施
形態と同等の効果が得られる。
【００２８】また、相対指定がなされている素子とし
て、本実施形態の説明では、抵抗素子について述べた
が、トランジスタ、ダイオードなどの能動素子のパラメ
ータ、および容量素子、インダクターなどの受動素子の
値／パラメータに対しても、本実施形態と同等の処理を
行うことによって、本実施形態と同等の効果が得られ
る。
て、本実施形態の説明では、抵抗素子について述べた
が、トランジスタ、ダイオードなどの能動素子のパラメ
ータ、および容量素子、インダクターなどの受動素子の
値／パラメータに対しても、本実施形態と同等の処理を
行うことによって、本実施形態と同等の効果が得られ
る。
【００２９】
【発明の効果】以上説明したように本発明は、規定され
た絶対ばらつき範囲および相対ばらつき範囲から素子パ
ラメータの取り得る最大値および最小値（相対ばらつき
を考慮したワーストケースの素子パラメータ）としたば
らつきモデル構成を用いて相対ばらつきを考慮したワー
ストケース・シミュレーションを行うことにより、従来
例のモンテカルロ法を利用したワーストケース・シミュ
レーションに比べ少ないシミュレーション回数で相対ば
らつきを考慮した回路シミュレーション結果が得られる
という効果があり、また、本発明のばらつきモデル構成
は素子値をばらつき範囲で換算するだけなので、従来例
での内挿モデルを構成するための計算量に対して、計算
量が少なく、かつ、相対ばらつき範囲の考慮が容易であ
るという効果もある。
た絶対ばらつき範囲および相対ばらつき範囲から素子パ
ラメータの取り得る最大値および最小値（相対ばらつき
を考慮したワーストケースの素子パラメータ）としたば
らつきモデル構成を用いて相対ばらつきを考慮したワー
ストケース・シミュレーションを行うことにより、従来
例のモンテカルロ法を利用したワーストケース・シミュ
レーションに比べ少ないシミュレーション回数で相対ば
らつきを考慮した回路シミュレーション結果が得られる
という効果があり、また、本発明のばらつきモデル構成
は素子値をばらつき範囲で換算するだけなので、従来例
での内挿モデルを構成するための計算量に対して、計算
量が少なく、かつ、相対ばらつき範囲の考慮が容易であ
るという効果もある。
【図１】本発明の一実施形態の、半導体集積回路のシミ
ュレーション方法の処理を表す流れ図である。
ュレーション方法の処理を表す流れ図である。
【図２】図１におけるばらつきモデル構成１０１の処理
を説明する流れ図である。
を説明する流れ図である。
【図３】従来例を示すブロック図である。
１０１ ばらつきモデル構成 １０２ 回路シミュレーション処理 １０３ 結果表示 １０４ 入力装置 ２０１〜２０７ ステップ
Claims (2)
- 【請求項１】 規定された絶対ばらつき範囲および相対
ばらつき範囲から素子パラメータの取り得る最大値およ
び最小値、すなわち相対ばらつきを考慮したワーストケ
ースの素子パラメータを求めてばらつきモデルとするば
らつきモデル構成段階と、 前記ばらつきモデルを用いて相対ばらつきを考慮したワ
ーストケース・シミュレーションを行う回路シミュレー
ション段階を有する、半導体集積回路のシミュレーショ
ン方法。 - 【請求項２】 前記ばらつきモデル構成段階は、素子値
を絶対ばらつき範囲の最大、最小で換算した絶対ばらつ
きの最大値、最小値を全ての素子について求める段階
と、整合のある素子同士であることを示す相対指定があ
る素子に対応する絶対ばらつき最大値に対して前記相対
ばらつき範囲で換算した相対ばらつき最大値および絶対
ばらつき最小値に対して前記相対ばらつき範囲で換算し
た相対ばらつき最小値を求める段階を含み、 前記回路シミュレーション段階は、各素子の素子値を前
記絶対ばらつき最大値、前記絶対ばらつき最小値、相対
指定がある素子についてはさらに前記相対ばらつき最大
値、前記相対ばらつき最小値に置き換えて回路シミュレ
ーションを行う、請求項１記載の半導体集積回路のシミ
ュレーション方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4217397A JP3008876B2 (ja) | 1997-02-26 | 1997-02-26 | 半導体集積回路のシミュレーション方法 |
| US09/030,420 US6035115A (en) | 1997-02-26 | 1998-02-25 | Method for performing simulation of a semiconductor integrated circuit using a relative variation model |
| CNB981053661A CN1151458C (zh) | 1997-02-26 | 1998-02-26 | 半导体集成电路的模拟方法和模拟系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4217397A JP3008876B2 (ja) | 1997-02-26 | 1997-02-26 | 半導体集積回路のシミュレーション方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10240788A true JPH10240788A (ja) | 1998-09-11 |
| JP3008876B2 JP3008876B2 (ja) | 2000-02-14 |
Family
ID=12628593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4217397A Expired - Fee Related JP3008876B2 (ja) | 1997-02-26 | 1997-02-26 | 半導体集積回路のシミュレーション方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6035115A (ja) |
| JP (1) | JP3008876B2 (ja) |
| CN (1) | CN1151458C (ja) |
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| CN1301629C (zh) * | 2003-08-15 | 2007-02-21 | 中兴通讯股份有限公司 | 一种模拟请求位置信息的系统及方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4240519B2 (ja) * | 1999-12-28 | 2009-03-18 | 株式会社日立製作所 | 入力パラメータ設定支援方法 |
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1997
- 1997-02-26 JP JP4217397A patent/JP3008876B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-25 US US09/030,420 patent/US6035115A/en not_active Expired - Fee Related
- 1998-02-26 CN CNB981053661A patent/CN1151458C/zh not_active Expired - Fee Related
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| Publication number | Publication date |
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| JP3008876B2 (ja) | 2000-02-14 |
| CN1151458C (zh) | 2004-05-26 |
| CN1194418A (zh) | 1998-09-30 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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