JPH10233402A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10233402A JPH10233402A JP9220043A JP22004397A JPH10233402A JP H10233402 A JPH10233402 A JP H10233402A JP 9220043 A JP9220043 A JP 9220043A JP 22004397 A JP22004397 A JP 22004397A JP H10233402 A JPH10233402 A JP H10233402A
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Abstract
(57)【要約】
【課題】 本発明はコンタクトホール内に存在する各種
汚染物質を除去し、コンタクトホール底面の基板結晶特
性を向上させる方法を提供し、ギガＤＲＡＭ(giga DRA
M) 以上の超高集積半導体装置において、電気的コンタ
クト特性を良好にすることを目的とする。 【解決手段】 半導体基板にＰ−ウエルを形成する段階
と、上記Ｐ−ウエルに活性化／非活性化領域を確定した
後イオンを注入する段階と、上記Ｐ−ウエルの選択され
た領域にフィールド酸化膜を成長させる段階と、上記Ｐ
−ウエル上部の選択された領域にゲート絶縁膜を形成す
る段階と、上記ゲート絶縁膜上部にゲート電極を形成し
た後露出された上記Ｐ−ウエルにソース及びドレーン接
合を形成する段階と、全体構造上部に層間絶縁膜を形成
した後選択された領域にコンタクトホールを形成する段
階と、上記形成されたコンタクトホールが埋め込まれる
ように上記層間絶縁膜上に金属を塗布する段階と、上記
塗布された金属をパターニングして金属配線を形成する
段階とによりなり、各々の段階を進行する間或いは各々
の段階が完了した後ギャザリング工程を遂行する。
汚染物質を除去し、コンタクトホール底面の基板結晶特
性を向上させる方法を提供し、ギガＤＲＡＭ(giga DRA
M) 以上の超高集積半導体装置において、電気的コンタ
クト特性を良好にすることを目的とする。 【解決手段】 半導体基板にＰ−ウエルを形成する段階
と、上記Ｐ−ウエルに活性化／非活性化領域を確定した
後イオンを注入する段階と、上記Ｐ−ウエルの選択され
た領域にフィールド酸化膜を成長させる段階と、上記Ｐ
−ウエル上部の選択された領域にゲート絶縁膜を形成す
る段階と、上記ゲート絶縁膜上部にゲート電極を形成し
た後露出された上記Ｐ−ウエルにソース及びドレーン接
合を形成する段階と、全体構造上部に層間絶縁膜を形成
した後選択された領域にコンタクトホールを形成する段
階と、上記形成されたコンタクトホールが埋め込まれる
ように上記層間絶縁膜上に金属を塗布する段階と、上記
塗布された金属をパターニングして金属配線を形成する
段階とによりなり、各々の段階を進行する間或いは各々
の段階が完了した後ギャザリング工程を遂行する。
Description
【０００１】
【発明が属する技術分野】本発明は半導体装置の製造方
法に関し、特に半導体基板を利用して半導体装置を製造
する過程においてギャザリング(gathering) 工程を実施
することにより半導体装置の特性を向上することができ
る半導体装置の製造方法に関するものである。
法に関し、特に半導体基板を利用して半導体装置を製造
する過程においてギャザリング(gathering) 工程を実施
することにより半導体装置の特性を向上することができ
る半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】半導体装置製造において、金属―半導体
間の電気的接続を良好にすることが重要である。特に、
半導体装置が超微細化及び超高集積化される次世代半導
体装置において超微細及び高縦横比を有するコンタクト
ホ−ル形成及び微細コンタクトホールを通じた低抵抗コ
ンタクト技術は更なる重要な問題として浮上している。
低抵抗コンタクトはコンタクトホール底面に存在する無
機物類、有機物類、金属類等のような各種汚染を除去
し、さらにコンタクトホ−ル底面の基板の結晶を単結晶
水準に向上することにより可能になる。
間の電気的接続を良好にすることが重要である。特に、
半導体装置が超微細化及び超高集積化される次世代半導
体装置において超微細及び高縦横比を有するコンタクト
ホ−ル形成及び微細コンタクトホールを通じた低抵抗コ
ンタクト技術は更なる重要な問題として浮上している。
低抵抗コンタクトはコンタクトホール底面に存在する無
機物類、有機物類、金属類等のような各種汚染を除去
し、さらにコンタクトホ−ル底面の基板の結晶を単結晶
水準に向上することにより可能になる。
【０００３】コンタクトホールに存在する各種汚染類を
除去する方法で、従来は主にＲＣＡ洗浄を基礎にする湿
式洗浄方法を使用してきた。湿式洗浄方法は液体状態の
薬品に浸すことにより汚染物を除去することができ、洗
浄後実施される乾燥工程時粒子の吸着により再び汚染す
るという問題がある。更に過多な薬品の使用及び廃処理
問題があり、相互汚染(cross contamination) 及び液体
薬品の不純物制御が難しい問題等がある。特に、液体状
態の洗浄薬品は細く長い形の超微細コンタクトホール内
の底面部まで容易に出入することが難しいため１Ｇ(gig
a)ＤＲＡＭ以上の次世代半導体装置において、コンタク
トホール内に存在する各種汚染を既存の湿式洗浄により
除去することは不可能である。更に、コンタクトホール
を形成する過程においてプラズマ等による損傷した半導
体基板の結晶を復元又は改善させることは重要ではある
が、従来はこれに関連する技術が全無の実状であった。
除去する方法で、従来は主にＲＣＡ洗浄を基礎にする湿
式洗浄方法を使用してきた。湿式洗浄方法は液体状態の
薬品に浸すことにより汚染物を除去することができ、洗
浄後実施される乾燥工程時粒子の吸着により再び汚染す
るという問題がある。更に過多な薬品の使用及び廃処理
問題があり、相互汚染(cross contamination) 及び液体
薬品の不純物制御が難しい問題等がある。特に、液体状
態の洗浄薬品は細く長い形の超微細コンタクトホール内
の底面部まで容易に出入することが難しいため１Ｇ(gig
a)ＤＲＡＭ以上の次世代半導体装置において、コンタク
トホール内に存在する各種汚染を既存の湿式洗浄により
除去することは不可能である。更に、コンタクトホール
を形成する過程においてプラズマ等による損傷した半導
体基板の結晶を復元又は改善させることは重要ではある
が、従来はこれに関連する技術が全無の実状であった。
【０００４】
【発明が解決しようとする課題】したがって、本発明は
コンタクトホール内に存在する各種汚染物質を除去し、
コンタクトホール底面の基板結晶特性を向上させる方法
を提供し、ギガＤＲＡＭ(giga DRAM) 以上の超高集積半
導体装置においても、コンタクトの電気的特性を良好に
形成することにその目的がある。
コンタクトホール内に存在する各種汚染物質を除去し、
コンタクトホール底面の基板結晶特性を向上させる方法
を提供し、ギガＤＲＡＭ(giga DRAM) 以上の超高集積半
導体装置においても、コンタクトの電気的特性を良好に
形成することにその目的がある。
【０００５】
【課題を解決するための手段】上述した目的を達成する
ための本発明による半導体装置の製造方法は、半導体基
板にＰ−ウエルを形成する段階と、上記Ｐ−ウエルに活
性化／非活性化領域を確定した後イオンを注入する段階
と、上記Ｐ−ウエルの選択された領域にフィールド酸化
膜を成長させる段階と、上記Ｐ−ウエル上部の選択され
た領域にゲート絶縁膜を形成する段階と、上記ゲート絶
縁膜上部にゲート電極を形成した後露出された上記Ｐ−
ウエルにソース及びドレーン接合を形成する段階と、全
体構造上部に層間絶縁膜を形成した後選択された領域に
コンタクトホールを形成する段階と、上記形成されたコ
ンタクトホールが埋め込まれるように上記層間絶縁膜上
に金属を塗布する段階と、上記塗布された金属をパター
ニングして金属配線を形成する段階とによりなり、各々
の段階を進行する間或いは各々の段階が完了した後ギャ
ザリング工程を遂行することを特徴とする。
ための本発明による半導体装置の製造方法は、半導体基
板にＰ−ウエルを形成する段階と、上記Ｐ−ウエルに活
性化／非活性化領域を確定した後イオンを注入する段階
と、上記Ｐ−ウエルの選択された領域にフィールド酸化
膜を成長させる段階と、上記Ｐ−ウエル上部の選択され
た領域にゲート絶縁膜を形成する段階と、上記ゲート絶
縁膜上部にゲート電極を形成した後露出された上記Ｐ−
ウエルにソース及びドレーン接合を形成する段階と、全
体構造上部に層間絶縁膜を形成した後選択された領域に
コンタクトホールを形成する段階と、上記形成されたコ
ンタクトホールが埋め込まれるように上記層間絶縁膜上
に金属を塗布する段階と、上記塗布された金属をパター
ニングして金属配線を形成する段階とによりなり、各々
の段階を進行する間或いは各々の段階が完了した後ギャ
ザリング工程を遂行することを特徴とする。
【０００６】
【発明の実施の形態】本発明を添付した図面を参照して
詳細に説明する。
詳細に説明する。
【０００７】図１は従来の方法で製作した一般の構造の
ＮＭＯＳ素子の断面図ある。半導体基板（１）にＰ−ウ
エル（ｐ−ｗｅｌｌ）（２）を形成する。写真蝕刻法を
利用し活性化／非活性化領域を確定(define)し、フィー
ルド閾値電圧調節用イオンを注入する。フィールド酸化
膜（４）を形成した後、ゲート絶縁膜（５）を形成す
る。トランジスタ閾値電圧調節用イオンを注入しゲート
電極（３）を形成する。ｎ+ ソース及びドレーン接合
（７）を形成した後、層間絶縁膜（６）を形成する。コ
ンタクトホ−ルを確定し障壁金属及び配線金属膜蒸着工
程を進行する。その後、パターン形成工程を実施しコン
タクト金属（８）を形成した後、合金化(alloy) 工程を
遂行する。この場合、コンタクト金属（８）とｎ+ ソー
ス／ドレーン接合（７）間の汚染層（１０）が残ること
になる。
ＮＭＯＳ素子の断面図ある。半導体基板（１）にＰ−ウ
エル（ｐ−ｗｅｌｌ）（２）を形成する。写真蝕刻法を
利用し活性化／非活性化領域を確定(define)し、フィー
ルド閾値電圧調節用イオンを注入する。フィールド酸化
膜（４）を形成した後、ゲート絶縁膜（５）を形成す
る。トランジスタ閾値電圧調節用イオンを注入しゲート
電極（３）を形成する。ｎ+ ソース及びドレーン接合
（７）を形成した後、層間絶縁膜（６）を形成する。コ
ンタクトホ−ルを確定し障壁金属及び配線金属膜蒸着工
程を進行する。その後、パターン形成工程を実施しコン
タクト金属（８）を形成した後、合金化(alloy) 工程を
遂行する。この場合、コンタクト金属（８）とｎ+ ソー
ス／ドレーン接合（７）間の汚染層（１０）が残ること
になる。
【０００８】図２は本発明による半導体装置の製造方法
を利用して製造されたＮＭＯＳ素子の断面図である。半
導体基板（２１）にＰ−ウエル（２２）を形成する。写
真蝕刻法を利用して活性化／非活性化領域を確定しフィ
ールド閾値電圧調節用イオンを注入する。フィールド酸
化膜（２４）を成長させた後、ゲート絶縁膜（２５）を
形成しトランジスタ閾値電圧調節用イオンを注入する。
ゲート電極（２３）を形成しｎ+ ソース及びドレーン接
合（２７）を形成する。層間絶縁膜（２６）を形成しコ
ンタクトホ−ルが確定された段階で、基板（２１）裏面
にイオン注入(ion implantation)シリコンナイトライド
（Ｓｉ3 Ｎ4 ）等のような応力提供薄膜蒸着、スクラッ
チング(scratching)、ラッピング(lapping) 等の方法で
物理的損傷を与える外延式ギャザリング(extrinsic ga
thering)或いは急速熱処理、または電気炉等を利用した
真性式ギャザリング(intrinsic gathering) 工程を実施
する。この工程の後、障壁金属及び配線金属膜蒸着工程
を進行する。パターン形成工程を実施し合金化工程、パ
ッシベーション(passivation) 工程、または追加される
ことができる多層配線工程等を一般的な工程方法により
遂行する。
を利用して製造されたＮＭＯＳ素子の断面図である。半
導体基板（２１）にＰ−ウエル（２２）を形成する。写
真蝕刻法を利用して活性化／非活性化領域を確定しフィ
ールド閾値電圧調節用イオンを注入する。フィールド酸
化膜（２４）を成長させた後、ゲート絶縁膜（２５）を
形成しトランジスタ閾値電圧調節用イオンを注入する。
ゲート電極（２３）を形成しｎ+ ソース及びドレーン接
合（２７）を形成する。層間絶縁膜（２６）を形成しコ
ンタクトホ−ルが確定された段階で、基板（２１）裏面
にイオン注入(ion implantation)シリコンナイトライド
（Ｓｉ3 Ｎ4 ）等のような応力提供薄膜蒸着、スクラッ
チング(scratching)、ラッピング(lapping) 等の方法で
物理的損傷を与える外延式ギャザリング(extrinsic ga
thering)或いは急速熱処理、または電気炉等を利用した
真性式ギャザリング(intrinsic gathering) 工程を実施
する。この工程の後、障壁金属及び配線金属膜蒸着工程
を進行する。パターン形成工程を実施し合金化工程、パ
ッシベーション(passivation) 工程、または追加される
ことができる多層配線工程等を一般的な工程方法により
遂行する。
【０００９】この場合コンタクト金属（２８）とｎ+ ソ
ース／ドレーン接合（２７）間の汚染層が除去される。
その理由は、ギャザリング工程を実施することにより、
コンタクトホ−ル底面の半導体基板を無欠陥化領域(den
uded zone)にすることができるためである。即ち、コン
タクトホ−ル底面の半導体基板に存在する無機物類、有
機物類、金属類等の各種汚染物をきれいに除去すること
ができ、半導体基板の結晶を単結晶水準に復元すること
ができるため、金属と半導体基板間のコンタクト抵抗が
減少することができる。
ース／ドレーン接合（２７）間の汚染層が除去される。
その理由は、ギャザリング工程を実施することにより、
コンタクトホ−ル底面の半導体基板を無欠陥化領域(den
uded zone)にすることができるためである。即ち、コン
タクトホ−ル底面の半導体基板に存在する無機物類、有
機物類、金属類等の各種汚染物をきれいに除去すること
ができ、半導体基板の結晶を単結晶水準に復元すること
ができるため、金属と半導体基板間のコンタクト抵抗が
減少することができる。
【００１０】本発明は上記のコンタクトホ−ル領域のみ
ならずチャンネル領域(Channel region)、ソース及びド
レーン(source/drain region) 、隔離領域(isolation r
egion)、ウエル領域(well region) 等半導体基板の特性
と関連する全ての領域において同一の概念で適用が可能
である。即ち、本発明を適用するとチャンネル領域にお
いてゲートに隣接しているチャンネル領域の半導体基板
及び界面の結晶特性向上と汚染物除去で素子の閾値電圧
安定化等の電気的特性を向上させることができ、ソース
及びドレーンにおいてソース及びドレーン接合領域の半
導体基板及び界面の結晶特性向上と汚染除去で、接合に
おける漏洩電流減少等の特性を向上することができる。
更に隔離領域において隔離用絶縁膜と基板間の界面及び
半導体基板領域と隔離閾値電圧調節用不純物領域におい
て、半導体基板及び界面の結晶特性向上と汚染物除去で
接合漏洩電流減少等の素子特性を向上することができ、
更に、隔離領域の隔離用絶縁膜と基板の間の界面、シリ
コン基板領域と隔離閾電圧調節用不純物領域のシリコン
基板及び界面の結晶特性を向上させ、汚染除去による隔
離漏洩電流減少等の素子特性向上を得ることができ、ウ
エル領域においてウエル接合領域の半導体基板及び界面
の結晶特性向上と汚染除去により接合における漏洩電流
減少等の素子特性を向上することができる。しかし必要
とする素子の特性によりギャザリング工程の適用段階及
び適用回数は多少相違させてもよい。
ならずチャンネル領域(Channel region)、ソース及びド
レーン(source/drain region) 、隔離領域(isolation r
egion)、ウエル領域(well region) 等半導体基板の特性
と関連する全ての領域において同一の概念で適用が可能
である。即ち、本発明を適用するとチャンネル領域にお
いてゲートに隣接しているチャンネル領域の半導体基板
及び界面の結晶特性向上と汚染物除去で素子の閾値電圧
安定化等の電気的特性を向上させることができ、ソース
及びドレーンにおいてソース及びドレーン接合領域の半
導体基板及び界面の結晶特性向上と汚染除去で、接合に
おける漏洩電流減少等の特性を向上することができる。
更に隔離領域において隔離用絶縁膜と基板間の界面及び
半導体基板領域と隔離閾値電圧調節用不純物領域におい
て、半導体基板及び界面の結晶特性向上と汚染物除去で
接合漏洩電流減少等の素子特性を向上することができ、
更に、隔離領域の隔離用絶縁膜と基板の間の界面、シリ
コン基板領域と隔離閾電圧調節用不純物領域のシリコン
基板及び界面の結晶特性を向上させ、汚染除去による隔
離漏洩電流減少等の素子特性向上を得ることができ、ウ
エル領域においてウエル接合領域の半導体基板及び界面
の結晶特性向上と汚染除去により接合における漏洩電流
減少等の素子特性を向上することができる。しかし必要
とする素子の特性によりギャザリング工程の適用段階及
び適用回数は多少相違させてもよい。
【００１１】本発明においてはＰ−ウエルがある簡単な
構造のＮＭＯＳ素子を対象に説明したが、ＰＭＯＳ及び
ＣＭＯＳ(Complementary MOS) において適用しようとす
る場合も上記のような方法を適用すると出来る。本発明
は上記のＭＯＳのみならずバイポーラ(bipolar) 等半導
体基板を使用して半導体装置を製造する場合であれば全
て適用することが出来る。更に半導体基板はシリコンの
みならず、化合物、ダイアモンド等によりなる半導体基
板を使用する場合にも上記のような方法を適用すること
が出来る。
構造のＮＭＯＳ素子を対象に説明したが、ＰＭＯＳ及び
ＣＭＯＳ(Complementary MOS) において適用しようとす
る場合も上記のような方法を適用すると出来る。本発明
は上記のＭＯＳのみならずバイポーラ(bipolar) 等半導
体基板を使用して半導体装置を製造する場合であれば全
て適用することが出来る。更に半導体基板はシリコンの
みならず、化合物、ダイアモンド等によりなる半導体基
板を使用する場合にも上記のような方法を適用すること
が出来る。
【００１２】このように本発明に係る半導体装置の製造
方法は、半導体基板にＰ−ウエルを形成する段階と、上
記Ｐ−ウエルの活性化／非活性化領域を確定した後イオ
ンを注入する段階と、上記Ｐ−ウエルの選択された領域
にフィールド酸化膜を成長させる段階と、上記Ｐ−ウエ
ル上部の選択された領域にゲート絶縁膜を形成する段階
と、上記ゲート絶縁膜上部にゲート電極を形成した後露
出されたＰ−ウエルにソース／ドレーン接合を形成する
段階と、全体構造上部に層間絶縁膜を形成した後選択さ
れた領域にコンタクトホールを形成する段階と、上記形
成されたコンタクトホールが埋め込まれるように上記層
間絶縁膜上に金属を塗布する段階と、上記塗布された金
属をパターニングして金属配線を形成する段階とにより
なり、各段階及び各段階の工程実施後ギャザリング工程
が実施されることを特徴とする。
方法は、半導体基板にＰ−ウエルを形成する段階と、上
記Ｐ−ウエルの活性化／非活性化領域を確定した後イオ
ンを注入する段階と、上記Ｐ−ウエルの選択された領域
にフィールド酸化膜を成長させる段階と、上記Ｐ−ウエ
ル上部の選択された領域にゲート絶縁膜を形成する段階
と、上記ゲート絶縁膜上部にゲート電極を形成した後露
出されたＰ−ウエルにソース／ドレーン接合を形成する
段階と、全体構造上部に層間絶縁膜を形成した後選択さ
れた領域にコンタクトホールを形成する段階と、上記形
成されたコンタクトホールが埋め込まれるように上記層
間絶縁膜上に金属を塗布する段階と、上記塗布された金
属をパターニングして金属配線を形成する段階とにより
なり、各段階及び各段階の工程実施後ギャザリング工程
が実施されることを特徴とする。
【００１３】又、上記ギャザリング工程は真性式及び外
因式中何れか一つの方式で実施されることを特徴とす
る。又、上記ギャザリング工程は最小限一段階以上の半
導体製造工程が進行された後実施されることを特徴とす
る。
因式中何れか一つの方式で実施されることを特徴とす
る。又、上記ギャザリング工程は最小限一段階以上の半
導体製造工程が進行された後実施されることを特徴とす
る。
【００１４】又、上記ギャザリング工程は最小限一段階
以上の半導体製造工程が完了した後真性式及び外因式中
いずれか一つの方式で実施されることを特徴とする。
又、上記ギャザリング工程は最小限一段階以上の半導体
製造工程が完了した後真性式及び外因式が混合した方式
で実施されることを特徴とする。
以上の半導体製造工程が完了した後真性式及び外因式中
いずれか一つの方式で実施されることを特徴とする。
又、上記ギャザリング工程は最小限一段階以上の半導体
製造工程が完了した後真性式及び外因式が混合した方式
で実施されることを特徴とする。
【００１５】又、上記ギャザリング工程は真性式で実施
した後外因式で実施されることを特徴とする。又、上記
ギャザリング工程は真性式及び外因式が混合した方式で
実施され、２回以上実施されることを持徴とする。
した後外因式で実施されることを特徴とする。又、上記
ギャザリング工程は真性式及び外因式が混合した方式で
実施され、２回以上実施されることを持徴とする。
【００１６】又、上記半導体基板はシリコン、化合物、
ＳｉＣを包含する物質、ダイアモンド中何れか一つでな
ることを特徴とする。
ＳｉＣを包含する物質、ダイアモンド中何れか一つでな
ることを特徴とする。
【００１７】
【発明の効果】上述したように本発明によれば、コンタ
クトホ−ル底面に存在する無機物類、有機物類、金属類
等の各種汚染物質がきれいに除去され、コンタクトホ−
ル領域においての基板表面及び界面の結晶特性が優秀に
なるため、金属―半導体基板間に作られるコンタクト抵
抗特性が良好になり、ゲートに隣接したチャンネル領域
の半導体基板及び界面における結晶特性が向上し汚染が
除去されるため、素子の閾値電圧を安定化させることが
出来る。更に、ソース／ドレーン接合領域の半導体基板
及び界面における結晶特性が向上し汚染が除去されるた
め、接合における漏洩電流特性を優秀にすることが出
来、ウエル接合領域の半導体基板及び界面における結晶
特性が向上し汚染が除去されるため、接合における漏洩
電流特性等を優秀にすることが出来る。更に、隔離用絶
縁膜(isolation dielectrics orfieldoxide)と基板の界
面及び隔離閾値電圧調節用不純物領域において、半導体
基板及び界面における結晶特性が向上して汚染が除去さ
れるため、隔離特性を良好にすることが出来る等、半導
体基板と関連する素子の特性がすべて改善される卓越し
た効果がある。
クトホ−ル底面に存在する無機物類、有機物類、金属類
等の各種汚染物質がきれいに除去され、コンタクトホ−
ル領域においての基板表面及び界面の結晶特性が優秀に
なるため、金属―半導体基板間に作られるコンタクト抵
抗特性が良好になり、ゲートに隣接したチャンネル領域
の半導体基板及び界面における結晶特性が向上し汚染が
除去されるため、素子の閾値電圧を安定化させることが
出来る。更に、ソース／ドレーン接合領域の半導体基板
及び界面における結晶特性が向上し汚染が除去されるた
め、接合における漏洩電流特性を優秀にすることが出
来、ウエル接合領域の半導体基板及び界面における結晶
特性が向上し汚染が除去されるため、接合における漏洩
電流特性等を優秀にすることが出来る。更に、隔離用絶
縁膜(isolation dielectrics orfieldoxide)と基板の界
面及び隔離閾値電圧調節用不純物領域において、半導体
基板及び界面における結晶特性が向上して汚染が除去さ
れるため、隔離特性を良好にすることが出来る等、半導
体基板と関連する素子の特性がすべて改善される卓越し
た効果がある。
【図１】従来の方法により製造されたＮＭＯＳ素子の断
面図。
面図。
【図２】本発明による半導体装置の製造方法により製造
されたＮＭＯＳ素子の断面図。
されたＮＭＯＳ素子の断面図。
２１ 半導体基板(semiconductor substrate) ２２ Ｐ−ウエル（ｐ−ｗｅｌｌ） ２３ ゲート電極(gate electrode) ２４ フィールド酸化膜(fieldoxide) ２５ ゲート絶縁膜(gate dielectric) ２６ 層間絶縁膜(inter-layerdielectric) ２７ ｎ+ ソース／ドレーン接合（ｎ+ source/drain j
unction ） ２８ コンタクト金属(contact metal system) １０ 汚染層(contamination layer)
unction ） ２８ コンタクト金属(contact metal system) １０ 汚染層(contamination layer)
Claims (8)
- 【請求項１】 半導体基板にＰ−ウエルを形成する段階
と、 上記Ｐ−ウエルの活性化／非活性化領域を確定した後イ
オンを注入する段階と、 上記Ｐ−ウエルの選択された領域にフィールド酸化膜を
成長させる段階と、 上記Ｐ−ウエル上部の選択された領域にゲート絶縁膜を
形成する段階と、 上記ゲート絶縁膜上部にゲート電極を形成した後露出さ
れたＰ−ウエルにソース／ドレーン接合を形成する段階
と、 全体構造上部に層間絶縁膜を形成した後選択された領域
にコンタクトホールを形成する段階と、 上記形成されたコンタクトホールが埋め込まれるように
上記層間絶縁膜上に金属を塗布する段階と、 上記塗布された金属をパターニングして金属配線を形成
する段階とによりなり、各段階及び各段階の工程実施後
ギャザリング工程が実施されることを特徴とする半導体
装置の製造方法。 - 【請求項２】 第１項において、上記ギャザリング工程
は真性式及び外因式中何れか一つの方式で実施されるこ
とを特徴とする半導体装置の製造方法。 - 【請求項３】 第１項において、上記ギャザリング工程
は最小限一段階以上の半導体製造工程が進行された後実
施されることを特徴とする半導体装置の製造方法。 - 【請求項４】 第１項において、上記ギャザリング工程
は最小限一段階以上の半導体製造工程が完了した後真性
式及び外因式中いずれか一つの方式で実施されることを
特徴とする半導体装置の製造方法。 - 【請求項５】 第１項において、上記ギャザリング工程
は最小限一段階以上の半導体製造工程が完了した後真性
式及び外因式が混合した方式で実施されることを特徴と
する半導体装置の製造方法。 - 【請求項６】 第１項において、上記ギャザリング工程
は真性式で実施した後外因式で実施されることを特徴と
する半導体装置の製造方法。 - 【請求項７】 第１項において、上記ギャザリング工程
は真性式及び外因式が混合した方式で実施され、２回以
上実施されることを持徴とする半導体装置の製造方法。 - 【請求項８】 第１項において、上記半導体基板はシリ
コン、化合物、ＳｉＣを包含する物質、ダイアモンド中
何れか一つでなることを特徴とする半導体装置の製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996P33171 | 1996-08-09 | ||
| KR1019960033171A KR100223020B1 (ko) | 1996-08-09 | 1996-08-09 | 반도체 장치 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10233402A true JPH10233402A (ja) | 1998-09-02 |
Family
ID=19469183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9220043A Pending JPH10233402A (ja) | 1996-08-09 | 1997-07-31 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH10233402A (ja) |
| KR (1) | KR100223020B1 (ja) |
-
1996
- 1996-08-09 KR KR1019960033171A patent/KR100223020B1/ko not_active IP Right Cessation
-
1997
- 1997-07-31 JP JP9220043A patent/JPH10233402A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR100223020B1 (ko) | 1999-10-01 |
| KR19980014259A (ko) | 1998-05-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030819 |