JPH10221408A - テスト回路、論理回路およびテスト方法 - Google Patents

Abstract

(57)【要約】 【課題】 複数の回路ブロックが分岐した配線によって
接続されている回路ネットに対して、従来よりも少ない
外部端子で分割テストを行うことのできるテスト回路、
論理回路およびテスト方法を提供することを目的とす
る。 【解決手段】 回路ブロック間の配線上にそれぞれマル
チプレクサを配置し、所定の制御信号を供給することに
より、外部出力端子を１本にして、回路ブロックの分割
テストを行うことができる。また、それぞれのマルチプ
レクサの入出力の論理をとることによって各マルチプレ
クサと各配線のいずれかの異常を検出することができ
る。さらに、所定の制御信号を供給することにより、い
ずれのマルチプレクサまたは配線が故障しているかを調
べることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、テスト回路、論理
回路およびテスト方法に関する。さらに具体的には、本
発明は、複数の回路ブロックが組み合わされた論理回路
において、回路ブロック毎に分割してテストが行えるよ
うにするために付加するテスト回路、そのテスト回路を
備えた論理回路およびテスト方法に関する。

【０００２】

【従来の技術】ユーザの用途に応じた論理回路を迅速か
つ効率的に構成することのできるＡＳＩＣ（Ａｐｐｌｉ
ｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅ
ｄ Ｃｉｒｃｕｉｔ）やＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ
Ｍｏｄｕｌｅ）は、計算機をはじめとして、各種通信
用、自動車用、家電製品用コントローラなどの幅広い分
野において利用されている。これらのＡＳＩＣやＭＣＭ
は、複数の回路ブロックを組み合わせることにより構成
される。

【０００３】図５は、このような複数の回路ブロックの
組み合わせの一部分を模式的に示した概略構成図であ
る。すなわち、同図は、回路ブロックＡと回路ブロック
Ｂとが組み合わされている様子を表す。回路ブロック
Ａ、Ｂは、それぞれが、例えばＣＰＵコアのように一定
の論理処理を行い、且つ一定の汎用性を有する論理回路
である。

【０００４】同図では、回路ブロックＡは入力端子Ａｉ
と出力端子Ａｏとを有し、回路ブロックＢは入力端子Ｂ
ｉと出力端子Ｂｏとを有する。そして、回路ブロックＡ
の出力端子Ａｏは、回路ブロックＢの３個の入力端子Ｂ
ｉに分岐して接続されている。

【０００５】図５に例示したような複数の回路ブロック
が組み合わされたＡＳＩＣなどの論理回路では、各回路
ブロック毎に分割してその動作テストを行う場合が多
い。すなわち、製品としての論理回路ＬＳＩの最終検査
ばかりでなく、特に、回路設計や試作の段階では、組み
合わされる個々の回路ブロックが正常に動作するか否か
と、それらの回路ブロック同士が適正に接続されている
か否かをテストすることは極めて重要である。

【０００６】図５に示した回路を例に挙げると、回路ブ
ロックＡの入力端子Ａｉに一定のテスト用信号を入力
し、出力端子Ａｏから出力された信号を外部に取り出し
て測定することにより、回路ブロックＡが正常な動作を
しているか否かを判定することができる。同様に、回路
ブロックＢの入力端子Ｂｉに一定のテスト用信号を入力
し、出力端子Ｂｏから出力された信号を外部に取り出し
て測定することにより、回路ブロックＢが正常な動作を
しているか否かを判定することができる。

【０００７】このように、回路ブロック毎にテスト用信
号を入力して、その処理結果を外部に取り出すために
は、一定の切換機能と外部端子とを備えたテスト回路を
付加することが必要である。図６は、このようなテスト
回路として従来採用されていた回路の一例を示す概略構
成図である。すなわち、同図は、図５に示した回路ブロ
ックＡおよびＢの組み合わせに対して付加された回路部
分を表す。同図に示したテスト回路は、３つの入力端子
Ｉａ、ＩｂおよびＩｃと、３つの出力端子Ｏａ、Ｏｂお
よびＯｃとを有する。入力端子Ｉａ、ＩｂおよびＩｃ
は、外部から回路ブロックＢに対してテスト用信号を入
力するために用いられる。また、出力端子Ｏａ、Ｏｂ、
Ｏｃは、回路ブロックＡから出力されたテスト信号を外
部に取り出して測定するために用いられる。入力端子Ｉ
ａ、ＩｂおよびＩｃには、それぞれ信号を切り換えるた
めのマルチプレクサ１１０ａ、１１０ｂおよび１１０ｃ
が接続されている。同様に、出力端子Ｏａ、Ｏｂおよび
Ｏｃには、それぞれ信号を切り換えるためのマルチプレ
クサ１２０ａ、１２０ｂおよび１２０ｃが接続されてい
る。これらのマルチプレクサは、いずれも通常の論理処
理を行う動作モードと、回路テストを行うテスト・モー
ドのいずれかに応じて切り換えられる。また、１３０
ａ、１３０ｂおよび１３０ｃは、テスト回路の入力バッ
ファであり、１４０ａ、１４０ｂおよび１４０ｃは、そ
れぞれ出力バッファである。

【０００８】図６に示したテスト回路の動作を以下に説
明する。回路ブロックＡの動作テストを行うためには、
まず、図６のマルチプレクサ１２０ａ、１２０ｂ、１２
０ｃの制御端子ｃにテスト・モード信号として「１」を
それぞれ入力する。これによって、回路ブロックＡの出
力端子Ａｏと出力端子Ｏａ、Ｏｂ、Ｏｃとが接続され
る。また、マルチプレクサ１１０ａ、１１０ｂおよび１
１０ｃの制御端子ｃには、セレクト信号として「０」を
入力する。すなわち、入力端子Ｉａ、Ｉｂ、Ｉｃをテス
ト回路から切り離す。

【０００９】次に、図示しない別のテスト回路を介して
回路ブロックＡの入力端子Ａｉにテスト用信号を入力す
る。そして、出力端子Ｏａ、Ｏｂ、Ｏｃのそれぞれを介
して、回路ブロックＡの出力信号を測定し、回路ブロッ
クＡが正常に動作しているか否かをテストすることがで
きる。

【００１０】また、回路ブロックＢの動作テストを行う
ためには、まず、図６のマルチプレクサ１１０ａ、１１
０ｂ、１１０ｃの制御端子ｃにテスト・モード信号とし
て「１」をそれぞれ入力する。これによって、入力端子
Ｉａ、Ｉｂ、Ｉｃとテスト回路とが接続される。また、
マルチプレクサ１２０ａ、１２０ｂおよび１２０ｃの制
御端子ｃには、セレクト信号として「０」を入力する。
すなわち、出力端子Ｏａ、Ｏｂ、Ｏｃをテスト回路から
切り離す。

【００１１】次に、入力端子Ｉａ、Ｉｂ、Ｉｃを介して
回路ブロックＢの入力端子Ｂｉａ、Ｂｉｂ、Ｂｉｃにテ
スト用信号を入力する。そして、回路ブロックＢの出力
端子Ｂｏに出力される信号を図示しない別のテスト回路
を介して図示しない外部端子に取り出して測定する。こ
のようにして、回路ブロックＢが正常に動作しているか
否かをテストすることができる。

【００１２】

【発明が解決しようとする課題】しかし、図６に示した
ような従来のテスト回路では、テスト信号を入力するた
めの入力端子としてＩａ、ＩｂおよびＩｃの３個の入力
端子を有し、さらに、テスト信号の出力端子としてＯ
ａ、ＯｂおよびＯｃの３個の出力端子を設ける必要があ
る。これは、図６に例示したテスト回路が、図５に示し
た回路ネットについて設計されたものだからである。す
なわち、図５に示した回路ネットでは、回路ブロックＡ
の出力が３本に分岐して回路ブロックＢに入力する構成
を有する。従って、従来のテスト回路で、このような回
路ネットのテストを行うためには、その配線の分岐の
数、すなわち、同図の例では３本、に等しい数の入力端
子および出力端子を設ける必要があった。

【００１３】実際のＡＳＩＣなどの製品では、回路ブロ
ックの数もそのブロック同士の配線の分岐数も、前述し
た例よりはるかに大きい。従って、従来のテスト回路を
このようなＡＳＩＣに組み込もうとすると膨大な数のテ
スト信号用入出力外部端子を設けることが必要となる。
しかし、製品としてのＬＳＩの外部端子数には、当然の
要求として外部端子数の制限があり、設計上からも製造
上からも端子数は、少ないことが望ましい。

【００１４】一方、このような、テスト用の入出力端子
を、ＬＳＩの本来の信号入出力端子と共用する方法もあ
る。しかし、回路設計上、外部端子を効率的に共用する
ことは、容易でない場合が多い。また、回路構成やパタ
ーンの配置上の観点から、ＬＳＩの出力端子とテスト回
路の入力端子とを共用せざるを得ないような場合が頻繁
に生ずる。このように、一方の回路系の入力端子と他方
の回路系の出力端子とを共用するためには、端子端に配
置されるバッファを双方向バッファに置換する必要があ
り、回路構成が複雑になるという問題も生ずる。

【００１５】以上、説明したように、従来のテスト回路
では、多数のテスト用の外部端子が必要となるために、
端子数が不足して、論理回路の分割テストを行うことが
できないという問題があった。本発明は、かかる点に鑑
みてなされたものである。すなわち、本発明は複数の回
路ブロックが分岐した配線によって接続されている回路
ネットに対して、従来よりも少ない外部端子で分割テス
トを行うことのできるテスト回路、論理回路およびテス
ト方法を提供することを目的とする。

【００１６】

【課題を解決するための手段】すなわち、本発明による
第１のテスト回路は、複数の回路ブロックが所定の配線
経路によって互いに接続されることによって構成された
論理回路の前記複数の回路ブロックのそれぞれを分割テ
ストするためのテスト回路であって、前記複数の回路ブ
ロックのうちの第１の回路ブロックの入力端と外部入力
端子とを所定の制御信号の入力に応じて接続し、前記第
１の回路ブロックの前記入力端にテスト信号を入力して
前記分割テストをすることかできるようにした入力制御
回路と、前記複数の回路ブロックのうちの第２の回路ブ
ロックの出力端と外部出力端子とを所定の制御信号の入
力に応じて接続し、前記第２の回路ブロックの前記出力
端から出力される信号を外部で検出して前記分割テスト
をすることができるようにした出力制御回路と、前記第
２の回路ブロックの前記出力端から出力される信号と、
前記第１の回路ブロックの前記入力端に入力される信号
との排他的論理和を演算することにより、前記第１の回
路ブロックと前記第２の回路ブロックとの間に設けられ
ている前記所定の配線経路の故障を検出する判定回路
と、を備えたものとして構成される。

【００１７】また、本発明による第２のテスト回路は、
前述の第１のテスト回路において、第１の回路ブロック
は、複数の入力端子を備え、前記所定の配線経路は、前
記第２の回路ブロックの前記出力端に接続された配線が
前記第２の回路ブロックと前記第１の回路ブロックとの
間で２以上の分岐配線に分岐してそれぞれ前記第１の複
数の前記入力端に接続されていることを特徴とするもの
として構成される。

【００１８】また、本発明による第３のテスト回路は、
前述の第２のテスト回路において、前記入力制御回路
は、マルチプレクサを備え、前記マルチプレクサに前記
所定の制御信号が入力されることによって、前記第１の
回路ブロックの前記入力端と前記外部入力端子とを接続
するようにしたことを特徴とするものとして構成され
る。

【００１９】また、本発明による第４のテスト回路は、
前述の第３のテスト回路において、前記マルチプレクサ
は、前記所定の配線経路の前記分岐前の配線上と、前記
２以上の分岐配線のうちのいずれか１つを除いた各分岐
配線上に配置されていることを特徴とするものとして構
成される。

【００２０】また、本発明による第５のテスト回路は、
前述の第４のテスト回路において、前記出力制御回路
は、マルチプレクサを備え、前記マルチプレクサに前記
所定の制御信号が入力されることによって、前記第２の
回路ブロックの前記出力端と前記外部出力端子とを接続
するようにしたことを特徴とするものとして構成され
る。

【００２１】また、本発明による第６のテスト回路は、
前述の第４または第５のテスト回路において、前記出力
制御回路は、論理和ゲートの入力端に前記所定の配線経
路の前記分岐配線のそれぞれからさらに分岐した配線が
接続され、前記論理和ゲートの出力端が前記外部出力端
子に接続されていることを特徴とするものとして構成さ
れる。

【００２２】また、本発明による第７のテスト回路は、
前述の第４〜第６いずれかのテスト回路において、前記
判定回路は、前記入力制御回路を構成している前記マル
チプレクサと同数の排他的論理和ゲートを備え、それぞ
れの前記排他的論理和ゲートの一対の入力端のうちの一
端には、前記第２の回路ブロックの前記出力端が接続さ
れ、それぞれの前記排他的論理和ゲートの一対の入力端
のうちの他端には、前記入力制御回路を構成している前
記マルチプレクサの出力端が接続されていることを特徴
とするものとして構成される。

【００２３】また、本発明による第８のテスト回路は、
前述の第７のテスト回路において、前記出力制御回路
は、前記外部出力端子の前段に制御端子を有するトライ
ステート・バッファを備え、前記判定回路は、論理和ゲ
ートと論理積否定ゲートとを備え、前記論理和ゲートの
複数の入力端には前記排他的論理和ゲートの出力端がそ
れぞれ接続され、前記論理積否定ゲートの入力端には前
記論理和ゲートの出力端が接続され、前記論理積否定ゲ
ートの出力端は前記出力制御回路の前記トライステート
・バッファの制御端子に接続されていることを特徴とす
るものして構成される。

【００２４】また、本発明による第９のテスト回路は、
前述の第４〜第８のいずれかのテスト回路において、前
記出力制御回路の前記外部出力端子の本数は１本である
ことを特徴とするものとして構成される。

【００２５】また、本発明による論理回路は、少なくと
も第１および第２の回路ブロックが所定の配線経路によ
って互いに接続されることによって構成された論理回路
であって、前記第１の回路ブロックの入力端と外部入力
端子とを所定の制御信号の入力に応じて接続し、前記第
１の回路ブロックの前記入力端にテスト信号を入力して
前記前記第１の回路ブロックの分割テストを実行する入
力制御回路と、前記第２の回路ブロックの出力端と外部
出力端子とを所定の制御信号の入力に応じて接続し、前
記第２の回路ブロックの前記出力端から出力される信号
を外部で検出して前記第２の回路ブロックの分割テスト
を実行する出力制御回路と、前記第２の回路ブロックの
前記出力端から出力される信号と、前記第１の回路ブロ
ックの前記入力端に入力される信号との排他的論理和を
演算することにより、前記第１の回路ブロックと前記第
２の回路ブロックとの間に設けられている前記所定の配
線経路の故障を検出する判定回路と、を備えたテスト回
路を備えたことを特徴とするものとして構成される。

【００２６】また、本発明による第２の論理回路は、前
記論理回路において、前記第１の回路ブロックは、複数
の入力端子を備え、前記所定の配線経路は、前記第２の
回路ブロックの前記出力端に接続された配線が前記第２
の回路ブロックと前記第１の回路ブロックとの間で２以
上の分岐配線に分岐してそれぞれ前記第１の複数の前記
入力端に接続されていることを特徴とするものとして構
成される。

【００２７】また、本発明による第３の論理回路は、第
２の論理回路において、前記入力制御回路は、マルチプ
レクサを備え、前記マルチプレクサに前記所定の制御信
号が入力されることによって、前記第１の回路ブロック
の前記入力端と前記外部入力端子とを接続するようにし
たことを特徴とするものとして構成される。

【００２８】また、本発明による第４の論理回路は、第
３の論理回路において、前記マルチプレクサは、前記所
定の配線経路の前記分岐前の配線上と、前記２以上の分
岐配線のうちのいずれか１つを除いた各分岐配線上に配
置されていることを特徴とするものとして構成される。

【００２９】また、本発明による第５の論理回路は、第
４の論理回路において、前記出力制御回路は、マルチプ
レクサを備え、前記マルチプレクサに前記所定の制御信
号が入力されることによって、前記第２の回路ブロック
の前記出力端と前記外部出力端子とを接続するようにし
たことを特徴とするものとして構成される。

【００３０】また、本発明による第６の論理回路は、第
４または第５の論理回路において、前記出力制御回路
は、論理和ゲートの入力端に前記所定の配線経路の前記
分岐配線のそれぞれからさらに分岐した配線が接続さ
れ、前記論理和ゲートの出力端が前記外部出力端子に接
続されていることを特徴とするものとして構成される。

【００３１】また、本発明による第７の論理回路は、第
４〜６の論理回路において、前記判定回路は、前記入力
制御回路を構成している前記マルチプレクサと同数の排
他的論理和ゲートを備え、それぞれの前記排他的論理和
ゲートの一対の入力端のうちの一端には、前記第２の回
路ブロックの前記出力端が接続され、それぞれの前記排
他的論理和ゲートの一対の入力端のうちの他端には、前
記入力制御回路を構成している前記マルチプレクサの出
力端が接続されていることを特徴とするものとして構成
される。

【００３２】また、本発明による第８の論理回路は、第
７の論理回路において、前記出力制御回路は、前記外部
出力端子の前段に制御端子を有するトライステート・バ
ッファを備え、前記判定回路は、論理和ゲートと論理積
否定ゲートとを備え、前記論理和ゲートの複数の入力端
には前記排他的論理和ゲートの出力端がそれぞれ接続さ
れ、前記論理積否定ゲートの入力端には前記論理和ゲー
トの出力端が接続され、前記論理積否定ゲートの出力端
は前記出力制御回路の前記トライステート・バッファの
制御端子に接続されていることを特徴とするものとして
構成される。

【００３３】また、本発明による第９の論理回路は、第
４〜８の論理回路において、前記出力制御回路の前記外
部出力端子の本数は１本であることを特徴とするものと
して構成される。

【００３４】また、本発明によるテスト方法は、第２の
回路ブロックの出力端と第１の回路ブロックの複数の入
力端とが分岐配線によって接続されている論理回路の前
記回路ブロックのそれぞれを分割テストするテスト方法
であって、前記分岐配線から得られる信号の論理和を外
部出力端子に出力することにより、前記分岐配線の本数
よりも少ない本数の前記外部出力端子を用いて前記第２
の回路ブロックの前記分割テストを行うことを特徴とす
るものとして構成される。

【００３５】また、本発明による第２のテスト方法は、
前述した第１のテスト方法において、前記外部出力端子
の前記本数は１であることを特徴とするものとして構成
される。

【００３６】また、本発明による第３のテスト方法は、
前述の第４〜第１１のいずれかのテスト回路の前記入力
制御回路の前記マルチプレクサを１つづつ順次、前記外
部入力端子側に切換えることによって、前記外部入力端
子のそれぞれを順次、前記外部出力端子に接続しなが
ら、テスト用信号を前記外部入力端子に入力して前記外
部出力端子において観察することによって、故障してい
る配線経路を検出することを特徴とするものとして構成
される。

【００３７】

【発明の実施の形態】以下に図面を参照しながら本発明
の実施の形態について説明する。図１は、論理回路に本
発明によるテスト回路を付加した回路ネットを表す概略
構成図である。同図に含まれている論理回路は、前述し
た図５に示した論理回路と同一である。すなわち、図１
に示した論理回路は、回路ブロックＡ（第２の回路ブロ
ック）と回路ブロックＢ（第１の回路ブロック）との間
に、回路ブロックＡの出力端子Ａｏから配線が３本に分
岐して回路ブロックＢの３個の入力端子Ｂｉａ、Ｂｉｂ
およびＢｉｃに接続されている。そして、このような論
理回路について、本発明によるテスト回路が付加されて
いる。

【００３８】図１に示したテスト回路１０は、外部から
回路ブロックＢに対してテスト用信号を入力するための
３つの入力端子２２ａ、２２ｂおよび２２ｃを有する。
しかし、回路ブロックＡから出力されたテスト信号を外
部に取り出して測定するための出力端子としては単一の
出力端子４７のみを有する。すなわち、図６に示したよ
うな従来のテスト回路と比較して出力端子の数が少な
い。

【００３９】本発明によるテスト回路は、大別して３つ
の回路部により構成される。すなわち、入力制御回路２
０と判定回路３０と出力制御回路４０とにより構成され
る。入力制御回路２０は、外部から回路ブロックＢに入
力されるテスト信号の入力経路を制御する。判定回路３
０は、テスト回路の良否判定を行う。出力制御回路４０
は、回路ブロックＡから出力されるテスト信号の出力を
制御する。以下に各回路についてさらに詳しく説明す
る。

【００４０】入力制御回路２０は、入力端子２２ａ〜２
２ｃと、入力バッファ２４ａ〜２４ｃと、マルチプレク
サ２６ａ〜２６ｃとにより構成される。マルチプレクサ
２６ａ〜２６ｃは、回路ブロックＡと回路ブロックＢと
の間を接続している３本の配線上にそれぞれ配置されて
いる。すなわち、マルチプレクサは、回路ブロックＡの
出力端子が分岐して回路ブロックＢの複数の入力端子に
接続する配線ネットに対して、分岐前の配線上にマルチ
プレクサ２６ａを付加し、また、分岐後の複数の配線の
うち何れか一つを除いた配線に対してそれぞれマルチプ
レクサを挿入する。図１に示した回路においては３本の
分岐線に対して２個のマルチプレクサ２６ｂ、２６ｃが
付加されている。これらのマルチプレクサは、それぞれ
の制御端子ｃに入力される制御信号に応じて回路ブロッ
クＢに入力される信号経路を切り換える役割を有する。

【００４１】判定回路３０は、ＥＸＯＲ（排他的論理
和）ゲート３２ａ〜３２ｃと、ＯＲ（論理和）ゲート３
４と、ＮＡＮＤゲート３６とにより構成される。ＥＸＯ
Ｒゲート３２ａ〜３２ｃのそれぞれの入力端の一端に
は、回路ブロックＡの出力端子が接続されている。ま
た、入力端の他端には、マルチプレクサ２６ａ〜２６ｃ
の出力端子が接続されている。すなわち、各ＥＸＯＲゲ
ート３２ａ〜３２ｃには、論理回路の配線上のマルチプ
レクサ２６ａ〜２６ｃの入力前の信号と出力後の信号と
がそれぞれ入力される。そして、これらの排他的論理和
をとることにより、マルチプレクサ２６ａ〜２６ｃおよ
びその周辺の配線のテストを行うことができる。

【００４２】出力制御回路４０は、ＯＲゲート４２とマ
ルチプレクサ４４とトライステート・バッファ４６と出
力端子４７とにより構成される。ＯＲゲート４２の入力
端子には、回路ブロックＡの出力端子Ａｏから分岐した
３本の信号線が接続されている。そして、出力制御回路
４０は、回路ブロックＡから出力されるテスト信号を出
力端子４７に出力する役割を有する。

【００４３】次に、図１に示した回路の動作について説
明する。まず、回路ブロックＡを分割テストする場合に
ついて説明する。この場合には、マルチプレクサ２６ａ
〜２６ｃの各制御端子ｃには、選択信号として「０」を
入力する。また、マルチプレクサ４４の制御端子ｃに
は、選択信号として「１」を入力する。さらに、ＮＡＮ
Ｄゲート３６の一端ｃには、選択信号として「１」を入
力する。これらの選択信号は、例えばデコーダを用いた
図示しない選択信号生成回路により発生させることがで
きる。

【００４４】マルチプレクサ２６ａ〜２６ｃの制御端子
ｃに「０」が入力されることによって、外部入力端子２
２ａ〜２２ｃが切り離され、回路ブロックＡの出力端子
Ａｏと回路ブロックＢの各入力端子Ｂｉａ〜Ｂｉｃとが
接続される。また、マルチプレクサ４４の制御端子ｃに
「１」が入力されることにより、ＯＲゲート４２の出力
端子とテスト回路の外部出力端子４７とが接続される。

【００４５】次に、図示しない別のテスト回路を介して
回路ブロックＡの入力端子Ａｉにテスト用信号を入力す
る。すると、回路ブロックＡの出力端子Ａｏから出力さ
れた信号は、マルチプレクサ２６ａ、２６ｂおよび２６
ｃを介して回路ブロックＢに向かって流れ、分岐してＯ
Ｒゲート４２に入力される。ＯＲゲート４２では、これ
らの入力信号の論理和が演算され、出力される。すなわ
ち、いずれかの分岐配線に回路ブロックＡからの信号が
伝達されていれば、ＯＲゲート４２から出力される。Ｏ
Ｒゲート４２の出力信号は、マルチプレクサ４４、バッ
ファ４６を介して出力端子４７に出力される。このよう
に出力端子４７に出力された信号を測定することによ
り、回路ブロックＡが正常に動作するか否かをテストす
ることができる。

【００４６】このテストの際の判定回路３０の動作につ
いて説明する。まず、ＥＸＯＲゲート３２ａ〜３２ｃに
ついてみると、それぞれのゲートに接続されているマル
チプレクサ２６ａ〜２６ｃが正常に動作している限り、
それぞれのゲートの一対の入力端子には、同一の信号が
入力される。従って、ＥＸＯＲゲート３２ａ〜３２ｃの
出力は、いずれも「０」となる。するとＯＲゲート３４
の出力も「０」となる。従って、ＮＡＮＤゲート３６に
は、一端にＯＲゲート３４の出力値である「０」が入力
され、他端には制御信号「１」が入力されることとな
る。すると、ＮＡＮＤゲート３６からは「１」が出力さ
れ、トライステート・バッファ４６の制御端子ｃに入力
される。従って、トライステート・バッファ４６は導通
状態となり、回路ブロックＡから出力されたテスト信号
を外部出力端子４７に供給する。このようにして、回路
ブロックＡの分割テストを行うことができる。

【００４７】次に、回路ブロックＢを分割テストする場
合について説明する。この場合には、マルチプレクサ２
６ａ〜２６ｃの各制御端子ｃには、選択信号として
「１」を入力する。また、マルチプレクサ４４の制御端
子ｃには、選択信号として「０」を入力する。さらに、
ＮＡＮＤゲート３６の一端ｃには、選択信号として
「０」を入力して、トライステート・バッファ４６を導
通状態に固定する。これらの選択信号は、例えばデコー
ダを用いた図示しない選択信号生成回路により発生させ
ることができる。

【００４８】マルチプレクサ２６ａ〜２６ｃの制御端子
ｃに「１」が入力されることによって、回路ブロックＡ
の出力端子Ａｏが切り離され、外部入力端子２２ａ〜２
２ｃと回路ブロックＢの各入力端子Ｂｉａ〜Ｂｉｃとが
接続される。また、マルチプレクサ４４の制御端子ｃに
「０」が入力されることにより、ＯＲゲート４２の出力
端子とテスト回路の外部出力端子４７とが切り離され
る。

【００４９】次に、外部入力端子２２ａ〜２２ｃにテス
ト用信号を入力する。すると、入力された信号は、マル
チプレクサ２６ａ、２６ｂおよび２６ｃを介して回路ブ
ロックＢの各入力端子Ｂｉａ〜Ｂｉｃに供給される。そ
して、回路ブロックＢの出力端子Ｂｏに接続された図示
しない別のテスト回路を介して、回路ブロックＢの出力
信号を測定することにより、回路ブロックＢが正常に動
作しているか否かをテストすることができる。

【００５０】以上、説明したように、本発明によれば、
従来よりもはるかに少ない端子数で回路ブロックの分割
テストを実施することが可能となる。なお、図１に例示
したテスト回路においては、外部出力端子４７が１本の
場合が示されている。しかし、本発明は、これに限定さ
れるものではない。すなわち、回路ブロック間の配線の
分岐数が多い場合などは、テスト回路ごとに外部出力端
子を複数本ずつ設けて、使い分けることも可能である。
勿論、一般的にみれば、端子数は少ない方が有利である
ので、図１の例示したように外部出力端子を１本とする
ことにより、本発明の効果を最も顕著に得ることができ
る。

【００５１】次に、マルチプレクサ２６ａ、２６ｂまた
は２６ｃのいずれかが故障している場合について説明す
る。本発明によれば、判定回路３０によって、これらの
マルチプレクサの故障についても検出することができ
る。

【００５２】まず、前述した回路ブロックＡの分割テス
トの場合について説明する。この場合には、前述したよ
うにマルチプレクサ２６ａ、２６ｂまたは２６ｃの制御
端子ｃには「０」が入力されている。しかし、マルチプ
レクサのいずれかが故障していると、そのマルチプレク
サから出力される信号は回路ブロックＡの出力信号とは
異なる。従って、ＥＸＯＲゲート３２ａ、３２ｂまたは
３２ｃのいずれかの出力は「１」となる。従って、ＯＲ
ゲート３４の出力は「１」となる。また、ＮＡＮＤゲー
ト３６の一端には、制御信号として「１」が入力されて
いるので、ＮＡＮＤゲート３６からは「０」が出力され
ることとなる。従って、トライステート・バッファ４６
の制御端子ｃには「０」が入力され、バッファ４６の出
力は、ハイ・インピーダンス状態となる。出力端子４７
でこのハイ・インピーダンスを観測することにより、マ
ルチプレクサ２６ａ、２６ｂまたは２６ｃのいずれかが
故障していることが検出できる。

【００５３】以上、説明したように、本発明によれば、
判定回路３０を設けたことによって、マルチプレクサ２
６ａ、２６ｂまたは２６ｃのいずれかに故障があること
を検出することができる。

【００５４】次に、本発明によるテスト回路において、
マルチプレクサのいずれが故障しているかを検出する方
法について説明する。図２は、図１に示したテスト回路
の変形例を表す概略構成図である。図２に示した回路で
は、マルチプレクサ４４の制御端子ｃにＯＲゲート４５
が接続されている。図２の回路においても、前述したよ
うに出力端子４７の出力がハイ・インピーダンス状態と
なることによって、マルチプレクサ２６ａ、２６ｂまた
は２６ｃのいずれかに故障があることを検出することが
できる。このようにハイ・インピーダンスを検出して、
いずれかのマルチプレクサに故障があることが判明した
場合に、以下の手続きによって故障の箇所を検出する。

【００５５】まず、マルチプレクサ２６ａを検査するた
めに、マルチプレクサ２６ａの制御端子ｃに制御信号と
して「１」を入力し、マルチプレクサ２６ｂ、２６ｃの
制御端子ｃには「０」を入力する。また、トライステー
ト・バッファ４６が導通状態を維持するように、ＮＡＮ
Ｄゲート３６の一端ｃには「０」を入力する。さらに、
マルチプレクサ４４がテスト回路側を選択するように、
その制御端子に接続したＯＲゲート４５の一対の入力端
子のいずれかには「１」を入力する。

【００５６】この状態において、外部入力端子２２ａか
らテスト用信号を入力して、出力端子４７に出力される
信号を測定する。図３は、この状態におけるテスト信号
の正常な伝達経路を表す図である。すなわち、マルチプ
レクサ２６ａに故障がなければ、入力端子２２ａに入力
した信号と同一の信号が出力端子４７において観測でき
る。つまり、入力した信号と同一の信号が端子４７にお
いて得られれば、マルチプレクサ２２ａは正常であり、
２２ｂまたは２２ｃのいずれかが故障していることが分
かる。

【００５７】次に、マルチプレクサ２６ｂと２６ｃのい
ずれが故障しているのかを調べる。

【００５８】このためには、マルチプレクサ２６ａと２
６ｂの制御端子ｃに制御信号として「１」を入力し、マ
ルチプレクサ２６ｃの制御端子ｃには「０」を入力す
る。また、前述の場合と同様に、ＮＡＮＤゲート３６の
一端ｃには「０」を入力する。さらに、ＯＲゲート４５
の一対の入力端子のいずれかには「１」を入力する。

【００５９】この状態において、外部入力端子２２ａと
２２ｂからテスト用信号を入力して、出力端子４７に出
力される信号を観測する。図４は、この状態におけるテ
スト信号の伝達経路を表す図である。この時に、入力端
子２２ａおよび２２ｂに入力した信号と同一の信号が端
子４７において得られれば、マルチプレクサ２６ｂは正
常であり、結果としてマルチプレクサ２６ｃが故障して
いることが分かる。

【００６０】なお、本発明によるテスト回路では、前述
したように、通常動作時にトライステート・バッファが
ハイ・インピーダンス状態となることによってテスト回
路ネットに異常が生じていることが分かる。ここで、こ
の場合の異常の原因としては、マルチプレクサ２６ａ〜
２６ｃのいずれかが故障している場合の他に、その周辺
の配線が断線している場合も考えられる。

【００６１】そこで、このような配線の異常か否かを判
定するために、前述のテストに続いて、マルチプレクサ
２６ｃを調べる。このテストのためには、前述の場合と
同様にマルチプレクサ２６ｃの制御端子のみに「１」を
入力して、外部入力端子２２ｃからテスト用信号を入力
する。そして、出力端子４７から入力信号と同一の信号
が出力されれば、マルチプレクサ２６ｃは正常に動作し
ていることが分かる。このように、通常動作時に出力端
子からハイ・インピーダンスが検出されるにもかかわら
ず、マルチプレクサ２６ａ〜２６ｃのすべてが正常に動
作している場合は、周辺の配線に異常が生じていること
となる。このような配線の異常としては、例えば、回路
ブロックＡからマルチプレクサ２６ａの入力端までの間
の配線や、判定回路３０の各配線のいずれかが、断線ま
たは短絡している場合が挙げられる。

【００６２】

【発明の効果】本発明は、以上説明したような形態で実
施され、以下に説明する効果を奏する。

【００６３】まず、本発明によれば、回路ブロック毎の
分割テストを行うために必要とされる外部端子数を従来
よりも大幅に減少することができる。このような、端子
数の低減の効果は、回路ブロック間の配線の分岐数が多
いほど顕著になる。すなわち、前述したように配線の分
岐数が３の場合は、従来のテスト回路回路では６本の外
部端子が必要であったのに対して、本発明によるテスト
回路では４本で済む。しかし、現実の論理回路の場合に
は、回路ブロック間の配線の分岐数は、はるかに大き
い。そして、本発明によれば、分岐数が多くなるほど、
従来と比べて端子数を減らすことができる。例えば、分
岐数が１０の場合には、従来は、２０本の端子が必要で
あったのに対して、本発明によれば端子は１１本で済
む。つまり、分岐数が大きくなると、本発明によるテス
ト回路の端子数は、従来のテスト回路の端子数の約半分
で済むこととなる。

【００６４】このように外部端子の数を減らせぱ、回路
配線パターンを簡略化し、ＬＳＩの大きさを縮小し、製
造コストを低減することができる。また、論理回路の信
号用端子とテスト用端子とを兼用する必要性が低減し、
回路構成や配線パターンを簡素化することができる。さ
らに、端子数の増加に伴う専用テスタも不要である。さ
らに、本発明によれば、回路ブロック間を接続する配線
ネットワークのテストを行うこともできる。すなわち、
回路ブロック間に配置されている配線やマルチプレクサ
などの異常箇所を簡単な手続きで検出することができ
る。このように、回路ネットワークの異常箇所を検出す
ることができれば、設計・試作段階において、回路構成
やマスク・パターンの欠陥をいちはやく検知して修正す
ることができ、開発期間やコストを大幅に低減すること
が可能となる。

【００６５】このように、本発明によれば、比較的簡素
な回路構成により、従来よりも大幅に少ない外部端子数
で回路ブロックの分割テストができるようになり、産業
上のメリットは多大である。

【図面の簡単な説明】

【図１】論理回路に本発明によるテスト回路を付加した
回路ネットを表す概略構成図である。

【図２】図１に示したテスト回路の変形例を表す概略構
成図である。

【図３】マルチプレクサ２６ａが故障しているか否かを
テストする際のテスト信号の伝達経路を表す図である。

【図４】マルチプレクサ２６ｂが故障しているか否かを
テストする際のテスト信号の伝達経路を表す図である。

【図５】複数の回路ブロックの組み合わせの一部分を模
式的に示した概略構成図である。

【図６】テスト回路として従来採用されていた回路の一
例を示す概略構成図である。

【符号の説明】 ２０ 入力制御回路 ２２ａ、２２ｂ、２２ｃ 入力端子 ２４ａ、２４ｂ、２４ｃ 入力バッファ ２６ａ、２６ｂ、２６ｃ マルチプレクサ ３０ 判定回路 ３２ａ、３２ｂ、３２ｃ 排他的論理和ゲート ３４ 論理和ゲート ３６ 論理和否定ゲート ４０ 出力制御回路 ４２ 論理和ゲート ４４ マルチプレクサ ４５ 論理和ゲート ４６ 出力バッファ ４７ 出力端子 １３０ａ、１３０ｂ、１３０ｃ 入力バッファ １１０ａ、１１０ｂ、１１０ｃ マルチプレクサ １２０ａ、１２０ｂ、１２０ｃ マルチプレクサ １４０ａ、１４０ｂ、１４０ｃ 出力バッファ Ａ 第２の回路ブロック Ｂ 第１の回路ブロック

Claims (22)

【特許請求の範囲】
1. 【請求項１】複数の回路ブロックが所定の配線経路によ
   って互いに接続されることによって構成された論理回路
   の前記複数の回路ブロックのそれぞれを分割テストする
   ためのテスト回路であって、 前記複数の回路ブロックのうちの第１の回路ブロックの
   入力端と外部入力端子とを所定の制御信号の入力に応じ
   て接続し、前記第１の回路ブロックの前記入力端にテス
   ト信号を入力して前記分割テストをすることができるよ
   うにした入力制御回路と、 前記複数の回路ブロックのうちの第２の回路ブロックの
   出力端と外部出力端子とを所定の制御信号の入力に応じ
   て接続し、前記第２の回路ブロックの前記出力端から出
   力される信号を外部で検出して前記分割テストをするこ
   とができるようにした出力制御回路と、 前記第２の回路ブロックの前記出力端から出力される信
   号と、前記第１の回路ブロックの前記入力端に入力され
   る信号との排他的論理和を演算することにより、前記第
   １の回路ブロックと前記第２の回路ブロックとの間に設
   けられている前記所定の配線経路の故障を検出する判定
   回路と、を備えたテスト回路。
2. 【請求項２】前記第１の回路ブロックは、複数の入力端
   子を備え、 前記所定の配線経路は、前記第２の回路ブロックの前記
   出力端に接続された配線が前記第２の回路ブロックと前
   記第１の回路ブロックとの間で２以上の分岐配線に分岐
   してそれぞれ前記第１の複数の前記入力端に接続されて
   いることを特徴とする請求項１記載のテスト回路。
3. 【請求項３】前記入力制御回路は、マルチプレクサを備
   え、前記マルチプレクサに前記所定の制御信号が入力さ
   れることによって、前記第１の回路ブロックの前記入力
   端と前記外部入力端子とを接続するようにしたことを特
   徴とする請求項２記載のテスト回路。
4. 【請求項４】前記マルチプレクサは、前記所定の配線経
   路の前記分岐前の配線上と、前記２以上の分岐配線のう
   ちのいずれか１つを除いた各分岐配線上に配置されてい
   ることを特徴とする請求項３記載のテスト回路。
5. 【請求項５】前記出力制御回路は、マルチプレクサを備
   え、前記マルチプレクサに前記所定の制御信号が入力さ
   れることによって、前記第２の回路ブロックの前記出力
   端と前記外部出力端子とを接続するようにしたことを特
   徴とする請求項４記載のテスト回路。
6. 【請求項６】前記出力制御回路は、論理和ゲートの入力
   端に前記所定の配線経路の前記分岐配線のそれぞれから
   さらに分岐した配線が接続され、前記論理和ゲートの出
   力端が前記外部出力端子に接続されていることを特徴と
   する請求項４または５のいずれかに記載のテスト回路。
7. 【請求項７】前記判定回路は、前記入力制御回路を構成
   している前記マルチプレクサと同数の排他的論理和ゲー
   トを備え、それぞれの前記排他的論理和ゲートの一対の
   入力端のうちの一端には、前記第２の回路ブロックの前
   記出力端が接続され、それぞれの前記排他的論理和ゲー
   トの一対の入力端のうちの他端には、前記入力制御回路
   を構成している前記マルチプレクサの出力端が接続され
   ていることを特徴とする請求項４〜６のいずれか１つに
   記載のテスト回路。
8. 【請求項８】前記出力制御回路は、前記外部出力端子の
   前段に制御端子を有するトライステート・バッファを備
   え、 前記判定回路は、論理和ゲートと論理積否定ゲートとを
   備え、前記論理和ゲートの複数の入力端には前記排他的
   論理和ゲートの出力端がそれぞれ接続され、前記論理積
   否定ゲートの入力端には前記論理和ゲートの出力端が接
   続され、前記論理積否定ゲートの出力端は前記出力制御
   回路の前記トライステート・バッファの制御端子に接続
   されていることを特徴とする請求項７記載のテスト回
   路。
9. 【請求項９】前記出力制御回路の前記外部出力端子の本
   数は１本であることを特徴とする請求項４〜８のいずれ
   か１つに記載のテスト回路。
10. 【請求項１０】少なくとも第１および第２の回路ブロッ
    クが所定の配線経路によって互いに接続されることによ
    って構成された論理回路であって、 前記第１の回路ブロックの入力端と外部入力端子とを所
    定の制御信号の入力に応じて接続し、前記第１の回路ブ
    ロックの前記入力端にテスト信号を入力して前記前記第
    １の回路ブロックの分割テストを実行する入力制御回路
    と、 前記第２の回路ブロックの出力端と外部出力端子とを所
    定の制御信号の入力に応じて接続し、前記第２の回路ブ
    ロックの前記出力端から出力される信号を外部で検出し
    て前記第２の回路ブロックの分割テストを実行する出力
    制御回路と、 前記第２の回路ブロックの前記出力端から出力される信
    号と、前記第１の回路ブロックの前記入力端に入力され
    る信号との排他的論理和を演算することにより、前記第
    １の回路ブロックと前記第２の回路ブロックとの間に設
    けられている前記所定の配線経路の故障を検出する判定
    回路と、を備えたテスト回路を備えたことを特徴とする
    論理回路。
11. 【請求項１１】前記第１の回路ブロックは、複数の入力
    端子を備え、 前記所定の配線経路は、前記第２の回路ブロックの前記
    出力端に接続された配線が前記第２の回路ブロックと前
    記第１の回路ブロックとの間で２以上の分岐配線に分岐
    してそれぞれ前記第１の複数の前記入力端に接続されて
    いることを特徴とする請求項１０記載の論理回路。
12. 【請求項１２】前記入力制御回路は、マルチプレクサを
    備え、前記マルチプレクサに前記所定の制御信号が入力
    されることによって、前記第１の回路ブロックの前記入
    力端と前記外部入力端子とを接続するようにしたことを
    特徴とする請求項１１記載の論理回路。
13. 【請求項１３】前記マルチプレクサは、前記所定の配線
    経路の前記分岐前の配線上と、前記２以上の分岐配線の
    うちのいずれか１つを除いた各分岐配線上に配置されて
    いることを特徴とする請求項１２記載の論理回路。
14. 【請求項１４】前記出力制御回路は、マルチプレクサを
    備え、前記マルチプレクサに前記所定の制御信号が入力
    されることによって、前記第２の回路ブロックの前記出
    力端と前記外部出力端子とを接続するようにしたことを
    特徴とする請求項１３記載の論理回路。
15. 【請求項１５】前記出力制御回路は、論理和ゲートの入
    力端に前記所定の配線経路の前記分岐配線のそれぞれか
    らさらに分岐した配線が接続され、前記論理和ゲートの
    出力端が前記外部出力端子に接続されていることを特徴
    とする請求項１３または１４のいずれかに記載の論理回
    路。
16. 【請求項１６】前記判定回路は、前記入力制御回路を構
    成している前記マルチプレクサと同数の排他的論理和ゲ
    ートを備え、それぞれの前記排他的論理和ゲートの一対
    の入力端のうちの一端には、前記第２の回路ブロックの
    前記出力端が接続され、それぞれの前記排他的論理和ゲ
    ートの一対の入力端のうちの他端には、前記入力制御回
    路を構成している前記マルチプレクサの出力端が接続さ
    れていることを特徴とする請求項１３〜１５のいずれか
    １つに記載の論理回路。
17. 【請求項１７】前記出力制御回路は、前記外部出力端子
    の前段に制御端子を有するトライステート・バッファを
    備え、 前記判定回路は、論理和ゲートと論理積否定ゲートとを
    備え、前記論理和ゲートの複数の入力端には前記排他的
    論理和ゲートの出力端がそれぞれ接続され、前記論理積
    否定ゲートの入力端には前記論理和ゲートの出力端が接
    続され、前記論理積否定ゲートの出力端は前記出力制御
    回路の前記トライステート・バッファの制御端子に接続
    されていることを特徴とする請求項１６記載の論理回
    路。
18. 【請求項１８】前記出力制御回路の前記外部出力端子の
    本数は１本であることを特徴とする請求項１３〜１７の
    いずれか１つに記載の論理回路。
19. 【請求項１９】第２の回路ブロックの出力端と第１の回
    路ブロックの複数の入力端とが分岐配線によって接続さ
    れている論理回路の前記回路ブロックのそれぞれを分割
    テストするテスト方法であって、 前記分岐配線から得られる信号の論理和を外部出力端子
    に出力することにより、前記分岐配線の本数よりも少な
    い本数の前記外部出力端子を用いて前記第２の回路ブロ
    ックの前記分割テストを行うことを特徴とするテスト方
    法。
20. 【請求項２０】前記外部出力端子の前記本数は１である
    ことを特徴とする請求項１９記載の方法。
21. 【請求項２１】請求項４〜９または１３〜１８のいずれ
    か１つに記載のテスト回路の前記入力制御回路の前記マ
    ルチプレクサを１つづつ順次、前記外部入力端子側に切
    換えることによって、前記外部入力端子のそれぞれを順
    次、前記外部出力端子に接続しながら、テスト用信号を
    前記外部入力端子に入力して前記外部出力端子において
    観察することによって、故障している配線経路を検出す
    ることを特徴とするテスト方法。
22. 【請求項２２】少なくとも前段の第２の回路ブロックと
    後段の第１の回路ブロックが所定の配線経路によって互
    いに接続されることによって構成された論理回路におけ
    る前記回路ブロック及びブロック間配線のそれぞれを個
    別にテストするためのテスト回路であって、 前記第１の回路ブロックに対する複数の入力端のそれぞ
    れと、これら各入力端と独立な複数の外部入力端子のそ
    れぞれとを、複数の制御信号のうちの対応する信号の入
    力に応じて接続することにより、前記複数の外部入力端
    子へのそれぞれのテスト信号を、前記第１の回路ブロッ
    クの前記複数の入力端にそれぞれ入力して前記第１の回
    路ブロックのテストを実行する入力制御回路と、 前記第２の回路ブロックのある出力端と対応する外部出
    力端子とを所定の制御信号の入力に応じて接続すること
    によって、前記第２の回路ブロックの前記出力端から出
    力される信号を外部に出力可能として前記第２の回路ブ
    ロックのテストを実行する出力制御回路と、 前記第２の回路ブロックの前記出力端から出力される信
    号と、前記第１の回路ブロックの前記入力端に入力され
    る信号との論理をとることにより、前記第１の回路ブロ
    ックと前記第２の回路ブロックとの間に設けられている
    前記所定の配線経路の故障を検出する判定回路と、を備
    えたテスト回路。