JPH10186000A - 積分入力型入力回路およびそのテスト方法 - Google Patents
積分入力型入力回路およびそのテスト方法Info
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- JPH10186000A JPH10186000A JP8347564A JP34756496A JPH10186000A JP H10186000 A JPH10186000 A JP H10186000A JP 8347564 A JP8347564 A JP 8347564A JP 34756496 A JP34756496 A JP 34756496A JP H10186000 A JPH10186000 A JP H10186000A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 メモリのセットアップタイムのテストが簡単
に行える入力回路及びテスト方法を提供する。 【解決手段】 積分型入力回路の信号線Ｌ１、Ｌ２にテ
スト用のテスト回路４が接続されている。入力トランジ
スタＰ５３、Ｐ５４と逆導電型のＮ型ＭＯＳトランジス
タＮ６９、Ｎ７０のソースがＬ１、Ｌ２に接続されてい
る。テスト時には、入力端子input 、vrefには通常の電
圧を印加する。テスト用パッド４１にはＨｉの信号を与
え、トランジスタＮ６９をオンさせる。Ｎ型ＭＯＳトラ
ンジスタＮ７０はオフ状態に保つ。テスト用パッド４３
にテスト用のＤＣ電圧を順次印加し、出力が“１”か、
“０”かを判定する。パッド４３に供給するＤＣ電圧を
変化させていき、出力が“１”、“０”で変化した時に
パッド４３に供給されたＤＣ電圧がＰ型ＭＯＳトランジ
スタＰ５３の駆動能力を表す事になる。
に行える入力回路及びテスト方法を提供する。 【解決手段】 積分型入力回路の信号線Ｌ１、Ｌ２にテ
スト用のテスト回路４が接続されている。入力トランジ
スタＰ５３、Ｐ５４と逆導電型のＮ型ＭＯＳトランジス
タＮ６９、Ｎ７０のソースがＬ１、Ｌ２に接続されてい
る。テスト時には、入力端子input 、vrefには通常の電
圧を印加する。テスト用パッド４１にはＨｉの信号を与
え、トランジスタＮ６９をオンさせる。Ｎ型ＭＯＳトラ
ンジスタＮ７０はオフ状態に保つ。テスト用パッド４３
にテスト用のＤＣ電圧を順次印加し、出力が“１”か、
“０”かを判定する。パッド４３に供給するＤＣ電圧を
変化させていき、出力が“１”、“０”で変化した時に
パッド４３に供給されたＤＣ電圧がＰ型ＭＯＳトランジ
スタＰ５３の駆動能力を表す事になる。
Description
【０００１】
【発明の属する技術分野】本発明はディジタル信号入力
回路及びそのテスト方法に関し、特に高速の小振幅イン
タフェース回路に用いて好適なものである。
回路及びそのテスト方法に関し、特に高速の小振幅イン
タフェース回路に用いて好適なものである。
【０００２】
【従来の技術】従来、小振幅のデジタル信号を入力する
ための回路として、カレントミラー型の差動アンプとラ
ッチ回路を組み合わせた回路が多く用いられてきた。こ
れは、入力信号とレファレンス信号をカレントミラー型
の差動アンプを用いてデジタル回路で扱うことのできる
電圧まで増幅し、その出力信号をデジタル回路であるラ
ッチ回路で保持するものである。このような差動入力型
の入力回路の動作テストには、差動アンプの入力が安定
し、ラッチ回路で保持できるまでのセットアップ動作が
規定のセットアップ時間内におさまるかどうかを判定す
るテストがある。セットアップタイムが正しく規格内に
入っているかは、２つの基準で判断される。１つはセッ
トアップタイムのタイミングの問題であり、基準時間内
に入力回路が立ち上がっているかどうか、言い換えれば
この期間内に入力回路内のトランジスタの駆動能力が閾
値判断に十分な駆動能力を持つかどうかと言う判断であ
る。他方は、入力ラッチのサンプリングタイミングが正
しくこの期間内であるか否かである。
ための回路として、カレントミラー型の差動アンプとラ
ッチ回路を組み合わせた回路が多く用いられてきた。こ
れは、入力信号とレファレンス信号をカレントミラー型
の差動アンプを用いてデジタル回路で扱うことのできる
電圧まで増幅し、その出力信号をデジタル回路であるラ
ッチ回路で保持するものである。このような差動入力型
の入力回路の動作テストには、差動アンプの入力が安定
し、ラッチ回路で保持できるまでのセットアップ動作が
規定のセットアップ時間内におさまるかどうかを判定す
るテストがある。セットアップタイムが正しく規格内に
入っているかは、２つの基準で判断される。１つはセッ
トアップタイムのタイミングの問題であり、基準時間内
に入力回路が立ち上がっているかどうか、言い換えれば
この期間内に入力回路内のトランジスタの駆動能力が閾
値判断に十分な駆動能力を持つかどうかと言う判断であ
る。他方は、入力ラッチのサンプリングタイミングが正
しくこの期間内であるか否かである。
【０００３】通常このテストにはメモリテスタでリニア
な立ち上がりパターンの信号を発生させ、この信号を微
小タイミングずらして入力して正常な動作ができなくな
るまでの時間を計測していた。
な立ち上がりパターンの信号を発生させ、この信号を微
小タイミングずらして入力して正常な動作ができなくな
るまでの時間を計測していた。
【０００４】
【発明が解決しようとする課題】しかしながら従来のメ
モリテスタは、上記の微小タイミングずらしたアナログ
信号を発生させているために、回路が複雑で高価なもの
であった。そこで、本発明は、簡単にメモリのセットア
ップタイムのテストが行える入力回路及びそのテスト方
法を提供する事を目的とする。
モリテスタは、上記の微小タイミングずらしたアナログ
信号を発生させているために、回路が複雑で高価なもの
であった。そこで、本発明は、簡単にメモリのセットア
ップタイムのテストが行える入力回路及びそのテスト方
法を提供する事を目的とする。
【０００５】
【課題を解決するための手段】本発明の積分入力型入力
回路は、信号が入力される入力端子と、第１、第２の電
源ライン間に接続されたキャパシタと、入力端子に接続
されたゲートとキャパシタに接続されたソースまたはド
レインを有し、キャパシタの充放電を制御する第１の導
電型のトランジスタと、ソースまたはドレインが接続点
に接続された第２の導電型のトランジスタと、通常動作
時に第２の導電型のトランジスタを非活性状態にする電
位を第２の導電型のトランジスタのゲートに供給する切
り替え手段と、第２の導電型のトランジスタのソースま
たはドレインの内接続点に接続されなかった側の端子に
駆動電圧を供給する電圧端子とを備える。
回路は、信号が入力される入力端子と、第１、第２の電
源ライン間に接続されたキャパシタと、入力端子に接続
されたゲートとキャパシタに接続されたソースまたはド
レインを有し、キャパシタの充放電を制御する第１の導
電型のトランジスタと、ソースまたはドレインが接続点
に接続された第２の導電型のトランジスタと、通常動作
時に第２の導電型のトランジスタを非活性状態にする電
位を第２の導電型のトランジスタのゲートに供給する切
り替え手段と、第２の導電型のトランジスタのソースま
たはドレインの内接続点に接続されなかった側の端子に
駆動電圧を供給する電圧端子とを備える。
【０００６】テスト時には切り替え手段を切り替えて、
第２の導電型のトランジスタのゲートに第２の導電型の
トランジスタを活性状態にする電位を供給することによ
って、第２の導電型のトランジスタを活性状態にする。
この状態で第２の導電型のトランジスタのソースまたは
ドレインの内前記接続点に接続されなかった側の端子に
駆動電圧を供給し、この駆動電圧もしくは、信号入力端
子に供給する電圧の一方を固定し、他方を変化させセン
スアンプの出力が変化する様子を観測する。上記２つの
トランジスタは異なる導電型のトランジスタであるの
で、前記接続点の電位は２つのトランジスタの駆動能力
の差を表す事になる。従って、一方を定電流動作させ、
他方の動作電流を変化させていき、入力回路の出力が反
転する時の他方のトランジスタの動作電流を決定した端
子電圧（ゲート電圧又はソース・ドレイン電圧）を求め
れば第１の導電型のトランジスタの電流駆動能力が求ま
る。
第２の導電型のトランジスタのゲートに第２の導電型の
トランジスタを活性状態にする電位を供給することによ
って、第２の導電型のトランジスタを活性状態にする。
この状態で第２の導電型のトランジスタのソースまたは
ドレインの内前記接続点に接続されなかった側の端子に
駆動電圧を供給し、この駆動電圧もしくは、信号入力端
子に供給する電圧の一方を固定し、他方を変化させセン
スアンプの出力が変化する様子を観測する。上記２つの
トランジスタは異なる導電型のトランジスタであるの
で、前記接続点の電位は２つのトランジスタの駆動能力
の差を表す事になる。従って、一方を定電流動作させ、
他方の動作電流を変化させていき、入力回路の出力が反
転する時の他方のトランジスタの動作電流を決定した端
子電圧（ゲート電圧又はソース・ドレイン電圧）を求め
れば第１の導電型のトランジスタの電流駆動能力が求ま
る。
【０００７】キャパシタは実際の回路では、入力トラン
ジスタからセンスアンプ（差動アンプ）までの経路で決
まる容量であって、差動アンプを構成するトランジスタ
のゲート容量が大部分をしめる。また、本発明の積分入
力型入力回路は、入力される信号電圧を参照電圧と比較
して０又は１を決定するデジタル信号入力回路におい
て、信号電圧を外部から与えられる積分タイミング信号
に応じて決定される期間アナログ電圧として積分する信
号電圧積分回路と、クロック入力端子と、クロック入力
端子に接続され積分タイミング信号を生成するクロック
回路と、積分タイミング信号をモニタするクロックモニ
タパッドとを備える。
ジスタからセンスアンプ（差動アンプ）までの経路で決
まる容量であって、差動アンプを構成するトランジスタ
のゲート容量が大部分をしめる。また、本発明の積分入
力型入力回路は、入力される信号電圧を参照電圧と比較
して０又は１を決定するデジタル信号入力回路におい
て、信号電圧を外部から与えられる積分タイミング信号
に応じて決定される期間アナログ電圧として積分する信
号電圧積分回路と、クロック入力端子と、クロック入力
端子に接続され積分タイミング信号を生成するクロック
回路と、積分タイミング信号をモニタするクロックモニ
タパッドとを備える。
【０００８】このクロックモニタパッドから、テスト時
には積分クロックを監視し、所定の期間内に積分クロッ
クが信号電圧積分回路をアクティブ状態にしていること
をチェックすれば、セットアップタイム内にタイミング
が収まっていることを確認する事ができる。
には積分クロックを監視し、所定の期間内に積分クロッ
クが信号電圧積分回路をアクティブ状態にしていること
をチェックすれば、セットアップタイム内にタイミング
が収まっていることを確認する事ができる。
【０００９】
【発明の実施の形態】本発明の実施の形態を図面を用い
て説明する。図１は本発明の概念を説明する回路図であ
る。図１において、入力回路１はＰ型ＭＯＳトランジス
タＰ５３、Ｐ５４を入力トランジスタとして備える。Ｐ
型ＭＯＳトランジスタＰ５３は入力信号用、Ｐ型ＭＯＳ
トランジスタＰ５４は参照信号用である。Ｐ型ＭＯＳト
ランジスタＰ５３、Ｐ５４のソース端はプリチャージ回
路２のプリチャージ用トランジスタＰ５２に接続されて
いる。Ｐ型ＭＯＳトランジスタＰ５３、Ｐ５４のドレイ
ン端はそれぞれ信号線Ｌ１、Ｌ２によってセンスアンプ
３の差動増幅器の入力に接続されている。信号線Ｌ１、
Ｌ２はプリチャージ回路２のＮ型ＭＯＳトランジスタＮ
５６、Ｎ５７に接続されコントロール端子２１から供給
されるコントロール信号のタイミングに従ってプリチャ
ージされる。
て説明する。図１は本発明の概念を説明する回路図であ
る。図１において、入力回路１はＰ型ＭＯＳトランジス
タＰ５３、Ｐ５４を入力トランジスタとして備える。Ｐ
型ＭＯＳトランジスタＰ５３は入力信号用、Ｐ型ＭＯＳ
トランジスタＰ５４は参照信号用である。Ｐ型ＭＯＳト
ランジスタＰ５３、Ｐ５４のソース端はプリチャージ回
路２のプリチャージ用トランジスタＰ５２に接続されて
いる。Ｐ型ＭＯＳトランジスタＰ５３、Ｐ５４のドレイ
ン端はそれぞれ信号線Ｌ１、Ｌ２によってセンスアンプ
３の差動増幅器の入力に接続されている。信号線Ｌ１、
Ｌ２はプリチャージ回路２のＮ型ＭＯＳトランジスタＮ
５６、Ｎ５７に接続されコントロール端子２１から供給
されるコントロール信号のタイミングに従ってプリチャ
ージされる。
【００１０】以上が通常の積分型入力回路と同様の構成
であるが、本発明の入力回路１ではテスト用のテスト回
路４が信号線Ｌ１、Ｌ２に接続されている。テスト回路
４は入力回路１の入力トランジスタＰ５３、Ｐ５４と逆
導電型のＮ型ＭＯＳトランジスタＮ６９、Ｎ７０のソー
スがそれぞれ信号線Ｌ１、Ｌ２に接続されている。同図
では理解を容易にするために信号線Ｌ１、Ｌ２にそれぞ
れキャパシタＰＡＲ６２、ＰＡＲ６３を接続して記載し
て有る。キャパシタは実際の回路では、入力トランジス
タからセンスアンプ（差動アンプ）までの経路で決まる
容量であって、差動アンプを構成するトランジスタのゲ
ート容量が大部分をしめる。Ｎ型ＭＯＳトランジスタＮ
６９のゲートにはテスト用パッド４１が接続され、ドレ
インにはテスト用パッド４３が接続されている。Ｎ型Ｍ
ＯＳトランジスタＮ７０のゲートにはテスト用パッド４
２が接続され、ドレインにはテスト用パッド４４が接続
されている。
であるが、本発明の入力回路１ではテスト用のテスト回
路４が信号線Ｌ１、Ｌ２に接続されている。テスト回路
４は入力回路１の入力トランジスタＰ５３、Ｐ５４と逆
導電型のＮ型ＭＯＳトランジスタＮ６９、Ｎ７０のソー
スがそれぞれ信号線Ｌ１、Ｌ２に接続されている。同図
では理解を容易にするために信号線Ｌ１、Ｌ２にそれぞ
れキャパシタＰＡＲ６２、ＰＡＲ６３を接続して記載し
て有る。キャパシタは実際の回路では、入力トランジス
タからセンスアンプ（差動アンプ）までの経路で決まる
容量であって、差動アンプを構成するトランジスタのゲ
ート容量が大部分をしめる。Ｎ型ＭＯＳトランジスタＮ
６９のゲートにはテスト用パッド４１が接続され、ドレ
インにはテスト用パッド４３が接続されている。Ｎ型Ｍ
ＯＳトランジスタＮ７０のゲートにはテスト用パッド４
２が接続され、ドレインにはテスト用パッド４４が接続
されている。
【００１１】上記の回路は通常動作時にはプリチャージ
回路２による信号線Ｌ１、Ｌ２のプリチャージが行わ
れ、プリチャージされた信号線Ｌ１、Ｌ２に対してトラ
ンジスタＰ５２がオンする事によってＰ型ＭＯＳトラン
ジスタＰ５３、Ｐ５４のソースに電源電圧ＶＤＤが供給
され、Ｐ型ＭＯＳトランジスタＰ５３、Ｐ５４がオン
し、キャパシタＰＡＲ６２、ＰＡＲ６３に充放電が開始
される。この動作が積分動作である。チャージが完了す
ると、クロックに従って次段のセンスアンプ３によって
データがラッチされ、レファレンス信号線Ｌ２、入力信
号線Ｌ１間の電位差に応じた出力が取り出される。
回路２による信号線Ｌ１、Ｌ２のプリチャージが行わ
れ、プリチャージされた信号線Ｌ１、Ｌ２に対してトラ
ンジスタＰ５２がオンする事によってＰ型ＭＯＳトラン
ジスタＰ５３、Ｐ５４のソースに電源電圧ＶＤＤが供給
され、Ｐ型ＭＯＳトランジスタＰ５３、Ｐ５４がオン
し、キャパシタＰＡＲ６２、ＰＡＲ６３に充放電が開始
される。この動作が積分動作である。チャージが完了す
ると、クロックに従って次段のセンスアンプ３によって
データがラッチされ、レファレンス信号線Ｌ２、入力信
号線Ｌ１間の電位差に応じた出力が取り出される。
【００１２】この時には、テスト回路４のテスト用パッ
ド４１〜４４は開放であり、Ｎ型ＭＯＳトランジスタＮ
６９、Ｎ７０はキャパシタＰＡＲ６２、ＰＡＲ６３に対
しては何の影響も与えない。次にテスト時の動作を説明
する。 （１）入力系のトランジスタＰ５３の測定を行う場合。
ド４１〜４４は開放であり、Ｎ型ＭＯＳトランジスタＮ
６９、Ｎ７０はキャパシタＰＡＲ６２、ＰＡＲ６３に対
しては何の影響も与えない。次にテスト時の動作を説明
する。 （１）入力系のトランジスタＰ５３の測定を行う場合。
【００１３】入力端子input 、vrefには通常の電圧を印
加する。テスト用パッド４１にはＨｉレベルの信号を与
え、Ｎ型ＭＯＳトランジスタＮ６９をオンさせる。テス
ト用パッド４２、４４にＬｏレベルの信号を与え、Ｎ型
ＭＯＳトランジスタＮ７０はオフ状態に保つ。ここでテ
スト用パッド４３にテスト用のＤＣ電圧を順次印加し、
その時のセンスアンプ３の出力が“１”と出力される
か、“０”と出力されるかを判定する。テスト用パッド
４３の供給するＤＣ電圧を変化させていき、出力が
“１”、“０”で変化したときにテスト用パッド４３に
供給されたＤＣ電圧がＰ型ＭＯＳトランジスタＰ５３の
駆動能力を表す事になる。Ｐ型ＭＯＳトランジスタＰ５
３からキャパシタＰＡＲ６２に供給される電流と、Ｎ型
ＭＯＳトランジスタＮ６９によってキャパシタＰＡＲ６
２から引き出される電流が均衡した時にキャパシタＰＡ
Ｒ６２の電位が一定に保たれる。
加する。テスト用パッド４１にはＨｉレベルの信号を与
え、Ｎ型ＭＯＳトランジスタＮ６９をオンさせる。テス
ト用パッド４２、４４にＬｏレベルの信号を与え、Ｎ型
ＭＯＳトランジスタＮ７０はオフ状態に保つ。ここでテ
スト用パッド４３にテスト用のＤＣ電圧を順次印加し、
その時のセンスアンプ３の出力が“１”と出力される
か、“０”と出力されるかを判定する。テスト用パッド
４３の供給するＤＣ電圧を変化させていき、出力が
“１”、“０”で変化したときにテスト用パッド４３に
供給されたＤＣ電圧がＰ型ＭＯＳトランジスタＰ５３の
駆動能力を表す事になる。Ｐ型ＭＯＳトランジスタＰ５
３からキャパシタＰＡＲ６２に供給される電流と、Ｎ型
ＭＯＳトランジスタＮ６９によってキャパシタＰＡＲ６
２から引き出される電流が均衡した時にキャパシタＰＡ
Ｒ６２の電位が一定に保たれる。
【００１４】（２）レファレンス系のトランジスタＰ５
４の測定を行う場合。 今度は入力端子input 、vrefには通常の電圧を印加す
る。テスト用パッド４２にはＨｉレベルの信号を与え、
Ｎ型ＭＯＳトランジスタＮ７０をオンさせる。テスト用
パッド４１、４３にＬｏレベルの信号を与え、Ｎ型ＭＯ
ＳトランジスタＮ６９はオフ状態に保つ。
４の測定を行う場合。 今度は入力端子input 、vrefには通常の電圧を印加す
る。テスト用パッド４２にはＨｉレベルの信号を与え、
Ｎ型ＭＯＳトランジスタＮ７０をオンさせる。テスト用
パッド４１、４３にＬｏレベルの信号を与え、Ｎ型ＭＯ
ＳトランジスタＮ６９はオフ状態に保つ。
【００１５】ここでテスト用パッド４４にテスト用のＤ
Ｃ電圧を順次印加し、その時のセンスアンプ３の出力が
“１”と出力されるか、“０”と出力されるかを判定す
る。テスト用パッド４４の供給するＤＣ電圧を変化させ
ていき、出力が“１”、“０”で変化したときにテスト
用パッド４４に供給されたＤＣ電圧がＰ型ＭＯＳトラン
ジスタＰ５４の駆動能力を表す事になる。Ｐ型ＭＯＳト
ランジスタＰ５４からキャパシタＰＡＲ６３に供給され
る電流と、Ｎ型ＭＯＳトランジスタＮ７０によってキャ
パシタＰＡＲ６３から引き出される電流が均衡した時に
キャパシタＰＡＲ６３の電位が一定に保たれる。
Ｃ電圧を順次印加し、その時のセンスアンプ３の出力が
“１”と出力されるか、“０”と出力されるかを判定す
る。テスト用パッド４４の供給するＤＣ電圧を変化させ
ていき、出力が“１”、“０”で変化したときにテスト
用パッド４４に供給されたＤＣ電圧がＰ型ＭＯＳトラン
ジスタＰ５４の駆動能力を表す事になる。Ｐ型ＭＯＳト
ランジスタＰ５４からキャパシタＰＡＲ６３に供給され
る電流と、Ｎ型ＭＯＳトランジスタＮ７０によってキャ
パシタＰＡＲ６３から引き出される電流が均衡した時に
キャパシタＰＡＲ６３の電位が一定に保たれる。
【００１６】次に、タイミングのチェックについて説明
する。図２は前記図１の積分型入力回路１０を複数並べ
た回路の例である。クロック入力端子１１には外部から
クロック信号が入力される。このクロックを基にクロッ
ク回路１２は内部動作クロックを生成する。クロック回
路１２内には不図示のＤＬＬ回路が含まれ、外部からの
クロックに位相同期するように構成されている。このク
ロック回路１２によって積分クロック信号が生成され
る。この積分クロックはＮ型ＭＯＳトランジスタ１３を
介してテストパッド１４にも出力されている。積分クロ
ック信号は図１の説明でコントロール信号としてコント
ロール端子２１に供給されていた信号である。基準信号
パッド１５は図１のvref端子に入力される参照信号の入
力パッドである。入力パッド１６は図１のinput 端子に
入力される信号の入力パッドである。入力テストパッド
１７は図１のセンスアンプ３の出力であり、テスト用に
設けられたパッドである。
する。図２は前記図１の積分型入力回路１０を複数並べ
た回路の例である。クロック入力端子１１には外部から
クロック信号が入力される。このクロックを基にクロッ
ク回路１２は内部動作クロックを生成する。クロック回
路１２内には不図示のＤＬＬ回路が含まれ、外部からの
クロックに位相同期するように構成されている。このク
ロック回路１２によって積分クロック信号が生成され
る。この積分クロックはＮ型ＭＯＳトランジスタ１３を
介してテストパッド１４にも出力されている。積分クロ
ック信号は図１の説明でコントロール信号としてコント
ロール端子２１に供給されていた信号である。基準信号
パッド１５は図１のvref端子に入力される参照信号の入
力パッドである。入力パッド１６は図１のinput 端子に
入力される信号の入力パッドである。入力テストパッド
１７は図１のセンスアンプ３の出力であり、テスト用に
設けられたパッドである。
【００１７】テスト時にはテストパッド１４から積分ク
ロックを取り出し、クロック入力端子１１に外部入力さ
れる外部からのクロック信号と位相比較を行い、図３に
示すように外部からのクロック信号の立ち上がりエッジ
を中心に所定の期間内に積分クロックが立ち上がってい
れば検査は合格とされる。積分クロックが外部からのク
ロック信号の立ち上がりエッジからずれている場合や、
積分クロックの幅が狭い場合には不合格となる。どの程
度のずれを許容するかは、前記の図１でのテストによっ
て求められたＰ型ＭＯＳトランジスタＰ５３、Ｐ５４の
駆動能力に関係し、求められたＰ型ＭＯＳトランジスタ
Ｐ５３、Ｐ５４の駆動能力で測定された積分期間内に十
分な積分電圧が得られれるか否かが判断基準となる。
ロックを取り出し、クロック入力端子１１に外部入力さ
れる外部からのクロック信号と位相比較を行い、図３に
示すように外部からのクロック信号の立ち上がりエッジ
を中心に所定の期間内に積分クロックが立ち上がってい
れば検査は合格とされる。積分クロックが外部からのク
ロック信号の立ち上がりエッジからずれている場合や、
積分クロックの幅が狭い場合には不合格となる。どの程
度のずれを許容するかは、前記の図１でのテストによっ
て求められたＰ型ＭＯＳトランジスタＰ５３、Ｐ５４の
駆動能力に関係し、求められたＰ型ＭＯＳトランジスタ
Ｐ５３、Ｐ５４の駆動能力で測定された積分期間内に十
分な積分電圧が得られれるか否かが判断基準となる。
【００１８】
【発明の効果】以上の様に本発明によれば、簡単にメモ
リのセットアップタイムのテストが行える入力回路及び
そのテスト方法を提供する事ができる。
リのセットアップタイムのテストが行える入力回路及び
そのテスト方法を提供する事ができる。
【図１】本発明の第１の実施の形態の構成を示すブロッ
ク図である。
ク図である。
【図２】本発明の第１の実施の形態の構成を示すブロッ
ク図である。
ク図である。
【図３】図２の回路を用いたテスト動作を説明する説明
図である。
図である。
１ 入力回路 ２ プリチャージ回路 ３ センスアンプ １０ 積分型入力回路 １１ 外部クロック入力端子 １２ クロック回路 １４ テストパッド Ｐ５２ プリチャージ用トランジスタ Ｐ５３ Ｐ型ＭＯＳトランジスタ Ｐ５４ Ｐ型ＭＯＳトランジスタ
Claims (9)
- 【請求項１】 信号が入力される入力端子と、 第１、第２の電源ライン間に接続されたキャパシタと、 前記入力端子にゲートが接続され前記キャパシタの充放
電を制御する第１の導電型のトランジスタとを備え、 前記キャパシタと前記第１の導電型のトランジスタの接
続点から信号を取り出す入力回路のテスト方法におい
て、 前記接続点に接続された第２の導電型のトランジスタを
設け、前記第１の導電型のトランジスタまたは前記第２
の導電型のトランジスタの一方のトランジスタに一定電
流が流れるような端子電圧を与え、他方のトランジスタ
にはそのトランジスタを流れる電流を変化させる端子電
圧を順次与えて前記第１の導電型のトランジスタの駆動
能力を測定する事を特徴とする積分入力型入力回路のテ
スト方法。 - 【請求項２】 請求項１において、前記第１の導電型の
トランジスタの入力電圧を一定に保持し、前記第２の導
電型のトランジスタのゲート入力電圧を変化させる事を
特徴とする積分入力型入力回路のテスト方法。 - 【請求項３】 請求項１において、前記第１の導電型の
トランジスタの入力電圧および前記第２の導電型のトラ
ンジスタのゲート入力電圧を一定に保持し、前記第２の
導電型のトランジスタのソースまたはドレインの内前記
接続点に接続されない側の電位を順次変化させる事を特
徴とする積分入力型入力回路のテスト方法。 - 【請求項４】 請求項１において、前記第２の導電型の
トランジスタのゲート入力電圧および前記第２の導電型
のトランジスタのソースまたはドレインの内前記接続点
に接続されない側の電位を一定に保持し、前記第１の導
電型のトランジスタの入力電圧を順次変化させる事を特
徴とする積分入力型入力回路のテスト方法。 - 【請求項５】 信号が入力される入力端子と、 第１、第２の電源ライン間に接続されたキャパシタと、 前記入力端子に接続されたゲートと前記キャパシタに接
続されたソースまたはドレインを有し、前記キャパシタ
の充放電を制御する第１の導電型のトランジスタと、 ソースまたはドレインが前記接続点に接続された第２の
導電型のトランジスタと、 通常動作時に前記第２の導電型のトランジスタを非活性
状態にする電位を前記第２の導電型のトランジスタのゲ
ートに供給する切り替え手段と、 前記第２の導電型のトランジスタのソースまたはドレイ
ンの内前記接続点に接続されなかった側の端子に駆動電
圧を供給する電圧端子と、を備えた事を特徴とする積分
入力型入力回路。 - 【請求項６】 請求項５において、前記キャパシタは前
記第１の導電型のトランジスタのゲート容量及び後段に
接続されるセンスアンプ回路のトランジスタのゲート容
量を含む事を特徴とする積分入力型入力回路。 - 【請求項７】 信号が入力されるゲート入力端子と、第
１の信号線に接続されたドレインと電源線に接続された
ソースを有する第１の導電型の第１のトランジスタと、 参照信号が入力されるゲート入力端子と、第２の信号線
に接続されたドレインと電源線に接続されたソースを有
する第１の導電型の第２のトランジスタと、 前記第１、第２のトランジスタとそれぞれ第１、第２の
信号線を介して接続された差動入力型センスアンプと、 ソースまたはドレインが前記第１、第２の信号線に接続
された第２の導電型の第３、第４のトランジスタと、通
常動作時に前記第２の導電型のトランジスタを非活性状
態にする電位を前記第２の導電型のトランジスタのゲー
トに供給する切り替え手段と、 前記第２の導電型のトランジスタのソースまたはドレイ
ンの内前記接続点に接続されなかった側の端子に駆動電
圧を供給する電圧端子と、を備えた事を特徴とする積分
入力型入力回路。 - 【請求項８】 入力される信号電圧を参照電圧と比較し
て０又は１を決定するデジタル信号入力回路において、 上記信号電圧を外部から与えられる積分タイミング信号
に応じて決定される期間アナログ電圧として積分する信
号電圧積分回路と、 クロック入力端子と、 前記クロック入力端子に接続され前記積分タイミング信
号を生成するクロック回路と、 前記積分タイミング信号をモニタするクロックモニタ端
子と、 を備えたことを特徴とする積分入力型入力回路。 - 【請求項９】 請求項８において、前記信号電圧積分回
路の出力をモニタする出力モニタ端子を備えたことを特
徴とする積分入力型入力回路。
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