JPH10178098A - アンチヒューズ素子を有する半導体集積回路装置 - Google Patents
アンチヒューズ素子を有する半導体集積回路装置Info
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- JPH10178098A JPH10178098A JP8339419A JP33941996A JPH10178098A JP H10178098 A JPH10178098 A JP H10178098A JP 8339419 A JP8339419 A JP 8339419A JP 33941996 A JP33941996 A JP 33941996A JP H10178098 A JPH10178098 A JP H10178098A
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Abstract
(57)【要約】
【課題】 スイッチオフ現象によるアンチヒューズ素子
のフィラメント部分の断線を防止し、プログラム終了後
に不意にプログラム内容が変化することのない信頼性が
高いアンチヒューズ素子を有する半導体集積回路装置の
提供。 【解決手段】 半導体集積回路装置に搭載されたアンチ
ヒューズ素子ＡＦの一方の電極と電源端子との間に、電
源端子に入力されるプログラム電圧よりも高いノイズを
緩和（又は吸収）するノイズ抑制手段を備える。ノイズ
抑制手段は抵抗体Ｒで構成される。抵抗体ＲはMISFETの
ゲート電極７Ｇと同一工程で形成されたゲート配線７Ｒ
で構成される。
のフィラメント部分の断線を防止し、プログラム終了後
に不意にプログラム内容が変化することのない信頼性が
高いアンチヒューズ素子を有する半導体集積回路装置の
提供。 【解決手段】 半導体集積回路装置に搭載されたアンチ
ヒューズ素子ＡＦの一方の電極と電源端子との間に、電
源端子に入力されるプログラム電圧よりも高いノイズを
緩和（又は吸収）するノイズ抑制手段を備える。ノイズ
抑制手段は抵抗体Ｒで構成される。抵抗体ＲはMISFETの
ゲート電極７Ｇと同一工程で形成されたゲート配線７Ｒ
で構成される。
Description
【０００１】
【発明の属する技術分野】本発明はアンチヒューズ素子
を有する半導体集積回路装置に関する。特に本発明は、
電源端子にアンチヒューズ素子の一方の電極が電気的に
接続された半導体集積回路装置に関する。本発明におい
て、前記アンチヒューズ素子はフィールドプログラマブ
ルゲートアレイ（ＦＰＧＡ）、プログラマブルリードオ
ンリーメモリ（ＰＲＯＭ）等の半導体集積回路装置を構
築する。
を有する半導体集積回路装置に関する。特に本発明は、
電源端子にアンチヒューズ素子の一方の電極が電気的に
接続された半導体集積回路装置に関する。本発明におい
て、前記アンチヒューズ素子はフィールドプログラマブ
ルゲートアレイ（ＦＰＧＡ）、プログラマブルリードオ
ンリーメモリ（ＰＲＯＭ）等の半導体集積回路装置を構
築する。
【０００２】
【従来の技術】ＦＰＧＡ、ＰＲＯＭ等の半導体集積回路
装置に搭載されたアンチヒューズ素子は、例えば下記文
献に記載される通り、下層電極、アンチヒューズ用絶縁
膜及び上層電極を備える。IEEE,Electron Device Lette
r,Vol.12,No.4,April 1991,pp.151-153.、IEEE,Electro
n Device Letter,Vol.13,No.9,September,1992,pp.488-
490.。
装置に搭載されたアンチヒューズ素子は、例えば下記文
献に記載される通り、下層電極、アンチヒューズ用絶縁
膜及び上層電極を備える。IEEE,Electron Device Lette
r,Vol.12,No.4,April 1991,pp.151-153.、IEEE,Electro
n Device Letter,Vol.13,No.9,September,1992,pp.488-
490.。
【０００３】アンチヒューズ素子の下層電極、上層電極
は、いずれも半導体集積回路装置に搭載される回路間、
素子間等を電気的に接続する配線を利用し、この配線と
同一配線層に同一配線材料で形成される。つまり、アン
チヒューズ素子の下層電極は半導体集積回路装置の第１
層目配線と同一製造プロセスにおいて形成され、上層電
極は第２層目配線と同一製造プロセスにおいて形成され
る。前記アンチヒューズ用絶縁膜は、下層電極の表面上
に形成され、下層電極と上層電極との間に形成される。
は、いずれも半導体集積回路装置に搭載される回路間、
素子間等を電気的に接続する配線を利用し、この配線と
同一配線層に同一配線材料で形成される。つまり、アン
チヒューズ素子の下層電極は半導体集積回路装置の第１
層目配線と同一製造プロセスにおいて形成され、上層電
極は第２層目配線と同一製造プロセスにおいて形成され
る。前記アンチヒューズ用絶縁膜は、下層電極の表面上
に形成され、下層電極と上層電極との間に形成される。
【０００４】前記アンチヒューズ素子のプログラムはユ
ーザにおいて任意に行える。プログラムはプログラムし
たい箇所のアンチヒューズ素子にプログラム電圧を印加
することにより行われる。
ーザにおいて任意に行える。プログラムはプログラムし
たい箇所のアンチヒューズ素子にプログラム電圧を印加
することにより行われる。
【０００５】この電源端子に供給されるプログラム電圧
は半導体集積回路装置の回路動作電圧よりも高い電圧を
使用し、このプログラム電圧はアンチヒューズ素子の下
層電極と上層電極との間に印加される。プログラム電圧
が印加されるとアンチヒューズ用絶縁膜が破壊され、こ
のアンチヒューズ用絶縁膜の破壊された箇所には上下電
極材料が溶融して流れ込み、上下電極間を電気的に接続
するフィラメント（導通路）が形成される。プログラム
は半導体集積回路装置の製造プロセスが終了した後に実
施できるので、製品完成までに要する期間が短縮できる
特徴がある。
は半導体集積回路装置の回路動作電圧よりも高い電圧を
使用し、このプログラム電圧はアンチヒューズ素子の下
層電極と上層電極との間に印加される。プログラム電圧
が印加されるとアンチヒューズ用絶縁膜が破壊され、こ
のアンチヒューズ用絶縁膜の破壊された箇所には上下電
極材料が溶融して流れ込み、上下電極間を電気的に接続
するフィラメント（導通路）が形成される。プログラム
は半導体集積回路装置の製造プロセスが終了した後に実
施できるので、製品完成までに要する期間が短縮できる
特徴がある。
【０００６】
【発明が解決しようとする課題】しかしながら、前述の
半導体集積回路装置に搭載されたアンチヒューズ素子に
おいては、プログラム終了後、動作中にフィラメント部
分が断線するスイッチオフ現象が発生し、回路動作しな
くなるという課題があった。スイッチオフ現象とは、ア
ンチヒューズ素子の上下電極間にプログラム電圧よりも
高いノイズ電圧が印加された場合にフィラメントがジュ
ール熱で溶融し、フィラメントが断線する現象である、
と本願発明者は考察している。スイッチオフ現象の発生
要因となるノイズ電圧には例えば人為的に発生した静電
気がある。
半導体集積回路装置に搭載されたアンチヒューズ素子に
おいては、プログラム終了後、動作中にフィラメント部
分が断線するスイッチオフ現象が発生し、回路動作しな
くなるという課題があった。スイッチオフ現象とは、ア
ンチヒューズ素子の上下電極間にプログラム電圧よりも
高いノイズ電圧が印加された場合にフィラメントがジュ
ール熱で溶融し、フィラメントが断線する現象である、
と本願発明者は考察している。スイッチオフ現象の発生
要因となるノイズ電圧には例えば人為的に発生した静電
気がある。
【０００７】本発明は上記課題を解決するためになされ
たものである。
たものである。
【０００８】従って、本発明の目的は、スイッチオフ現
象によるアンチヒューズ素子のフィラメント部分の断線
を防止し、プログラム終了後に不意にプログラム内容が
変化することのない信頼性が高いアンチヒューズ素子を
有する半導体集積回路装置の提供にある。
象によるアンチヒューズ素子のフィラメント部分の断線
を防止し、プログラム終了後に不意にプログラム内容が
変化することのない信頼性が高いアンチヒューズ素子を
有する半導体集積回路装置の提供にある。
【０００９】さらに、本発明の目的は、前記目的を達成
するとともに、前記アンチヒューズ素子に流れる信号遅
延を減少し、回路動作速度の高速化が実現できる半導体
集積回路装置の提供にある。
するとともに、前記アンチヒューズ素子に流れる信号遅
延を減少し、回路動作速度の高速化が実現できる半導体
集積回路装置の提供にある。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、請求項１に記載された発明は、電源端子にアンチヒ
ューズ素子の一方の電極が電気的に接続された半導体集
積回路装置において、前記電源端子とアンチヒューズ素
子の一方の電極との間にアンチヒューズ素子のフィラメ
ントを断線させるノイズを緩和又は吸収するノイズ抑制
手段を備え、前記電源端子に入力されたノイズによるア
ンチヒューズ素子のフィラメントの断線を前記ノイズ抑
制手段により防止したことを特徴とする。請求項１に記
載された発明においては、例えば人為的取り扱いにより
発生した静電気がプログラム電圧よりも高いノイズとし
て電源端子に入力した場合、ノイズの大半がアンチヒュ
ーズ素子に到達する前にノイズ抑制手段により緩和又は
吸収される。この結果、アンチヒューズ素子のフィラメ
ントにはノイズ抑制手段により緩和されたノイズ又は大
半が吸収されたノイズが供給されるので、フィラメント
部分においてジュール熱の発生が抑制され、フィラメン
トの断線が防止できる。
に、請求項１に記載された発明は、電源端子にアンチヒ
ューズ素子の一方の電極が電気的に接続された半導体集
積回路装置において、前記電源端子とアンチヒューズ素
子の一方の電極との間にアンチヒューズ素子のフィラメ
ントを断線させるノイズを緩和又は吸収するノイズ抑制
手段を備え、前記電源端子に入力されたノイズによるア
ンチヒューズ素子のフィラメントの断線を前記ノイズ抑
制手段により防止したことを特徴とする。請求項１に記
載された発明においては、例えば人為的取り扱いにより
発生した静電気がプログラム電圧よりも高いノイズとし
て電源端子に入力した場合、ノイズの大半がアンチヒュ
ーズ素子に到達する前にノイズ抑制手段により緩和又は
吸収される。この結果、アンチヒューズ素子のフィラメ
ントにはノイズ抑制手段により緩和されたノイズ又は大
半が吸収されたノイズが供給されるので、フィラメント
部分においてジュール熱の発生が抑制され、フィラメン
トの断線が防止できる。
【００１１】請求項２に記載された発明は、請求項１に
記載された半導体集積回路装置において、前記ノイズ抑
制手段が前記電源端子とアンチヒューズ素子の一方の電
極との間に直列に接続され、かつ前記アンチヒューズ素
子のフィラメントの抵抗値に比べて大きな抵抗値を有す
る抵抗体であることを特徴とする。請求項２に記載され
た発明においては、電源端子に入力したノイズがアンチ
ヒューズ素子に到達する前に抵抗体により緩和されるの
で、アンチヒューズ素子のフィラメントの断線が防止で
きる。
記載された半導体集積回路装置において、前記ノイズ抑
制手段が前記電源端子とアンチヒューズ素子の一方の電
極との間に直列に接続され、かつ前記アンチヒューズ素
子のフィラメントの抵抗値に比べて大きな抵抗値を有す
る抵抗体であることを特徴とする。請求項２に記載され
た発明においては、電源端子に入力したノイズがアンチ
ヒューズ素子に到達する前に抵抗体により緩和されるの
で、アンチヒューズ素子のフィラメントの断線が防止で
きる。
【００１２】請求項３に記載された発明は、請求項２に
記載される半導体集積回路装置において、前記抵抗体が
前記アンチヒューズ素子のフィラメントの抵抗値に対し
て3-20倍の範囲の抵抗値に設定されたことを特徴とす
る。請求項３に記載された発明においては、抵抗体の抵
抗値がアンチヒューズ素子のフィラメントの抵抗値の 3
倍以上に設定されることにより、電源端子に入力される
ノイズを充分に緩和できるので、前記フィラメントの断
線が防止できる。さらに、抵抗体の抵抗値がアンチヒュ
ーズ素子のフィラメントの抵抗値の20倍以下に設定され
ることにより、アンチヒューズ素子のフィラメントを流
れる信号遅延が抑制できるので、回路動作速度の高速化
が実現できる。
記載される半導体集積回路装置において、前記抵抗体が
前記アンチヒューズ素子のフィラメントの抵抗値に対し
て3-20倍の範囲の抵抗値に設定されたことを特徴とす
る。請求項３に記載された発明においては、抵抗体の抵
抗値がアンチヒューズ素子のフィラメントの抵抗値の 3
倍以上に設定されることにより、電源端子に入力される
ノイズを充分に緩和できるので、前記フィラメントの断
線が防止できる。さらに、抵抗体の抵抗値がアンチヒュ
ーズ素子のフィラメントの抵抗値の20倍以下に設定され
ることにより、アンチヒューズ素子のフィラメントを流
れる信号遅延が抑制できるので、回路動作速度の高速化
が実現できる。
【００１３】請求項４に記載された発明は、請求項２又
は請求項３に記載された半導体集積回路装置において、
前記電源端子と抵抗体との間にはスイッチ素子としての
MISFET(Metal Insulator Semiconductor Field Effect
Transistor)が配置され、前記抵抗体は前記MISFETのゲ
ート電極と同一導電層に形成される同一ゲート材料で形
成されたことを特徴とする。請求項４に記載された発明
においては、抵抗体がMISFETのゲート電極と同一導電層
に同一ゲート材料で形成できるので、抵抗体が簡易に組
み込める。製造プロセス的な特徴としては、MISFETのゲ
ート電極を形成する工程と同一工程において（工程を兼
用して）抵抗体が形成できるので、抵抗体を形成する工
程に相当する工程分、製造工程数が削減できる。
は請求項３に記載された半導体集積回路装置において、
前記電源端子と抵抗体との間にはスイッチ素子としての
MISFET(Metal Insulator Semiconductor Field Effect
Transistor)が配置され、前記抵抗体は前記MISFETのゲ
ート電極と同一導電層に形成される同一ゲート材料で形
成されたことを特徴とする。請求項４に記載された発明
においては、抵抗体がMISFETのゲート電極と同一導電層
に同一ゲート材料で形成できるので、抵抗体が簡易に組
み込める。製造プロセス的な特徴としては、MISFETのゲ
ート電極を形成する工程と同一工程において（工程を兼
用して）抵抗体が形成できるので、抵抗体を形成する工
程に相当する工程分、製造工程数が削減できる。
【００１４】請求項５に記載された発明は、請求項１に
記載された半導体集積回路装置において、前記ノイズ抑
制手段が前記電源端子とアンチヒューズ素子の少なくと
も一方の電極との間に並列的に接続されたダイオード素
子、又は前記電源端子とアンチヒューズ素子の一方の電
極との間に直列的に接続されたMISFETであることを特徴
とする。
記載された半導体集積回路装置において、前記ノイズ抑
制手段が前記電源端子とアンチヒューズ素子の少なくと
も一方の電極との間に並列的に接続されたダイオード素
子、又は前記電源端子とアンチヒューズ素子の一方の電
極との間に直列的に接続されたMISFETであることを特徴
とする。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態に係る
アンチヒューズ素子を有しCMOS構造を採用する半導体集
積回路装置について説明する。
アンチヒューズ素子を有しCMOS構造を採用する半導体集
積回路装置について説明する。
【００１６】回路構成 図１は本発明の実施の形態に係るアンチヒューズ素子の
回路構成図である。図１に示すように、電気的に並列接
続されたアンチヒューズ素子ＡＦ１及びＡＦ２の一方の
電極はスイッチング素子として使用されるトランジスタ
Ｔｒを通してプログラム電源端子Ｐｐに接続される。ア
ンチヒューズ素子ＡＦ１は、プログラムによりプログラ
ムされ、フィラメントを生成した状態を示す。アンチヒ
ューズ素子ＡＦ２は、プログラムによりプログラムがな
されず、フィラメントを生成しない状態を示す。
回路構成図である。図１に示すように、電気的に並列接
続されたアンチヒューズ素子ＡＦ１及びＡＦ２の一方の
電極はスイッチング素子として使用されるトランジスタ
Ｔｒを通してプログラム電源端子Ｐｐに接続される。ア
ンチヒューズ素子ＡＦ１は、プログラムによりプログラ
ムされ、フィラメントを生成した状態を示す。アンチヒ
ューズ素子ＡＦ２は、プログラムによりプログラムがな
されず、フィラメントを生成しない状態を示す。
【００１７】前記プログラム電源端子Ｐｐはアンチヒュ
ーズ素子ＡＦ１をプログラムするのに必要なプログラム
電圧を供給する。プログラム電圧は本実施形態において
１０Ｖを使用する。なお、アンチヒューズ素子ＡＦ１の
フィラメントに流れる回路動作電圧は３−５Ｖの範囲の
電圧を使用する。トランジスタＴｒはCMOSトランジスタ
で形成される。このCMOSトランジスタのゲート電極はス
イッチング制御端子Ｐｃに接続される。
ーズ素子ＡＦ１をプログラムするのに必要なプログラム
電圧を供給する。プログラム電圧は本実施形態において
１０Ｖを使用する。なお、アンチヒューズ素子ＡＦ１の
フィラメントに流れる回路動作電圧は３−５Ｖの範囲の
電圧を使用する。トランジスタＴｒはCMOSトランジスタ
で形成される。このCMOSトランジスタのゲート電極はス
イッチング制御端子Ｐｃに接続される。
【００１８】前記アンチヒューズ素子ＡＦ１及びＡＦ２
とプログラム電源端子Ｐｐとの間の経路、詳細にはアン
チヒューズ素子ＡＦ１及びＡＦ２とトランジスタＴｒと
の間の経路にはノイズ抑制手段が配置される。ノイズ抑
制手段は、本実施形態において、経路に直列に接続され
た抵抗体Ｒで形成される。この抵抗体Ｒは、プログラム
電源端子Ｐｐに入力されるプログラム電圧よりも高いノ
イズをなまらせて緩和する機能を有する。
とプログラム電源端子Ｐｐとの間の経路、詳細にはアン
チヒューズ素子ＡＦ１及びＡＦ２とトランジスタＴｒと
の間の経路にはノイズ抑制手段が配置される。ノイズ抑
制手段は、本実施形態において、経路に直列に接続され
た抵抗体Ｒで形成される。この抵抗体Ｒは、プログラム
電源端子Ｐｐに入力されるプログラム電圧よりも高いノ
イズをなまらせて緩和する機能を有する。
【００１９】構 造 図２は前記アンチヒューズ素子ＡＦ１、ＡＦ２、トラン
ジスタＴｒ及びノイズ抑制手段である抵抗体Ｒを含む平
面図、図３は図２に示すＡ−Ａ線で切った断面図であ
る。
ジスタＴｒ及びノイズ抑制手段である抵抗体Ｒを含む平
面図、図３は図２に示すＡ−Ａ線で切った断面図であ
る。
【００２０】半導体集積回路装置は単結晶siからなる p
型半導体基板１を主体に構成される。この半導体基板１
においてnチャネルMISFETの形成領域の主面部にはp型ウ
エル領域２が形成され、pチャネルMISFETの形成領域の
主面部にn型ウエル領域３が形成される。
型半導体基板１を主体に構成される。この半導体基板１
においてnチャネルMISFETの形成領域の主面部にはp型ウ
エル領域２が形成され、pチャネルMISFETの形成領域の
主面部にn型ウエル領域３が形成される。
【００２１】p型ウエル領域２、n型ウエル領域３のそれ
ぞれの素子間分離領域の主面上にはフィールド絶縁膜４
が形成される。フィールド絶縁膜４は例えば選択酸化法
で半導体基板１の表面を酸化して形成したSiO2で形成さ
れる。p型ウエル領域２の素子間分離領域の主面部にはp
型チャネルストッパ領域５が形成される。
ぞれの素子間分離領域の主面上にはフィールド絶縁膜４
が形成される。フィールド絶縁膜４は例えば選択酸化法
で半導体基板１の表面を酸化して形成したSiO2で形成さ
れる。p型ウエル領域２の素子間分離領域の主面部にはp
型チャネルストッパ領域５が形成される。
【００２２】前記nチャネルMISFETは、チャネル形成領
域として使用されるp型ウエル領域２、ゲート絶縁膜
６、ゲート電極７Ｇ、ソース領域及びドレイン領域とし
て使用される一対のn型半導体領域８を備える。詳細な
説明は省略するが、本実施形態において、nチャネルMIS
FETはサリサイド構造を有し、ゲート電極７Ｇは多結晶S
i膜とシリサイド膜とが積層されたポリサイド構造で形
成されるとともに、n型半導体領域８は表面部分にシリ
サイド層を有する。ゲート電極７Ｇのシリサイド膜、n
型半導体領域８のシリサイド層はこの材料に限定されな
いがTiSi2で形成される。さらに、nチャネルMISFETはLD
D構造で形成され、n型半導体領域８のチャネル形成領域
側の不純物濃度は低く設定される。
域として使用されるp型ウエル領域２、ゲート絶縁膜
６、ゲート電極７Ｇ、ソース領域及びドレイン領域とし
て使用される一対のn型半導体領域８を備える。詳細な
説明は省略するが、本実施形態において、nチャネルMIS
FETはサリサイド構造を有し、ゲート電極７Ｇは多結晶S
i膜とシリサイド膜とが積層されたポリサイド構造で形
成されるとともに、n型半導体領域８は表面部分にシリ
サイド層を有する。ゲート電極７Ｇのシリサイド膜、n
型半導体領域８のシリサイド層はこの材料に限定されな
いがTiSi2で形成される。さらに、nチャネルMISFETはLD
D構造で形成され、n型半導体領域８のチャネル形成領域
側の不純物濃度は低く設定される。
【００２３】前記pチャネルMISFETは、チャネル形成領
域として使用されるn型ウエル領域３、ゲート絶縁膜
６、ゲート電極７Ｇ、ソース領域及びドレイン領域とし
て使用される一対のp型半導体領域９を備える。同様にp
チャネルMISFETはサリサイド構造を有し、かつLDD構造
で形成される。
域として使用されるn型ウエル領域３、ゲート絶縁膜
６、ゲート電極７Ｇ、ソース領域及びドレイン領域とし
て使用される一対のp型半導体領域９を備える。同様にp
チャネルMISFETはサリサイド構造を有し、かつLDD構造
で形成される。
【００２４】前記ノイズ抑制手段である抵抗体Ｒはゲー
ト配線７Ｒで形成される。このゲート配線７Ｒは、フィ
ールド絶縁膜４の表面上に形成され、nチャネルMISFE
T、pチャネルMISFETのそれぞれのゲート電極７Ｇと同一
導電層（ゲート配線層）にゲート電極７Ｇと同一ゲート
材料により形成される。すなわち、本実施形態におい
て、ゲート配線７Ｒは多結晶Si膜及びTiSi2膜の積層膜
で形成されたポリサイド膜で形成される。ゲート配線７
Ｒにおいて、多結晶Si膜の比抵抗値に比べてTiSi2膜の
比抵抗値は小さいので、TiSi2膜のサイズが抵抗体Ｒの
実効的な抵抗値を支配する。また、ゲート配線７Ｒは、
後述するAlを主体とする第１層目配線や第２層目配線の
比抵抗値に比べて比抵抗値が大きいので、微細な占有面
積において充分な抵抗値を設定できる。
ト配線７Ｒで形成される。このゲート配線７Ｒは、フィ
ールド絶縁膜４の表面上に形成され、nチャネルMISFE
T、pチャネルMISFETのそれぞれのゲート電極７Ｇと同一
導電層（ゲート配線層）にゲート電極７Ｇと同一ゲート
材料により形成される。すなわち、本実施形態におい
て、ゲート配線７Ｒは多結晶Si膜及びTiSi2膜の積層膜
で形成されたポリサイド膜で形成される。ゲート配線７
Ｒにおいて、多結晶Si膜の比抵抗値に比べてTiSi2膜の
比抵抗値は小さいので、TiSi2膜のサイズが抵抗体Ｒの
実効的な抵抗値を支配する。また、ゲート配線７Ｒは、
後述するAlを主体とする第１層目配線や第２層目配線の
比抵抗値に比べて比抵抗値が大きいので、微細な占有面
積において充分な抵抗値を設定できる。
【００２５】前記アンチヒューズ素子ＡＦ１及びＡＦ２
は、nチャネルMISFET、pチャネルMISFET及び抵抗体Ｒを
覆う層間絶縁膜１０の表面上に形成される。アンチヒュ
ーズ素子ＡＦ１、ＡＦ２はいずれも下層電極１２Ｆ、ア
ンチヒューズ用絶縁膜１５、上層電極１６Ｆのそれぞれ
を順次積層した構造で形成される。
は、nチャネルMISFET、pチャネルMISFET及び抵抗体Ｒを
覆う層間絶縁膜１０の表面上に形成される。アンチヒュ
ーズ素子ＡＦ１、ＡＦ２はいずれも下層電極１２Ｆ、ア
ンチヒューズ用絶縁膜１５、上層電極１６Ｆのそれぞれ
を順次積層した構造で形成される。
【００２６】下層電極１２Ｆは、半導体集積回路装置の
第１層目配線１２と同一導電層でかつ同一配線材料で形
成される。第１層目配線１２は、層間絶縁膜１０の表面
上に形成され、本実施形態においてAl若しくはCu、又は
少なくともAl、Cuのいずれか一方を含む合金膜及びその
表面上に積層されたTiWシリサイド膜の複合膜で形成さ
れる。つまり、下層電極１２Ｆは第１層目配線１２と同
様の複合膜で形成される。
第１層目配線１２と同一導電層でかつ同一配線材料で形
成される。第１層目配線１２は、層間絶縁膜１０の表面
上に形成され、本実施形態においてAl若しくはCu、又は
少なくともAl、Cuのいずれか一方を含む合金膜及びその
表面上に積層されたTiWシリサイド膜の複合膜で形成さ
れる。つまり、下層電極１２Ｆは第１層目配線１２と同
様の複合膜で形成される。
【００２７】アンチヒューズ用絶縁膜１５は、第１層目
配線１２及び下層電極１２Ｆの表面上を覆う層間絶縁膜
１３に形成された開口１４内において、下層電極１２Ｆ
の表面上に形成される。
配線１２及び下層電極１２Ｆの表面上を覆う層間絶縁膜
１３に形成された開口１４内において、下層電極１２Ｆ
の表面上に形成される。
【００２８】上層電極１６Ｆは、第２層目配線１６と同
一導電層でかつ同一配線材料で形成される。第２層目配
線１６は、層間絶縁膜１３の表面上であってアンチヒュ
ーズ用絶縁膜１５の表面上に形成され、本実施形態にお
いてAl-Cu合金膜で形成される。つまり、上層電極１６
Ｆは同様にAl-Cu合金膜で形成される。
一導電層でかつ同一配線材料で形成される。第２層目配
線１６は、層間絶縁膜１３の表面上であってアンチヒュ
ーズ用絶縁膜１５の表面上に形成され、本実施形態にお
いてAl-Cu合金膜で形成される。つまり、上層電極１６
Ｆは同様にAl-Cu合金膜で形成される。
【００２９】このように構成されるアンチヒューズ素子
ＡＦ１、ＡＦ２のそれぞれにおいて、プログラムにより
アンチヒューズ素子ＡＦ１がプログラムされ、アンチヒ
ューズ素子ＡＦ１の下層電極１２Ｆと上層電極１６Ｆと
の間を電気的に接続するフィラメントＦが形成される。
ＡＦ１、ＡＦ２のそれぞれにおいて、プログラムにより
アンチヒューズ素子ＡＦ１がプログラムされ、アンチヒ
ューズ素子ＡＦ１の下層電極１２Ｆと上層電極１６Ｆと
の間を電気的に接続するフィラメントＦが形成される。
【００３０】アンチヒューズ素子ＡＦ１、ＡＦ２のそれ
ぞれの下層電極１２Ｆは、層間絶縁膜１０に形成された
接続孔１１を通して抵抗体Ｒであるゲート配線７Ｒに電
気的に接続される。上層電極１６Ｆは第２層目配線１６
を通して内部回路に接続される。
ぞれの下層電極１２Ｆは、層間絶縁膜１０に形成された
接続孔１１を通して抵抗体Ｒであるゲート配線７Ｒに電
気的に接続される。上層電極１６Ｆは第２層目配線１６
を通して内部回路に接続される。
【００３１】第２層目配線１６及びアンチヒューズ素子
ＡＦ１、ＡＦ２のそれぞれの上層電極１６Ｆ上にはファ
イナルパッシベーション膜１７が形成される。
ＡＦ１、ＡＦ２のそれぞれの上層電極１６Ｆ上にはファ
イナルパッシベーション膜１７が形成される。
【００３２】製造方法 図４及び図５は前述の半導体集積回路装置の製造方法を
各工程毎に説明する断面図である。
各工程毎に説明する断面図である。
【００３３】まず、半導体基板１にn型ウエル領域３、p
型ウエル領域２のそれぞれを形成した後、素子間分離領
域においてn型ウエル領域３、p型ウエル領域２のそれぞ
れの主面上にフィールド絶縁膜４を形成する（図４参
照）。さらに、このフィールド絶縁膜４の形成とほぼ同
一工程において、p型ウエル領域２の素子間分離領域の
主面部にp型チャネルストッパ領域５を形成する。
型ウエル領域２のそれぞれを形成した後、素子間分離領
域においてn型ウエル領域３、p型ウエル領域２のそれぞ
れの主面上にフィールド絶縁膜４を形成する（図４参
照）。さらに、このフィールド絶縁膜４の形成とほぼ同
一工程において、p型ウエル領域２の素子間分離領域の
主面部にp型チャネルストッパ領域５を形成する。
【００３４】次に、図４に示すように、p型ウエル領域
２の主面に nチャネルMISFET、n型ウエル領域３の主面
にpチャネルMISFETをそれぞれ形成するとともに、フィ
ールド絶縁膜３の表面上に抵抗体Ｒを形成する。
２の主面に nチャネルMISFET、n型ウエル領域３の主面
にpチャネルMISFETをそれぞれ形成するとともに、フィ
ールド絶縁膜３の表面上に抵抗体Ｒを形成する。
【００３５】前記nチャネルMISFET、pチャネルMISFETに
おいては、まずゲート絶縁膜６を形成した後に、ゲート
絶縁膜６の表面上に多結晶Si膜を形成する。多結晶Si膜
は、CVD法又はスパッタ法で堆積し、低抵抗化を目的と
して不純物（例えばP）を導入した後にパターンニング
される。そして、この多結晶Si膜をマスクにp型ウエル
領域２の主面部にはn型半導体領域８が形成され、n型ウ
エル領域３の主面部にはp型半導体領域９が形成され
る。n型半導体領域８、p型半導体領域９はいずれもイオ
ン注入法により形成される。本実施形態においてnチャ
ネルMISFET、pチャネルMISFETはいずれもLDD構造で形成
されるので、イオン注入法は、多結晶Si膜をマスクに低
い濃度で不純物を注入し、サイドウォールスペーサを形
成し後にこのサイドウォールスペーサをマスクに高い濃
度で不純物を注入する。この後、サリサイド構造を形成
するために、全面に高融点金属膜例えばTi膜をスパッタ
法により形成し、シリサイド化処理を行い、多結晶Si膜
の表面上、n型半導体領域８の表面上、p型半導体領域９
の表面上にそれぞれTiSi2膜を形成する。
おいては、まずゲート絶縁膜６を形成した後に、ゲート
絶縁膜６の表面上に多結晶Si膜を形成する。多結晶Si膜
は、CVD法又はスパッタ法で堆積し、低抵抗化を目的と
して不純物（例えばP）を導入した後にパターンニング
される。そして、この多結晶Si膜をマスクにp型ウエル
領域２の主面部にはn型半導体領域８が形成され、n型ウ
エル領域３の主面部にはp型半導体領域９が形成され
る。n型半導体領域８、p型半導体領域９はいずれもイオ
ン注入法により形成される。本実施形態においてnチャ
ネルMISFET、pチャネルMISFETはいずれもLDD構造で形成
されるので、イオン注入法は、多結晶Si膜をマスクに低
い濃度で不純物を注入し、サイドウォールスペーサを形
成し後にこのサイドウォールスペーサをマスクに高い濃
度で不純物を注入する。この後、サリサイド構造を形成
するために、全面に高融点金属膜例えばTi膜をスパッタ
法により形成し、シリサイド化処理を行い、多結晶Si膜
の表面上、n型半導体領域８の表面上、p型半導体領域９
の表面上にそれぞれTiSi2膜を形成する。
【００３６】シリサイド化されないTi膜は選択的に除去
される。このシリサイド化処理が終了すると、ゲート電
極７Ｇ、n型半導体領域８、p型半導体領域９がそれぞれ
形成され、nチャネルMISFET及びpチャネルMISFETが完成
する。
される。このシリサイド化処理が終了すると、ゲート電
極７Ｇ、n型半導体領域８、p型半導体領域９がそれぞれ
形成され、nチャネルMISFET及びpチャネルMISFETが完成
する。
【００３７】さらに、ゲート電極７Ｇを形成する工程と
同一工程においてノイズ抑制手段としての抵抗体Ｒであ
るゲート配線７Ｒが形成される。本実施形態において、
実効的に抵抗値を支配するゲート配線７ＲのTiSi2膜は3
0nmの膜厚で形成するので、配線幅を約2μmとした場
合、配線長1μm当りで8.7Ωの抵抗値が得られ、約1.15
μm-11.5μmの配線長により10-100Ωの抵抗値が容易に
得られる。
同一工程においてノイズ抑制手段としての抵抗体Ｒであ
るゲート配線７Ｒが形成される。本実施形態において、
実効的に抵抗値を支配するゲート配線７ＲのTiSi2膜は3
0nmの膜厚で形成するので、配線幅を約2μmとした場
合、配線長1μm当りで8.7Ωの抵抗値が得られ、約1.15
μm-11.5μmの配線長により10-100Ωの抵抗値が容易に
得られる。
【００３８】次に、図５に示すように、第１層目配線１
２、第２層目配線１６を形成するとともに、アンチヒュ
ーズ素子ＡＦ１及びＡＦ２を形成する。
２、第２層目配線１６を形成するとともに、アンチヒュ
ーズ素子ＡＦ１及びＡＦ２を形成する。
【００３９】まず、層間絶縁膜１０を形成した後に、接
続孔１１を形成し、層間絶縁膜１０の表面上に第１層目
配線１２を形成する。この第１層目配線１２を形成する
工程と同一工程において、アンチヒューズ素子ＡＦ１、
ＡＦ２のそれぞれの下層電極１２Ｆが形成される。第１
層目配線１２、下層電極１２ＦはAl-Cu膜上に例えばWSi
膜を積層した複合膜で形成される。Al-Cu膜はスパッタ
法により 800nmの膜厚で形成される。WSi膜は例えばス
パッタ法により200nmの膜厚で形成され、アモルファス
状態で形成される。
続孔１１を形成し、層間絶縁膜１０の表面上に第１層目
配線１２を形成する。この第１層目配線１２を形成する
工程と同一工程において、アンチヒューズ素子ＡＦ１、
ＡＦ２のそれぞれの下層電極１２Ｆが形成される。第１
層目配線１２、下層電極１２ＦはAl-Cu膜上に例えばWSi
膜を積層した複合膜で形成される。Al-Cu膜はスパッタ
法により 800nmの膜厚で形成される。WSi膜は例えばス
パッタ法により200nmの膜厚で形成され、アモルファス
状態で形成される。
【００４０】そして、第１層目配線１２、下層電極１２
Ｆを覆う層間絶縁膜１３を形成し、下層電極１２Ｆ上の
層間絶縁膜１３を除去して開口１４を形成する。この
後、開口１４内において下層電極１２Ｆの表面上にアン
チヒューズ用絶縁膜１５を形成する。本実施形態におい
てアンチヒューズ用絶縁膜１５にはSi3N4膜が使用さ
れ、このSi3N4膜はシラン、アンモニア及び窒素ガスの
気相反応を使用するプラズマCVD法で堆積される。Si3N4
膜は、5-100nmの膜厚の範囲で形成され、本実施形態に
おいては例えば10nmの膜厚で形成される。
Ｆを覆う層間絶縁膜１３を形成し、下層電極１２Ｆ上の
層間絶縁膜１３を除去して開口１４を形成する。この
後、開口１４内において下層電極１２Ｆの表面上にアン
チヒューズ用絶縁膜１５を形成する。本実施形態におい
てアンチヒューズ用絶縁膜１５にはSi3N4膜が使用さ
れ、このSi3N4膜はシラン、アンモニア及び窒素ガスの
気相反応を使用するプラズマCVD法で堆積される。Si3N4
膜は、5-100nmの膜厚の範囲で形成され、本実施形態に
おいては例えば10nmの膜厚で形成される。
【００４１】そして、層間絶縁膜１３（実際には全面に
形成されるアンチヒューズ用絶縁膜１５）の表面上に第
２層目配線１６を形成する。この第２層目配線１６を形
成する工程と同一工程において、アンチヒューズ素子Ａ
Ｆ１、ＡＦ２のそれぞれの下層電極１２Ｆ上であってア
ンチヒューズ用絶縁膜１５の表面上に上層電極１６Ｆを
形成する。第２層目配線１６、上層電極１６ＦはAl-Cu
膜で形成され、このAl-Cu膜はスパッタ法により800nmの
膜厚で形成される。
形成されるアンチヒューズ用絶縁膜１５）の表面上に第
２層目配線１６を形成する。この第２層目配線１６を形
成する工程と同一工程において、アンチヒューズ素子Ａ
Ｆ１、ＡＦ２のそれぞれの下層電極１２Ｆ上であってア
ンチヒューズ用絶縁膜１５の表面上に上層電極１６Ｆを
形成する。第２層目配線１６、上層電極１６ＦはAl-Cu
膜で形成され、このAl-Cu膜はスパッタ法により800nmの
膜厚で形成される。
【００４２】最後に、全面にファイナルパッシベーショ
ン膜１７を形成することにより、アンチヒューズ素子Ａ
Ｆ１及びＡＦ２を有する半導体集積回路装置が完成す
る。
ン膜１７を形成することにより、アンチヒューズ素子Ａ
Ｆ１及びＡＦ２を有する半導体集積回路装置が完成す
る。
【００４３】ノイズ抑制手段による効果 図６は本実施形態に係るノイズ抑制手段である抵抗体Ｒ
を配置しない場合の電流電圧特性図、図７は抵抗体Ｒを
配置した場合の電流電圧特性図である。
を配置しない場合の電流電圧特性図、図７は抵抗体Ｒを
配置した場合の電流電圧特性図である。
【００４４】図６に示すように、プログラムされフィラ
メントＦが形成されたアンチヒューズ素子ＡＦ１におい
て、電圧及び電流が増加すると突然にフィラメントＦが
断線するスイッチオフ現象が発生する。アンチヒューズ
素子ＡＦ１のフィラメントＦの抵抗値は10Ωであり、約
0.2V-0.4Vの電圧が印加され、20mA-40mAの電流が流れる
と、フィラメントＦは断線する。
メントＦが形成されたアンチヒューズ素子ＡＦ１におい
て、電圧及び電流が増加すると突然にフィラメントＦが
断線するスイッチオフ現象が発生する。アンチヒューズ
素子ＡＦ１のフィラメントＦの抵抗値は10Ωであり、約
0.2V-0.4Vの電圧が印加され、20mA-40mAの電流が流れる
と、フィラメントＦは断線する。
【００４５】これに対して、図７に示すように、アンチ
ヒューズ素子ＡＦ１とプログラム電源端子Ｐｐとの間に
直列に抵抗体Ｒが挿入され、抵抗体Ｒの抵抗値をフィラ
メントＦの抵抗値よりも大きくすることにより、抵抗体
Ｒでノイズがなまりかつ緩和されるので、スイッチオフ
現象に基づくフィラメントＦの断線は発生しない。抵抗
体Ｒの抵抗値を 100Ωに設定し、フィラメントＦの抵抗
値の約10倍に設定した場合には、約5Vの電圧、約50mAの
電流においてもフィラメントＦは断線しない。
ヒューズ素子ＡＦ１とプログラム電源端子Ｐｐとの間に
直列に抵抗体Ｒが挿入され、抵抗体Ｒの抵抗値をフィラ
メントＦの抵抗値よりも大きくすることにより、抵抗体
Ｒでノイズがなまりかつ緩和されるので、スイッチオフ
現象に基づくフィラメントＦの断線は発生しない。抵抗
体Ｒの抵抗値を 100Ωに設定し、フィラメントＦの抵抗
値の約10倍に設定した場合には、約5Vの電圧、約50mAの
電流においてもフィラメントＦは断線しない。
【００４６】図８は本実施形態に係る抵抗体Ｒの抵抗値
の変化とスイッチオフ現象の発生割合との間の関係を示
す図である。横軸は抵抗体Ｒとアンチヒューズ素子ＡＦ
１のフィラメントＦとの間の抵抗値の比を示し、縦軸は
スイッチオフ現象の発生する割合% を示す。フィラメン
トＦの抵抗値は10Ωに固定され、抵抗体Ｒの抵抗値は10
Ω、20Ω、30Ω、…と変化させる。抵抗体Ｒの抵抗値を
10Ω、すなわち抵抗比1の場合には約80%の割合でスイッ
チオフ現象によるフィラメントＦの断線が発生した。こ
の割合は100個の試料に基づく結果である。抵抗体Ｒの
抵抗値を20Ωに増加し、抵抗比を 2とした場合には約30
%の割合でフィラメントＦの断線が発生する。そして、
抵抗体Ｒの抵抗値を30Ω以上に設定した場合、すなわち
抵抗比を 3以上とした場合にはほとんどフィラメントＦ
の断線が発生しない。従って、抵抗体Ｒの抵抗値にはア
ンチヒューズ素子ＡＦ１のフィラメントＦの抵抗値の 3
倍以上が必要とされる。
の変化とスイッチオフ現象の発生割合との間の関係を示
す図である。横軸は抵抗体Ｒとアンチヒューズ素子ＡＦ
１のフィラメントＦとの間の抵抗値の比を示し、縦軸は
スイッチオフ現象の発生する割合% を示す。フィラメン
トＦの抵抗値は10Ωに固定され、抵抗体Ｒの抵抗値は10
Ω、20Ω、30Ω、…と変化させる。抵抗体Ｒの抵抗値を
10Ω、すなわち抵抗比1の場合には約80%の割合でスイッ
チオフ現象によるフィラメントＦの断線が発生した。こ
の割合は100個の試料に基づく結果である。抵抗体Ｒの
抵抗値を20Ωに増加し、抵抗比を 2とした場合には約30
%の割合でフィラメントＦの断線が発生する。そして、
抵抗体Ｒの抵抗値を30Ω以上に設定した場合、すなわち
抵抗比を 3以上とした場合にはほとんどフィラメントＦ
の断線が発生しない。従って、抵抗体Ｒの抵抗値にはア
ンチヒューズ素子ＡＦ１のフィラメントＦの抵抗値の 3
倍以上が必要とされる。
【００４７】さらに、あまり抵抗体Ｒの抵抗値を高くし
すぎると、具体的には抵抗体Ｒの抵抗値がフィラメント
Ｆの20倍を超えると、フィラメントＦに流れる信号遅延
が許容範囲を超え、回路動作速度が遅くなるので、抵抗
体Ｒの抵抗値はフィラメントＦの抵抗値の20倍以下に設
定する必要がある。
すぎると、具体的には抵抗体Ｒの抵抗値がフィラメント
Ｆの20倍を超えると、フィラメントＦに流れる信号遅延
が許容範囲を超え、回路動作速度が遅くなるので、抵抗
体Ｒの抵抗値はフィラメントＦの抵抗値の20倍以下に設
定する必要がある。
【００４８】変形例 図９、図１０はそれぞれノイズ抑制手段の変形例を説明
する回路構成図である。図９に示すノイズ抑制手段はア
ンチヒューズ素子ＡＦ１、ＡＦ２のそれぞれとプログラ
ム電源端子Ｐｐとの間に直列に挿入されたMISFETＲｔで
形成される。このMISFETＲｔは、プログラム電源端子Ｐ
ｐ側の半導体領域とこの半導体領域が形成されるウエル
領域とで寄生的に形成されるダイオード素子によりノイ
ズを吸収し、またチャネル抵抗によりノイズを緩和す
る。
する回路構成図である。図９に示すノイズ抑制手段はア
ンチヒューズ素子ＡＦ１、ＡＦ２のそれぞれとプログラ
ム電源端子Ｐｐとの間に直列に挿入されたMISFETＲｔで
形成される。このMISFETＲｔは、プログラム電源端子Ｐ
ｐ側の半導体領域とこの半導体領域が形成されるウエル
領域とで寄生的に形成されるダイオード素子によりノイ
ズを吸収し、またチャネル抵抗によりノイズを緩和す
る。
【００４９】図１０に示すノイズ抑制手段はアンチヒュ
ーズ素子ＡＦ１、ＡＦ２のそれぞれとプログラム電源端
子Ｐｐとの間に並列的に挿入されたダイオード素子Ｄで
形成される。ダイオード素子Ｄはノイズを吸収できる。
ーズ素子ＡＦ１、ＡＦ２のそれぞれとプログラム電源端
子Ｐｐとの間に並列的に挿入されたダイオード素子Ｄで
形成される。ダイオード素子Ｄはノイズを吸収できる。
【００５０】さらに、本発明においては、ノイズ抑制手
段は、アンチヒューズ素子ＡＦ１、ＡＦ２のそれぞれと
プログラム電源端子Ｐｐとの間であって、トランジスタ
Ｔｒとプログラム電源端子Ｐｐとの間に配置できる。
段は、アンチヒューズ素子ＡＦ１、ＡＦ２のそれぞれと
プログラム電源端子Ｐｐとの間であって、トランジスタ
Ｔｒとプログラム電源端子Ｐｐとの間に配置できる。
【００５１】さらに、本発明においては、ノイズ抑制手
段としての抵抗体Ｒを半導体領域（拡散層）で形成でき
る。
段としての抵抗体Ｒを半導体領域（拡散層）で形成でき
る。
【００５２】
【発明の効果】本発明においては、スイッチオフ現象に
よるアンチヒューズ素子のフィラメント部分の断線を防
止し、プログラム終了後に不意にプログラム内容が変化
することのない信頼性が高いアンチヒューズ素子を有す
る半導体集積回路装置が提供できる。
よるアンチヒューズ素子のフィラメント部分の断線を防
止し、プログラム終了後に不意にプログラム内容が変化
することのない信頼性が高いアンチヒューズ素子を有す
る半導体集積回路装置が提供できる。
【００５３】さらに、本発明においては、前記効果に加
えて、前記アンチヒューズ素子に流れる信号遅延を減少
し、回路動作速度の高速化が実現できるアンチヒューズ
素子を有する半導体集積回路装置が提供できる。
えて、前記アンチヒューズ素子に流れる信号遅延を減少
し、回路動作速度の高速化が実現できるアンチヒューズ
素子を有する半導体集積回路装置が提供できる。
【図１】 本発明の実施の形態に係るアンチヒューズ素
子の回路構成図である。
子の回路構成図である。
【図２】 アンチヒューズ素子、トランジスタ及びノイ
ズ抑制手段である抵抗体を含む平面図である。
ズ抑制手段である抵抗体を含む平面図である。
【図３】 図２に示すＡ−Ａ線で切った断面図である。
【図４】 前述の半導体集積回路装置の製造方法を説明
する第１工程における断面図である。
する第１工程における断面図である。
【図５】 第２工程における断面図である。
【図６】 ノイズ抑制手段である抵抗体を配置しない場
合の電流電圧特性図である。
合の電流電圧特性図である。
【図７】 ノイズ抑制手段である抵抗体を配置した場合
の電流電圧特性図である。
の電流電圧特性図である。
【図８】 抵抗体の抵抗値の変化とスイッチオフ現象の
発生割合との間の関係を示す図である。
発生割合との間の関係を示す図である。
【図９】 ノイズ抑制手段の変形例を説明する回路構成
図である。
図である。
【図１０】 ノイズ抑制手段の変形例を説明する回路構
成図である。
成図である。
１ 半導体基板、７Ｇ ゲート電極、７Ｒ ゲート配
線、１２ 第１層目配線、１２Ｆ 下層電極、１５ ア
ンチヒューズ用絶縁膜、１６ 第２層目配線、１６Ｆ
上層電極、ＡＦ アンチヒューズ素子、Ｔｒ トランジ
スタ、Ｐｐ プログラム電源端子、Ｒ 抵抗体（ノイズ
抑制手段）、Ｒｔ MISFET（ノイズ抑制手段）、Ｄ ダ
イオード素子（ノイズ抑制手段）、Ｆ フィラメント。
線、１２ 第１層目配線、１２Ｆ 下層電極、１５ ア
ンチヒューズ用絶縁膜、１６ 第２層目配線、１６Ｆ
上層電極、ＡＦ アンチヒューズ素子、Ｔｒ トランジ
スタ、Ｐｐ プログラム電源端子、Ｒ 抵抗体（ノイズ
抑制手段）、Ｒｔ MISFET（ノイズ抑制手段）、Ｄ ダ
イオード素子（ノイズ抑制手段）、Ｆ フィラメント。
Claims (5)
- 【請求項１】 電源端子にアンチヒューズ素子の一方の
電極が電気的に接続された半導体集積回路装置におい
て、 前記電源端子とアンチヒューズ素子の一方の電極との間
にアンチヒューズ素子のフィラメントを断線させるノイ
ズを緩和又は吸収するノイズ抑制手段を備え、 前記電源端子に入力されたノイズによるアンチヒューズ
素子のフィラメントの断線を前記ノイズ抑制手段により
防止したことを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１に記載された半導体集積回路装
置において、 前記ノイズ抑制手段は、前記電源端子とアンチヒューズ
素子の一方の電極との間に直列に接続され、かつ前記ア
ンチヒューズ素子のフィラメントの抵抗値に比べて大き
な抵抗値を有する抵抗体であることを特徴とする半導体
集積回路装置。 - 【請求項３】 請求項２に記載される半導体集積回路装
置において、 前記抵抗体は、前記アンチヒューズ素子のフィラメント
の抵抗値に対して3-20倍の範囲の抵抗値に設定されたこ
とを特徴とする半導体集積回路装置。 - 【請求項４】 請求項２又は請求項３に記載された半導
体集積回路装置において、 前記電源端子と抵抗体との間にはスイッチ素子としての
MISFETが配置され、前記抵抗体は前記MISFETのゲート電
極と同一導電層に形成される同一ゲート材料で形成され
たことを特徴とする半導体集積回路装置。 - 【請求項５】 請求項１に記載された半導体集積回路装
置において、 前記ノイズ抑制手段は、前記電源端子とアンチヒューズ
素子の少なくとも一方の電極との間に並列的に接続され
たダイオード素子、又は前記電源端子とアンチヒューズ
素子の一方の電極との間に直列的に接続されたMISFETで
あることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8339419A JPH10178098A (ja) | 1996-12-19 | 1996-12-19 | アンチヒューズ素子を有する半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8339419A JPH10178098A (ja) | 1996-12-19 | 1996-12-19 | アンチヒューズ素子を有する半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10178098A true JPH10178098A (ja) | 1998-06-30 |
Family
ID=18327299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8339419A Pending JPH10178098A (ja) | 1996-12-19 | 1996-12-19 | アンチヒューズ素子を有する半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10178098A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007123864A (ja) * | 2005-09-29 | 2007-05-17 | Semiconductor Energy Lab Co Ltd | 記憶装置 |
| WO2010032599A1 (en) * | 2008-09-19 | 2010-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| WO2010038601A1 (en) * | 2008-09-30 | 2010-04-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
| WO2011004874A1 (ja) * | 2009-07-09 | 2011-01-13 | 株式会社村田製作所 | アンチヒューズ素子 |
| JP2012043970A (ja) * | 2010-08-19 | 2012-03-01 | Renesas Electronics Corp | 半導体装置、メモリ装置への書込方法、メモリ装置からの読出方法、及び半導体装置の製造方法 |
| CN104347637A (zh) * | 2013-07-24 | 2015-02-11 | 力旺电子股份有限公司 | 反熔丝单次可编程存储胞及存储器的操作方法 |
| WO2016117225A1 (ja) * | 2015-01-20 | 2016-07-28 | ソニー株式会社 | メモリセルおよびメモリ装置 |
-
1996
- 1996-12-19 JP JP8339419A patent/JPH10178098A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2007123864A (ja) * | 2005-09-29 | 2007-05-17 | Semiconductor Energy Lab Co Ltd | 記憶装置 |
| WO2010032599A1 (en) * | 2008-09-19 | 2010-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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