JPH10160512A - 磁気エンコーダ - Google Patents
磁気エンコーダInfo
- Publication number
- JPH10160512A JPH10160512A JP32422396A JP32422396A JPH10160512A JP H10160512 A JPH10160512 A JP H10160512A JP 32422396 A JP32422396 A JP 32422396A JP 32422396 A JP32422396 A JP 32422396A JP H10160512 A JPH10160512 A JP H10160512A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- circuit chip
- magnetic encoder
- substrate
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Transmission And Conversion Of Sensor Element Output (AREA)
- Measurement Of Length, Angles, Or The Like Using Electric Or Magnetic Means (AREA)
Abstract
(57)【要約】
【課題】 小型コンパクトな実装を実現した高信頼性の
磁気エンコーダを提供する。 【解決手段】 ピッチλで着磁された第１部材１と、こ
の第１部材１に対して相対移動可能に対向配置されて相
対移動に伴う第１部材１からの磁界変化を検出するため
の複数のＭＲ素子４が配列形成された第２部材２とを有
する磁気エンコーダであって、第２部材２上にＭＲ素子
４の出力信号を処理する信号処理回路を集積形成した集
積回路チップ３が搭載され、かつＭＲ素子４はこの集積
回路チップ３上に絶縁層を介して薄膜によりパターン形
成されている。
磁気エンコーダを提供する。 【解決手段】 ピッチλで着磁された第１部材１と、こ
の第１部材１に対して相対移動可能に対向配置されて相
対移動に伴う第１部材１からの磁界変化を検出するため
の複数のＭＲ素子４が配列形成された第２部材２とを有
する磁気エンコーダであって、第２部材２上にＭＲ素子
４の出力信号を処理する信号処理回路を集積形成した集
積回路チップ３が搭載され、かつＭＲ素子４はこの集積
回路チップ３上に絶縁層を介して薄膜によりパターン形
成されている。
Description
【０００１】
【発明の属する技術分野】この発明は、ノギスやマイク
ロメータ等に適用される、相対移動する部材間の磁気的
結合の変化を検出して相対移動量を検出する磁気エンコ
ーダに関する。
ロメータ等に適用される、相対移動する部材間の磁気的
結合の変化を検出して相対移動量を検出する磁気エンコ
ーダに関する。
【０００２】
【従来の技術】相対移動する部材の位置，角度等の検出
を行うエンコーダの一つに、磁気エンコーダがある。磁
気エンコーダは、Ｎ極とＳ極が交互に所定ピッチλで配
列形成された第１部材（例えば着磁スケール）と、この
第１部材に対して相対移動可能に対向配置されて相対移
動に伴う磁界変化を検出する素子が形成された第２部材
とにより構成される。第２部材には例えば、第１〜第４
の磁気抵抗（ＭＲ）素子が着磁スケールの磁極配列ピッ
チ（着磁ピッチ）λとの関係で順次λ／４（＝９０°）
ずつ位相がずれた状態に配置される。
を行うエンコーダの一つに、磁気エンコーダがある。磁
気エンコーダは、Ｎ極とＳ極が交互に所定ピッチλで配
列形成された第１部材（例えば着磁スケール）と、この
第１部材に対して相対移動可能に対向配置されて相対移
動に伴う磁界変化を検出する素子が形成された第２部材
とにより構成される。第２部材には例えば、第１〜第４
の磁気抵抗（ＭＲ）素子が着磁スケールの磁極配列ピッ
チ（着磁ピッチ）λとの関係で順次λ／４（＝９０°）
ずつ位相がずれた状態に配置される。
【０００３】第２部材上の第１〜第４のＭＲ素子は、例
えば１８０°位相がずれたもの同士を直列接続したブリ
ッジ回路により変位検知回路が構成される。第１〜第４
のＭＲ素子は、部材の相対移動方向とは直交する長手方
向に着磁されていて、これらに供給される直流電流と着
磁スケールからの水平方向磁界との相互作用により磁化
が回転し、抵抗値が変化する。各ＭＲ素子に作用する水
平方向磁界の大きさは、相対移動に応じてピッチλで周
期的に変化し、従って磁化回転角も周期的に変化するこ
とから、ブリッジ出力端には互いに位相が９０°ずれた
正弦波状信号が得られる。これらの正弦波状信号を処理
することにより、変位量を求めることができる。
えば１８０°位相がずれたもの同士を直列接続したブリ
ッジ回路により変位検知回路が構成される。第１〜第４
のＭＲ素子は、部材の相対移動方向とは直交する長手方
向に着磁されていて、これらに供給される直流電流と着
磁スケールからの水平方向磁界との相互作用により磁化
が回転し、抵抗値が変化する。各ＭＲ素子に作用する水
平方向磁界の大きさは、相対移動に応じてピッチλで周
期的に変化し、従って磁化回転角も周期的に変化するこ
とから、ブリッジ出力端には互いに位相が９０°ずれた
正弦波状信号が得られる。これらの正弦波状信号を処理
することにより、変位量を求めることができる。
【０００４】従来、この種の磁気エンコーダにおいて、
ＭＲ素子を形成する基板としては、ガラス基板やセラミ
ック基板が用いられている。一方、ＭＲ素子の出力信号
を処理する信号処理回路を集積回路化した場合、この集
積回路とＭＲ素子とを実装する方法として、（ａ）ＭＲ
素子が形成された基板と集積回路が実装された基板とを
フレキシブルプリント（ＦＰＣ）基板により接続する方
法、（ｂ）ＭＲ素子をパターン形成した基板の裏面に集
積回路チップを実装する方法、等が用いられていた。
ＭＲ素子を形成する基板としては、ガラス基板やセラミ
ック基板が用いられている。一方、ＭＲ素子の出力信号
を処理する信号処理回路を集積回路化した場合、この集
積回路とＭＲ素子とを実装する方法として、（ａ）ＭＲ
素子が形成された基板と集積回路が実装された基板とを
フレキシブルプリント（ＦＰＣ）基板により接続する方
法、（ｂ）ＭＲ素子をパターン形成した基板の裏面に集
積回路チップを実装する方法、等が用いられていた。
【０００５】
【発明が解決しようとする課題】しかし、従来の実装方
法では、実装寸法が大きくなり、小型のハンドツールを
実現する上で問題がある。ＭＲ素子と集積回路とに別々
の基板を用いる（ａ）の方法に比べ、基板を共通化する
（ｂ）の方が実装密度は高くなるが、それでもＭＲ素子
と集積回路とは別々の領域を占有するため、小型化には
限界がある。また、ＭＲ素子が形成された面を基準面と
して着磁スケールに対して所定ギャップで対向させるこ
とが必要であるが、集積回路を実装すると、基準面を正
確に確保することが困難になる。更に、ＭＲ素子を着磁
スケールに対向させた場合には、汚染等に対する防護構
造が複雑になる。
法では、実装寸法が大きくなり、小型のハンドツールを
実現する上で問題がある。ＭＲ素子と集積回路とに別々
の基板を用いる（ａ）の方法に比べ、基板を共通化する
（ｂ）の方が実装密度は高くなるが、それでもＭＲ素子
と集積回路とは別々の領域を占有するため、小型化には
限界がある。また、ＭＲ素子が形成された面を基準面と
して着磁スケールに対して所定ギャップで対向させるこ
とが必要であるが、集積回路を実装すると、基準面を正
確に確保することが困難になる。更に、ＭＲ素子を着磁
スケールに対向させた場合には、汚染等に対する防護構
造が複雑になる。
【０００６】この発明は、上記事情を考慮してなされた
もので、小型コンパクトな実装を実現した高信頼性の磁
気エンコーダを提供することを目的としている。
もので、小型コンパクトな実装を実現した高信頼性の磁
気エンコーダを提供することを目的としている。
【０００７】
【課題を解決するための手段】この発明は、Ｎ極とＳ極
を所定ピッチで交互に配列形成してなる第１部材と、こ
の第１部材に対して相対移動可能に対向配置されて相対
移動に伴う第１部材からの磁界変化を検出するための複
数の磁気抵抗素子が配列形成された第２部材とを有する
磁気エンコーダにおいて、前記第２部材上に前記磁気抵
抗素子の出力信号を処理する信号処理回路を集積形成し
た集積回路チップが搭載され、かつ前記磁気抵抗素子は
前記集積回路チップ上に絶縁層を介して薄膜によりパタ
ーン形成されていることを特徴としている。
を所定ピッチで交互に配列形成してなる第１部材と、こ
の第１部材に対して相対移動可能に対向配置されて相対
移動に伴う第１部材からの磁界変化を検出するための複
数の磁気抵抗素子が配列形成された第２部材とを有する
磁気エンコーダにおいて、前記第２部材上に前記磁気抵
抗素子の出力信号を処理する信号処理回路を集積形成し
た集積回路チップが搭載され、かつ前記磁気抵抗素子は
前記集積回路チップ上に絶縁層を介して薄膜によりパタ
ーン形成されていることを特徴としている。
【０００８】この発明はまた、前記第２部材が、配線及
びリードが形成された絶縁性基板であり、この基板の前
記第１部材に対向する側の面に前記集積回路チップが搭
載され、このチップ搭載部が樹脂で封止されていること
を特徴とする。この場合好ましくは、絶縁性基板の第１
部材に対向する側の面には凹部が形成され、この凹部に
集積回路チップが搭載されて、樹脂で封止したときにチ
ップ搭載部が基板周辺と同じ平面になるようにする。こ
の発明は更に、前記第２部材が、前記第１部材に対向す
る面と反対側の面に配線及び入出力端子が形成された基
板であり、この基板の前記配線が形成された側の面に前
記集積回路チップが搭載されていることを特徴とする。
この発明は更に、前記集積回路チップの回路素子及び前
記磁気抵抗素子に接続される金属配線が、前記絶縁層上
に前記磁気抵抗素子をパターン形成した後に形成されて
いることを特徴とする。この発明は更にまた、前記第２
部材上の複数の磁気抵抗素子として、互いに位相が９０
°ずつずれた４相に対応する４個の磁気抵抗素子を１セ
ットとして複数セットの磁気抵抗素子がアレイ配列さ
れ、かつ各セット内の同相の磁気抵抗素子は一つの磁気
検知素子として直列接続されていることを特徴とする。
びリードが形成された絶縁性基板であり、この基板の前
記第１部材に対向する側の面に前記集積回路チップが搭
載され、このチップ搭載部が樹脂で封止されていること
を特徴とする。この場合好ましくは、絶縁性基板の第１
部材に対向する側の面には凹部が形成され、この凹部に
集積回路チップが搭載されて、樹脂で封止したときにチ
ップ搭載部が基板周辺と同じ平面になるようにする。こ
の発明は更に、前記第２部材が、前記第１部材に対向す
る面と反対側の面に配線及び入出力端子が形成された基
板であり、この基板の前記配線が形成された側の面に前
記集積回路チップが搭載されていることを特徴とする。
この発明は更に、前記集積回路チップの回路素子及び前
記磁気抵抗素子に接続される金属配線が、前記絶縁層上
に前記磁気抵抗素子をパターン形成した後に形成されて
いることを特徴とする。この発明は更にまた、前記第２
部材上の複数の磁気抵抗素子として、互いに位相が９０
°ずつずれた４相に対応する４個の磁気抵抗素子を１セ
ットとして複数セットの磁気抵抗素子がアレイ配列さ
れ、かつ各セット内の同相の磁気抵抗素子は一つの磁気
検知素子として直列接続されていることを特徴とする。
【０００９】この発明によると、信号処理回路となる集
積回路チップ上にＭＲ素子を一体形成しているから、各
素子部品が小型かつコンパクトに実装された磁気エンコ
ーダが得られ、磁気エンコーダの高信頼性及び低価格化
が図られる。特に、第２部材として配線及びリードが形
成された絶縁性基板を用い、その表面に形成された凹部
に集積回路チップを搭載してこれを樹脂封止して、第１
部材に対向する側の面を平坦なものとすれば、集積回路
チップ上のＭＲ素子の面を基準面とする第１部材との間
のギャップを小さい値に最適設定することが容易であ
り、これにより高性能の磁気エンコーダが得られる。ま
た、第２部材としてＦＰＣ基板を用いて、第１部材に対
向する面と反対側の面を配線面としてこの配線面に集積
回路チップを搭載すれば、ＭＲ素子を含む回路素子の汚
染等に対する防護機能が高いものとなる。更に、位相が
９０°ずつずれた４個のＭＲ素子を１セットとして複数
セットのＭＲ素子をアレイ配列して、各セット内の同相
のＭＲ素子を一つの磁気検知素子として直列接続すれ
ば、ＭＲ素子のばらつきの影響が相殺されて無調整で高
Ｓ／Ｎの変位検出が可能になるだけでなく、磁気検知素
子としてのインピーダンス増加により消費電力の削減が
図られる。
積回路チップ上にＭＲ素子を一体形成しているから、各
素子部品が小型かつコンパクトに実装された磁気エンコ
ーダが得られ、磁気エンコーダの高信頼性及び低価格化
が図られる。特に、第２部材として配線及びリードが形
成された絶縁性基板を用い、その表面に形成された凹部
に集積回路チップを搭載してこれを樹脂封止して、第１
部材に対向する側の面を平坦なものとすれば、集積回路
チップ上のＭＲ素子の面を基準面とする第１部材との間
のギャップを小さい値に最適設定することが容易であ
り、これにより高性能の磁気エンコーダが得られる。ま
た、第２部材としてＦＰＣ基板を用いて、第１部材に対
向する面と反対側の面を配線面としてこの配線面に集積
回路チップを搭載すれば、ＭＲ素子を含む回路素子の汚
染等に対する防護機能が高いものとなる。更に、位相が
９０°ずつずれた４個のＭＲ素子を１セットとして複数
セットのＭＲ素子をアレイ配列して、各セット内の同相
のＭＲ素子を一つの磁気検知素子として直列接続すれ
ば、ＭＲ素子のばらつきの影響が相殺されて無調整で高
Ｓ／Ｎの変位検出が可能になるだけでなく、磁気検知素
子としてのインピーダンス増加により消費電力の削減が
図られる。
【００１０】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例に係
るリニアエンコーダとしての磁気エンコーダの構成を示
す。図示のように、第１部材１と第２部材２とが、所定
ギャップをもって矢印で示す方向に相対移動可能に対向
配置される。第１部材１は図５に示すように、Ｎ極とＳ
極とがピッチλをもって配列形成された着磁スケールで
ある。
の実施例を説明する。図１は、この発明の一実施例に係
るリニアエンコーダとしての磁気エンコーダの構成を示
す。図示のように、第１部材１と第２部材２とが、所定
ギャップをもって矢印で示す方向に相対移動可能に対向
配置される。第１部材１は図５に示すように、Ｎ極とＳ
極とがピッチλをもって配列形成された着磁スケールで
ある。
【００１１】第２部材２は、絶縁性基板２０により構成
されている。この実施例の場合絶縁性基板２０は、例え
ばグリーンシート法により作られる多層セラミック基板
であって、図２の断面図に示すように、内部配線２１及
びリード２２が形成され、第１部材１に対向する側の面
には凹部２３が形成されていて、この凹部に信号処理回
路を構成する集積回路チップ３、その他の部品５が搭載
されている。集積回路チップ３の表面には後述するよう
にＭＲ素子４もパターン形成されており、端子パッドは
例えばボンディングワイヤ３１により基板上の配線２１
に接続されている。集積回路チップ３が搭載された凹部
２３は、基板２０の周辺部と同じ面位置になるように樹
脂６で封止されて平坦化されている。
されている。この実施例の場合絶縁性基板２０は、例え
ばグリーンシート法により作られる多層セラミック基板
であって、図２の断面図に示すように、内部配線２１及
びリード２２が形成され、第１部材１に対向する側の面
には凹部２３が形成されていて、この凹部に信号処理回
路を構成する集積回路チップ３、その他の部品５が搭載
されている。集積回路チップ３の表面には後述するよう
にＭＲ素子４もパターン形成されており、端子パッドは
例えばボンディングワイヤ３１により基板上の配線２１
に接続されている。集積回路チップ３が搭載された凹部
２３は、基板２０の周辺部と同じ面位置になるように樹
脂６で封止されて平坦化されている。
【００１２】図３は、集積回路チップ３の要部断面構造
を示している。集積回路チップ３はシリコン基板３０に
ＭＯＳトランジスタ３２等が集積形成され、表面がシリ
コン酸化膜等の絶縁層３３で覆われる。この絶縁層３３
は好ましくは平坦化技術により表面が平坦になるように
形成されて、その上に第１部材１に対向する複数のＭＲ
素子４がアレイ配列されている。ＭＲ素子４はスパッタ
法によるパーマロイ薄膜によりパターン形成される。
を示している。集積回路チップ３はシリコン基板３０に
ＭＯＳトランジスタ３２等が集積形成され、表面がシリ
コン酸化膜等の絶縁層３３で覆われる。この絶縁層３３
は好ましくは平坦化技術により表面が平坦になるように
形成されて、その上に第１部材１に対向する複数のＭＲ
素子４がアレイ配列されている。ＭＲ素子４はスパッタ
法によるパーマロイ薄膜によりパターン形成される。
【００１３】ＭＲ素子４のスパッタには数１００℃の基
板温度を必要とするため、集積回路チップ３としてＡｌ
等の金属配線まで形成した後にＭＲ素子４のスパッタを
行うことは好ましくない。そのためこの実施例では、集
積回路チップ３の素子間接続を行う金属配線３５は、Ｍ
Ｒ素子４を絶縁層３３上にパターン形成した後に形成し
ている。具体的には、ＭＲ素子４を形成し、さらにＭＲ
素子４を保護する保護膜３４を形成した後に、リソグラ
フィによるコンタクト孔開けを行って金属配線３５を形
成している。この金属配線３５は集積回路チップ３の素
子間接続と同時に、ＭＲ素子４の相互接続及び集積回路
チップ３の素子との接続にも用いられている。
板温度を必要とするため、集積回路チップ３としてＡｌ
等の金属配線まで形成した後にＭＲ素子４のスパッタを
行うことは好ましくない。そのためこの実施例では、集
積回路チップ３の素子間接続を行う金属配線３５は、Ｍ
Ｒ素子４を絶縁層３３上にパターン形成した後に形成し
ている。具体的には、ＭＲ素子４を形成し、さらにＭＲ
素子４を保護する保護膜３４を形成した後に、リソグラ
フィによるコンタクト孔開けを行って金属配線３５を形
成している。この金属配線３５は集積回路チップ３の素
子間接続と同時に、ＭＲ素子４の相互接続及び集積回路
チップ３の素子との接続にも用いられている。
【００１４】図４は、この実施例による磁気エンコーダ
の等価回路である。集積回路チップ３はこの実施例の場
合、信号増幅回路３０１，内挿回路３０２，計数回路３
０３及び演算回路３０４を含む。この集積回路チップ３
上に配列形成されるＭＲ素子４は、実際には後述するよ
うに４相分４個を１セットとして複数セット設けられる
が、図４では簡単に４個のＭＲ素子４による基本的なブ
リッジ回路構成を示している。４個のＭＲ素子４は、第
１部材１の着磁ピッチλとの関係で位相が０°，９０
°，１８０°，２７０°の４相であって、これらの互い
に１８０°位相のずれたもの同士が直列接続されてブリ
ッジが構成され、これにより二つのブリッジ出力端には
互いに９０°位相がずれた正弦波状信号が得られること
になる。この二つの正弦波状信号が増幅回路３０１によ
り増幅され、内挿，計数，演算されて変位が求められる
ことになる。
の等価回路である。集積回路チップ３はこの実施例の場
合、信号増幅回路３０１，内挿回路３０２，計数回路３
０３及び演算回路３０４を含む。この集積回路チップ３
上に配列形成されるＭＲ素子４は、実際には後述するよ
うに４相分４個を１セットとして複数セット設けられる
が、図４では簡単に４個のＭＲ素子４による基本的なブ
リッジ回路構成を示している。４個のＭＲ素子４は、第
１部材１の着磁ピッチλとの関係で位相が０°，９０
°，１８０°，２７０°の４相であって、これらの互い
に１８０°位相のずれたもの同士が直列接続されてブリ
ッジが構成され、これにより二つのブリッジ出力端には
互いに９０°位相がずれた正弦波状信号が得られること
になる。この二つの正弦波状信号が増幅回路３０１によ
り増幅され、内挿，計数，演算されて変位が求められる
ことになる。
【００１５】全体のシステムは更に、図４に示すよう
に、変位出力を表示する表示器３０５、電源その他の各
種スイッチ３０６等を設けて構成される。なお、集積回
路チップ３がシステム回路のどこまでを集積形成するか
については、図４は一例であって、例えば増幅回路３０
１のみであってもよい。
に、変位出力を表示する表示器３０５、電源その他の各
種スイッチ３０６等を設けて構成される。なお、集積回
路チップ３がシステム回路のどこまでを集積形成するか
については、図４は一例であって、例えば増幅回路３０
１のみであってもよい。
【００１６】次に、ＭＲ素子４のアレイについて説明す
れば、第１部材の着磁ピッチλに対してＭＲ素子ピッチ
Ｐが、Ｐ＝（２Ｎ＋１）λ／４（但し、Ｎ＝０，１，
２，…）を満たすように配列することが基本であり、９
０°（＝λ／４）ずつずれた４相のＭＲ素子を１セット
として、ｍ（≧２）セット配列される。図５は、Ｎ＝０
の場合について、第２部材２上のＭＲ素子４のアレイと
第１部材１の相対位相関係を示している。各セットの０
°のＭＲ素子ａ1 ，ａ2 ，…，ａm は、図６に示すよう
に直列接続されて電源ＶDD側のブリッジ片となる一つの
検知素子Ａとして、同様に１８０°のＭＲ素子ｃ1 ，ｃ
2 ，…，ｃm は直列接続されて接地ＶSS側のブリッジ片
となる検知素子Ｃとして用いられ、以下同様に９０°の
ＭＲ素子ｂ1 ，ｂ2 ，…，ｂm 、２７０°のＭＲ素子ｄ
1 ，ｄ2 ，…，ｄm もそれぞれ直列接続されて検知素子
Ｂ，Ｄとして用いられてブリッジが構成される。
れば、第１部材の着磁ピッチλに対してＭＲ素子ピッチ
Ｐが、Ｐ＝（２Ｎ＋１）λ／４（但し、Ｎ＝０，１，
２，…）を満たすように配列することが基本であり、９
０°（＝λ／４）ずつずれた４相のＭＲ素子を１セット
として、ｍ（≧２）セット配列される。図５は、Ｎ＝０
の場合について、第２部材２上のＭＲ素子４のアレイと
第１部材１の相対位相関係を示している。各セットの０
°のＭＲ素子ａ1 ，ａ2 ，…，ａm は、図６に示すよう
に直列接続されて電源ＶDD側のブリッジ片となる一つの
検知素子Ａとして、同様に１８０°のＭＲ素子ｃ1 ，ｃ
2 ，…，ｃm は直列接続されて接地ＶSS側のブリッジ片
となる検知素子Ｃとして用いられ、以下同様に９０°の
ＭＲ素子ｂ1 ，ｂ2 ，…，ｂm 、２７０°のＭＲ素子ｄ
1 ，ｄ2 ，…，ｄm もそれぞれ直列接続されて検知素子
Ｂ，Ｄとして用いられてブリッジが構成される。
【００１７】具体的に例えば、λ＝４００μm とし、Ｍ
Ｒ素子アレイのセット数をｍ＝５〜６とすれば、ＭＲ素
子アレイの領域は２〜３mmとなる。従って集積回路チッ
プ３はこれだけの領域面積を確保できる大きさに作るこ
とが必要になる。図５は、Ｎ＝０の場合であるが、Ｎ＝
１，２の場合は着磁ピッチλとＭＲ素子配列の関係は図
７のようになる。即ち、Ｎ＝１の場合は、３λ／４ピッ
チ、Ｎ＝２の場合は５λ／４ピッチとなる。図５から明
らかなように、着磁ピッチλが小さくなった場合には、
Ｎを大きくとることにより、ＭＲ素子の微細加工条件が
緩和される。
Ｒ素子アレイのセット数をｍ＝５〜６とすれば、ＭＲ素
子アレイの領域は２〜３mmとなる。従って集積回路チッ
プ３はこれだけの領域面積を確保できる大きさに作るこ
とが必要になる。図５は、Ｎ＝０の場合であるが、Ｎ＝
１，２の場合は着磁ピッチλとＭＲ素子配列の関係は図
７のようになる。即ち、Ｎ＝１の場合は、３λ／４ピッ
チ、Ｎ＝２の場合は５λ／４ピッチとなる。図５から明
らかなように、着磁ピッチλが小さくなった場合には、
Ｎを大きくとることにより、ＭＲ素子の微細加工条件が
緩和される。
【００１８】以上のように、ｍセット設けたＭＲ素子ア
レイの中の同相のＭＲ素子４を直列接続して用いること
により、ブリッジ片のインピーダンスが高いものとな
り、従って電源電圧が同じであれば電流が小さくなり、
消費電力が削減される。また、ＭＲ素子４のばらつき
や、第１部材側の着磁ピッチ，着磁強度等のばらつきが
あった場合にもこれが平均化されるから、信号処理の段
階での調整や或いはトリミング等による抵抗値調整も必
要がなくなる。更に、着磁強度の劣化，ＭＲ素子パター
ンの損傷、鉄粉等による汚染の影響も軽減されて安定な
特性が得られる。
レイの中の同相のＭＲ素子４を直列接続して用いること
により、ブリッジ片のインピーダンスが高いものとな
り、従って電源電圧が同じであれば電流が小さくなり、
消費電力が削減される。また、ＭＲ素子４のばらつき
や、第１部材側の着磁ピッチ，着磁強度等のばらつきが
あった場合にもこれが平均化されるから、信号処理の段
階での調整や或いはトリミング等による抵抗値調整も必
要がなくなる。更に、着磁強度の劣化，ＭＲ素子パター
ンの損傷、鉄粉等による汚染の影響も軽減されて安定な
特性が得られる。
【００１９】図３では、集積回路チップ３の素子である
ＭＯＳトランジスタ３２と一つのＭＲ素子４の間を接続
する金属配線３５を示したが、上述のようにＭＲ素子ア
レイを構成した場合、ＭＲ素子間の接続も必要である。
その配線構造例を図８に示す。（ａ）は平面図であり、
（ｂ）（ｃ）はそれぞれ（ａ）のＡ−Ａ′，Ｂ−Ｂ′断
面である。この例では、図３に示した金属配線３５と同
層の金属配線３５によって、図５に例示したＭＲ素子ア
レイの同相のＭＲ素子間を接続している。金属配線３５
の上は更に保護膜３６で覆っている。金属配線３５が第
１部材１に対向するＭＲ素子４の上を横切る形になって
いるが、各ＭＲ素子４上を同様に横切るため、磁界変化
検出に大きな悪影響はない。
ＭＯＳトランジスタ３２と一つのＭＲ素子４の間を接続
する金属配線３５を示したが、上述のようにＭＲ素子ア
レイを構成した場合、ＭＲ素子間の接続も必要である。
その配線構造例を図８に示す。（ａ）は平面図であり、
（ｂ）（ｃ）はそれぞれ（ａ）のＡ−Ａ′，Ｂ−Ｂ′断
面である。この例では、図３に示した金属配線３５と同
層の金属配線３５によって、図５に例示したＭＲ素子ア
レイの同相のＭＲ素子間を接続している。金属配線３５
の上は更に保護膜３６で覆っている。金属配線３５が第
１部材１に対向するＭＲ素子４の上を横切る形になって
いるが、各ＭＲ素子４上を同様に横切るため、磁界変化
検出に大きな悪影響はない。
【００２０】図９は、ＭＲ素子４の相互配線を２層配線
とした例である。破線で示す第１層の横方向配線３５ａ
と、この配線３５ａとＭＲ素子４間を接続する実線の第
２層の縦方向配線３５ｂとにより、同相のＭＲ素子４を
直列接続する。配線工程は複雑になるが、この様にすれ
ばＭＲ素子４の上を横切ることなく相互接続ができる。
また、縦方向配線３５ｂを例えばＭＲ素子４と同じ磁気
抵抗膜によりＭＲ素子４と同時にパターン形成してこれ
を第１層配線とし、破線で示す横方向配線３５ａを第２
層配線とすることもできる。この場合には、ＭＲ素子４
の他に２層配線を必要とせず、工程は簡単になる。縦方
向配線３５ｂをＭＲ素子４と同じ膜により形成しても、
図示のようにその長さが各ＭＲ素子４で等しくなるよう
にすれば、磁界変化検出には支障はない。なお、図９で
は図８と同様に、ＭＲ素子間の直列接続配線のみに着目
して示しているが、実際には図６で説明したように、直
列接続により得られる４個の検知素子Ａ，Ｂ，Ｃ，Ｄを
用いてブリッジ回路を組む配線が必要である。
とした例である。破線で示す第１層の横方向配線３５ａ
と、この配線３５ａとＭＲ素子４間を接続する実線の第
２層の縦方向配線３５ｂとにより、同相のＭＲ素子４を
直列接続する。配線工程は複雑になるが、この様にすれ
ばＭＲ素子４の上を横切ることなく相互接続ができる。
また、縦方向配線３５ｂを例えばＭＲ素子４と同じ磁気
抵抗膜によりＭＲ素子４と同時にパターン形成してこれ
を第１層配線とし、破線で示す横方向配線３５ａを第２
層配線とすることもできる。この場合には、ＭＲ素子４
の他に２層配線を必要とせず、工程は簡単になる。縦方
向配線３５ｂをＭＲ素子４と同じ膜により形成しても、
図示のようにその長さが各ＭＲ素子４で等しくなるよう
にすれば、磁界変化検出には支障はない。なお、図９で
は図８と同様に、ＭＲ素子間の直列接続配線のみに着目
して示しているが、実際には図６で説明したように、直
列接続により得られる４個の検知素子Ａ，Ｂ，Ｃ，Ｄを
用いてブリッジ回路を組む配線が必要である。
【００２１】集積回路チップ３の実装構造も種々変形可
能である。例えば図１０は、第２部材２としてＦＰＣ基
板１０１を用いた例である。（ａ）は図示しない第１部
材に対向する側の面であり、（ｂ）は裏面である。ＭＲ
素子４が表面に集積形成された集積回路チップ３を、例
えばフリップチップ方式により、ＦＰＣ基板１０１の配
線１０２及び入出力端子１０３が印刷形成された裏面に
搭載する。この様な実装を行うと、集積回路チップ３及
びＭＲ素子４はＦＰＣ基板１０１を挟んで第１部材に対
向することになり、汚染等に対して回路素子の防護能力
が高いものとなる。
能である。例えば図１０は、第２部材２としてＦＰＣ基
板１０１を用いた例である。（ａ）は図示しない第１部
材に対向する側の面であり、（ｂ）は裏面である。ＭＲ
素子４が表面に集積形成された集積回路チップ３を、例
えばフリップチップ方式により、ＦＰＣ基板１０１の配
線１０２及び入出力端子１０３が印刷形成された裏面に
搭載する。この様な実装を行うと、集積回路チップ３及
びＭＲ素子４はＦＰＣ基板１０１を挟んで第１部材に対
向することになり、汚染等に対して回路素子の防護能力
が高いものとなる。
【００２２】図１０と同様の実装構造は、ＦＰＣ基板の
他、ＴＡＢ基板を用いても実現できるし、ガラスエポキ
シ基板，ガラス基板，セラミック基板等を用いても実現
できる。また図１１は、図１の実施例とほぼ同様の構造
を、凹部を有しない絶縁性基板２０を用いてより簡単に
実施した構造である。この場合、集積回路チップ３を封
止する樹脂６は凸状になる。
他、ＴＡＢ基板を用いても実現できるし、ガラスエポキ
シ基板，ガラス基板，セラミック基板等を用いても実現
できる。また図１１は、図１の実施例とほぼ同様の構造
を、凹部を有しない絶縁性基板２０を用いてより簡単に
実施した構造である。この場合、集積回路チップ３を封
止する樹脂６は凸状になる。
【００２３】上記実施例では、４相の直列接続されたＭ
Ｒ素子をブリッジ接続する検知回路を説明したが、１８
０°位相の異なるＭＲ素子の差動をとる他の検知方式を
採用する場合も同様にこの発明は有効である。
Ｒ素子をブリッジ接続する検知回路を説明したが、１８
０°位相の異なるＭＲ素子の差動をとる他の検知方式を
採用する場合も同様にこの発明は有効である。
【００２４】
【発明の効果】以上述べたようにこの発明によれば、Ｍ
Ｒ素子をその出力信号処理を行う集積回路チップ上に絶
縁層を介してパターン形成して、ＭＲ素子と集積回路チ
ップを一体化して第２部材上に搭載し、この第２部材を
所定ピッチで着磁された第１部材に対向配置することに
より、小型コンパクトな実装を実現した高信頼性の磁気
エンコーダを提供することができる。
Ｒ素子をその出力信号処理を行う集積回路チップ上に絶
縁層を介してパターン形成して、ＭＲ素子と集積回路チ
ップを一体化して第２部材上に搭載し、この第２部材を
所定ピッチで着磁された第１部材に対向配置することに
より、小型コンパクトな実装を実現した高信頼性の磁気
エンコーダを提供することができる。
【図１】 この発明の一実施例に係る磁気エンコーダの
構成を示す。
構成を示す。
【図２】 同実施例の第２部材の断面構造を示す。
【図３】 同実施例の集積回路チップの断面構造を示
す。
す。
【図４】 同実施例の磁気エンコーダの等価回路を示
す。
す。
【図５】 同実施例の第２部材と第１部材の相対位相関
係を示す。
係を示す。
【図６】 同実施例のＭＲ素子接続の等価回路を示す。
【図７】 ＭＲ素子アレイの他の配列例を示す。
【図８】 ＭＲ素子アレイの相互配線構造を示す。
【図９】 ＭＲ素子アレイの相互配線の他の構造を示
す。
す。
【図１０】 集積回路チップの他の実装構造例を示す。
【図１１】 集積回路チップの他の実装構造例を示す。
１…第１部材、２…第２部材、３…集積回路チップ、４
…ＭＲ素子、６…樹脂、２０…絶縁性基板、２１…配
線、２２…リード、２３…凹部、３０…シリコン基板、
３２…ＭＯＳトランジスタ、３３…絶縁層、３４…保護
層。
…ＭＲ素子、６…樹脂、２０…絶縁性基板、２１…配
線、２２…リード、２３…凹部、３０…シリコン基板、
３２…ＭＯＳトランジスタ、３３…絶縁層、３４…保護
層。
Claims (6)
- 【請求項１】 Ｎ極とＳ極を所定ピッチで交互に配列形
成してなる第１部材と、この第１部材に対して相対移動
可能に対向配置されて相対移動に伴う第１部材からの磁
界変化を検出するための複数の磁気抵抗素子が配列形成
された第２部材とを有する磁気エンコーダにおいて、 前記第２部材上に前記磁気抵抗素子の出力信号を処理す
る信号処理回路を集積形成した集積回路チップが搭載さ
れ、かつ前記磁気抵抗素子は前記集積回路チップ上に絶
縁層を介して薄膜によりパターン形成されていることを
特徴とする磁気エンコーダ。 - 【請求項２】 前記第２部材は、配線及びリードが形成
された絶縁性基板であり、この基板の前記第１部材に対
向する側の面に前記集積回路チップが搭載され、このチ
ップ搭載部が樹脂で封止されていることを特徴とする請
求項１記載の磁気エンコーダ。 - 【請求項３】 前記第２部材は、配線及びリードが形成
された絶縁性基板であり、この基板の前記第１部材に対
向する側の面に形成された凹部に前記集積回路チップが
搭載され、このチップ搭載部が基板周辺と同じ平面にな
るように樹脂で封止されていることを特徴とする請求項
１記載の磁気エンコーダ。 - 【請求項４】 前記第２部材は、前記第１部材に対向す
る面と反対側の面に配線及び入出力端子が形成された基
板であり、この基板の前記配線が形成された側の面に前
記集積回路チップが搭載されていることを特徴とする請
求項１記載の磁気エンコーダ。 - 【請求項５】 前記集積回路チップの回路素子及び前記
磁気抵抗素子に接続される金属配線は、前記絶縁層上に
前記磁気抵抗素子をパターン形成した後に形成されてい
ることを特徴とする請求項１記載の磁気エンコーダ。 - 【請求項６】 前記第２部材上の複数の磁気抵抗素子と
して、互いに位相が９０°ずつずれた４相に対応する４
個の磁気抵抗素子を１セットとして複数セットの磁気抵
抗素子がアレイ配列され、かつ各セット内の同相の磁気
抵抗素子は一つの磁気検知素子として直列接続されてい
ることを特徴とする請求項１記載の磁気エンコーダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8324223A JP3004926B2 (ja) | 1996-12-04 | 1996-12-04 | 磁気エンコーダ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8324223A JP3004926B2 (ja) | 1996-12-04 | 1996-12-04 | 磁気エンコーダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10160512A true JPH10160512A (ja) | 1998-06-19 |
| JP3004926B2 JP3004926B2 (ja) | 2000-01-31 |
Family
ID=18163423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8324223A Expired - Fee Related JP3004926B2 (ja) | 1996-12-04 | 1996-12-04 | 磁気エンコーダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3004926B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2370123A (en) * | 2000-07-24 | 2002-06-19 | Mitutoyo Corp | Relative displacement detecting device |
| JP2003503696A (ja) * | 1999-06-24 | 2003-01-28 | エス．エヌ．エール．ルールマン | ホールバーを備えたトルクセンサ |
| JP2003503695A (ja) * | 1999-06-24 | 2003-01-28 | エス．エヌ．エール．ルールマン | ホール効果センサ列を有するステアリングコラム |
| WO2009110358A1 (ja) * | 2008-03-04 | 2009-09-11 | アルプス電気株式会社 | 磁気センサ、及び磁気エンコーダ、ならびに磁気センサの製造方法 |
| JP2017514125A (ja) * | 2014-04-14 | 2017-06-01 | 江▲蘇▼多▲維▼科技有限公司Ｍｕｌｔｉｄｉｍｅｎｓｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．， Ｌｔｄ． | 直流ファン制御チップ 本発明は、制御チップに関し、特に、磁気抵抗センサを用いる直流ファン制御チップに関する。 |
| JP2018189647A (ja) * | 2017-05-03 | 2018-11-29 | ドクトル・ヨハネス・ハイデンハイン・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツングＤｒ． Ｊｏｈａｎｎｅｓ Ｈｅｉｄｅｎｈａｉｎ Ｇｅｓｅｌｌｓｃｈａｆｔ Ｍｉｔ Ｂｅｓｃｈｒａｎｋｔｅｒ Ｈａｆｔｕｎｇ | 位置を測定するためのセンサユニット |
-
1996
- 1996-12-04 JP JP8324223A patent/JP3004926B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003503696A (ja) * | 1999-06-24 | 2003-01-28 | エス．エヌ．エール．ルールマン | ホールバーを備えたトルクセンサ |
| JP2003503695A (ja) * | 1999-06-24 | 2003-01-28 | エス．エヌ．エール．ルールマン | ホール効果センサ列を有するステアリングコラム |
| GB2370123A (en) * | 2000-07-24 | 2002-06-19 | Mitutoyo Corp | Relative displacement detecting device |
| US6597167B2 (en) | 2000-07-24 | 2003-07-22 | Mitutoyo Corporation | Relative-displacement detecting unit and relative-displacement detecting device |
| GB2370123B (en) * | 2000-07-24 | 2004-07-07 | Mitutoyo Corp | Relative-displacement detecting unit and device |
| WO2009110358A1 (ja) * | 2008-03-04 | 2009-09-11 | アルプス電気株式会社 | 磁気センサ、及び磁気エンコーダ、ならびに磁気センサの製造方法 |
| JP5066603B2 (ja) * | 2008-03-04 | 2012-11-07 | アルプス電気株式会社 | 磁気センサ、及び磁気エンコーダ、ならびに磁気センサの製造方法 |
| JP2017514125A (ja) * | 2014-04-14 | 2017-06-01 | 江▲蘇▼多▲維▼科技有限公司Ｍｕｌｔｉｄｉｍｅｎｓｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．， Ｌｔｄ． | 直流ファン制御チップ 本発明は、制御チップに関し、特に、磁気抵抗センサを用いる直流ファン制御チップに関する。 |
| JP2018189647A (ja) * | 2017-05-03 | 2018-11-29 | ドクトル・ヨハネス・ハイデンハイン・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツングＤｒ． Ｊｏｈａｎｎｅｓ Ｈｅｉｄｅｎｈａｉｎ Ｇｅｓｅｌｌｓｃｈａｆｔ Ｍｉｔ Ｂｅｓｃｈｒａｎｋｔｅｒ Ｈａｆｔｕｎｇ | 位置を測定するためのセンサユニット |
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| Publication number | Publication date |
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| JP3004926B2 (ja) | 2000-01-31 |
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