JP3029581B2 - 磁気エンコーダ - Google Patents
磁気エンコーダInfo
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- JP3029581B2 JP3029581B2 JP8324222A JP32422296A JP3029581B2 JP 3029581 B2 JP3029581 B2 JP 3029581B2 JP 8324222 A JP8324222 A JP 8324222A JP 32422296 A JP32422296 A JP 32422296A JP 3029581 B2 JP3029581 B2 JP 3029581B2
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- Measurement Of Length, Angles, Or The Like Using Electric Or Magnetic Means (AREA)
- Transmission And Conversion Of Sensor Element Output (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、ノギスやマイク
ロメータ等に適用される、相対移動する部材間の磁気的
結合の変化を検出して相対移動量を検出する磁気エンコ
ーダに関する。
ロメータ等に適用される、相対移動する部材間の磁気的
結合の変化を検出して相対移動量を検出する磁気エンコ
ーダに関する。
【０００２】
【従来の技術】相対移動する部材の位置，角度等の検出
を行うエンコーダの一つに、磁気エンコーダがある。磁
気エンコーダは、Ｎ極とＳ極が交互に所定ピッチλで配
列形成された第１部材（例えば着磁スケール）と、この
第１部材に対して相対移動可能に対向配置されて相対移
動に伴う磁界変化を検出する素子が形成された第２部材
とにより構成される。第２部材には例えば、第１〜第４
の磁気抵抗（ＭＲ）素子が着磁スケールの磁極配列ピッ
チ（着磁ピッチ）λとの関係で順次λ／４（＝９０°）
ずつ位相がずれた状態に配置される。
を行うエンコーダの一つに、磁気エンコーダがある。磁
気エンコーダは、Ｎ極とＳ極が交互に所定ピッチλで配
列形成された第１部材（例えば着磁スケール）と、この
第１部材に対して相対移動可能に対向配置されて相対移
動に伴う磁界変化を検出する素子が形成された第２部材
とにより構成される。第２部材には例えば、第１〜第４
の磁気抵抗（ＭＲ）素子が着磁スケールの磁極配列ピッ
チ（着磁ピッチ）λとの関係で順次λ／４（＝９０°）
ずつ位相がずれた状態に配置される。
【０００３】第２部材上の第１〜第４のＭＲ素子は、例
えば１８０°位相がずれたもの同士を直列接続したブリ
ッジ回路により変位検知回路が構成される。第１〜第４
のＭＲ素子は、部材の相対移動方向とは直交する長手方
向に着磁されていて、これらに供給される直流電流と着
磁スケールからの水平方向磁界との相互作用により磁化
が回転し、抵抗値が変化する。各ＭＲ素子に作用する水
平方向磁界の大きさは、相対移動に応じてピッチλで周
期的に変化し、従って磁化回転角も周期的に変化するこ
とから、ブリッジ出力端には互いに位相が９０°ずれた
正弦波状信号が得られる。これらの正弦波状信号を処理
することにより、変位量を求めることができる。
えば１８０°位相がずれたもの同士を直列接続したブリ
ッジ回路により変位検知回路が構成される。第１〜第４
のＭＲ素子は、部材の相対移動方向とは直交する長手方
向に着磁されていて、これらに供給される直流電流と着
磁スケールからの水平方向磁界との相互作用により磁化
が回転し、抵抗値が変化する。各ＭＲ素子に作用する水
平方向磁界の大きさは、相対移動に応じてピッチλで周
期的に変化し、従って磁化回転角も周期的に変化するこ
とから、ブリッジ出力端には互いに位相が９０°ずれた
正弦波状信号が得られる。これらの正弦波状信号を処理
することにより、変位量を求めることができる。
【０００４】従来、この種の磁気エンコーダにおいて、
ＭＲ素子を形成する基板としては、ガラス基板やセラミ
ック基板が用いられている。一方、ＭＲ素子の出力信号
を処理する信号処理回路を集積回路化した場合、この集
積回路とＭＲ素子とを実装する方法として、（ａ）ＭＲ
素子が形成された基板と集積回路が実装された基板とを
フレキシブルプリント（ＦＰＣ）基板により接続する方
法、（ｂ）ＭＲ素子をパターン形成した基板の裏面に集
積回路チップを実装する方法、等が用いられていた。
ＭＲ素子を形成する基板としては、ガラス基板やセラミ
ック基板が用いられている。一方、ＭＲ素子の出力信号
を処理する信号処理回路を集積回路化した場合、この集
積回路とＭＲ素子とを実装する方法として、（ａ）ＭＲ
素子が形成された基板と集積回路が実装された基板とを
フレキシブルプリント（ＦＰＣ）基板により接続する方
法、（ｂ）ＭＲ素子をパターン形成した基板の裏面に集
積回路チップを実装する方法、等が用いられていた。
【０００５】
【発明が解決しようとする課題】しかし、従来の実装方
法では、実装寸法が大きくなり、小型のハンドツールを
実現する上で問題がある。ＭＲ素子と集積回路とに別々
の基板を用いる（ａ）の方法に比べ、基板を共通化する
（ｂ）の方が実装密度は高くなるが、それでもＭＲ素子
と集積回路とは別々の領域を占有するため、小型化には
限界がある。また、ＭＲ素子が形成された面を基準面と
して着磁スケールに対して所定ギャップで対向させるこ
とが必要であるが、集積回路を実装すると、基準面を正
確に確保することが困難になる。更に、ＭＲ素子を着磁
スケールに対向させた場合には、汚染等に対する防護構
造が複雑になる。
法では、実装寸法が大きくなり、小型のハンドツールを
実現する上で問題がある。ＭＲ素子と集積回路とに別々
の基板を用いる（ａ）の方法に比べ、基板を共通化する
（ｂ）の方が実装密度は高くなるが、それでもＭＲ素子
と集積回路とは別々の領域を占有するため、小型化には
限界がある。また、ＭＲ素子が形成された面を基準面と
して着磁スケールに対して所定ギャップで対向させるこ
とが必要であるが、集積回路を実装すると、基準面を正
確に確保することが困難になる。更に、ＭＲ素子を着磁
スケールに対向させた場合には、汚染等に対する防護構
造が複雑になる。
【０００６】また各相１本ずつのＭＲ素子で構成される
従来の磁気エンコーダでは、着磁ピッチ精度や強度のば
らつき、ＭＲ素子の位置や形状，特性等のばらつき等の
影響が大きく、電気的信号処理回路側で正弦波信号の中
心電圧や振幅等の調整が必要である。また、ＭＲ素子パ
ターンの損傷や汚染の影響も大きく、安定性，信頼性に
欠ける。更にスケールの着磁ピッチの微細化が進むにつ
れて、その微細な着磁ピッチの中に４個のＭＲ素子を形
成することは難しくなっており、微細加工のために特性
のばらつきは更に大きくなるという問題がある。この発
明は、上記事情を考慮してなされたもので、無調整で所
望の特性を得ること及び消費電力削減が可能であり、ま
たＭＲ素子の微細加工条件を緩和することを可能とした
安定かつ高信頼性の磁気エンコーダを提供することを目
的としている。
従来の磁気エンコーダでは、着磁ピッチ精度や強度のば
らつき、ＭＲ素子の位置や形状，特性等のばらつき等の
影響が大きく、電気的信号処理回路側で正弦波信号の中
心電圧や振幅等の調整が必要である。また、ＭＲ素子パ
ターンの損傷や汚染の影響も大きく、安定性，信頼性に
欠ける。更にスケールの着磁ピッチの微細化が進むにつ
れて、その微細な着磁ピッチの中に４個のＭＲ素子を形
成することは難しくなっており、微細加工のために特性
のばらつきは更に大きくなるという問題がある。この発
明は、上記事情を考慮してなされたもので、無調整で所
望の特性を得ること及び消費電力削減が可能であり、ま
たＭＲ素子の微細加工条件を緩和することを可能とした
安定かつ高信頼性の磁気エンコーダを提供することを目
的としている。
【０００７】
【課題を解決するための手段】この発明は、Ｎ極とＳ極
を所定ピッチで交互に配列形成してなる第１部材と、こ
の第１部材に対して相対移動可能に対向配置されて相対
移動に伴う第１部材からの磁界変化を検出するための複
数の磁気抵抗素子が配列形成された第２部材とを有する
磁気エンコーダにおいて、前記第２部材は、シリコン基
板に信号処理回路を構成するトランジスタを集積してな
る集積回路チップを有し、この集積回路チップの絶縁層
上に前記複数の磁気抵抗素子及び、これらの磁気抵抗素
子に接続される金属配線が形成されていることを特徴と
している。
を所定ピッチで交互に配列形成してなる第１部材と、こ
の第１部材に対して相対移動可能に対向配置されて相対
移動に伴う第１部材からの磁界変化を検出するための複
数の磁気抵抗素子が配列形成された第２部材とを有する
磁気エンコーダにおいて、前記第２部材は、シリコン基
板に信号処理回路を構成するトランジスタを集積してな
る集積回路チップを有し、この集積回路チップの絶縁層
上に前記複数の磁気抵抗素子及び、これらの磁気抵抗素
子に接続される金属配線が形成されていることを特徴と
している。
【０００８】この発明において好ましくは、前記複数の
磁気抵抗素子として、位相が９０°ずつずれた４相に対
応する４個の磁気抵抗素子を１セットとして複数セット
の磁気抵抗素子がアレイ配列され、且つ各セット内の同
相の磁気抵抗素子は一つの磁気検知素子として直列接続
されているものとする。この場合具体的に、前記磁気抵
抗素子の配列ピッチＰは、前記第１部材の着磁ピッチを
λとして、Ｐ＝（２Ｎ＋１）λ／４（但し、Ｎ＝０，
１，２…）に設定される。またこの発明において好まし
くは、同相の磁気抵抗素子を直列接続して構成される４
相の磁気検知素子は、１８０°ずれたもの同士を直列接
続してブリッジ回路が構成される。
磁気抵抗素子として、位相が９０°ずつずれた４相に対
応する４個の磁気抵抗素子を１セットとして複数セット
の磁気抵抗素子がアレイ配列され、且つ各セット内の同
相の磁気抵抗素子は一つの磁気検知素子として直列接続
されているものとする。この場合具体的に、前記磁気抵
抗素子の配列ピッチＰは、前記第１部材の着磁ピッチを
λとして、Ｐ＝（２Ｎ＋１）λ／４（但し、Ｎ＝０，
１，２…）に設定される。またこの発明において好まし
くは、同相の磁気抵抗素子を直列接続して構成される４
相の磁気検知素子は、１８０°ずれたもの同士を直列接
続してブリッジ回路が構成される。
【０００９】この発明によると、位相が９０°ずつずれ
た４個のＭＲ素子を１セットとして複数セットのＭＲ素
子をアレイ配列して、各セット内の同相のＭＲ素子を一
つの磁気検知素子として直列接続することにより、着磁
のばらつきやＭＲ素子の形状，特性等のばらつきが平均
化されてその影響が低減される。これにより、出力信号
の中心電圧や振幅を信号処理回路で電気的に調整した
り、或いはトリミング等により抵抗値調整したりする必
要がなくなり、無調整で高Ｓ／Ｎの変位検出が可能にな
る。また、着磁強度の劣化やＭＲ素子パターンの損傷等
の影響や、更には鉄粉等の高透磁率物質による汚染の影
響も軽減されるから、安定で高信頼性の磁気エンコーダ
が得られる。また、磁気検知素子としてのインピーダン
ス増加により磁気エンコーダの消費電力の削減が図られ
る。更に、ＭＲ素子の配列ピッチを３λ／４，５λ／４
等に設定することによって、着磁ピッチλが小さくなっ
た場合のＭＲ素子の微細加工条件を緩和することができ
る。
た４個のＭＲ素子を１セットとして複数セットのＭＲ素
子をアレイ配列して、各セット内の同相のＭＲ素子を一
つの磁気検知素子として直列接続することにより、着磁
のばらつきやＭＲ素子の形状，特性等のばらつきが平均
化されてその影響が低減される。これにより、出力信号
の中心電圧や振幅を信号処理回路で電気的に調整した
り、或いはトリミング等により抵抗値調整したりする必
要がなくなり、無調整で高Ｓ／Ｎの変位検出が可能にな
る。また、着磁強度の劣化やＭＲ素子パターンの損傷等
の影響や、更には鉄粉等の高透磁率物質による汚染の影
響も軽減されるから、安定で高信頼性の磁気エンコーダ
が得られる。また、磁気検知素子としてのインピーダン
ス増加により磁気エンコーダの消費電力の削減が図られ
る。更に、ＭＲ素子の配列ピッチを３λ／４，５λ／４
等に設定することによって、着磁ピッチλが小さくなっ
た場合のＭＲ素子の微細加工条件を緩和することができ
る。
【００１０】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例に係
るリニアエンコーダとしての磁気エンコーダの構成を示
す。図示のように、第１部材１と第２部材２とが、所定
ギャップをもって矢印で示す方向に相対移動可能に対向
配置される。第１部材１は図５に示すように、Ｎ極とＳ
極とがピッチλをもって配列形成された着磁スケールで
ある。
の実施例を説明する。図１は、この発明の一実施例に係
るリニアエンコーダとしての磁気エンコーダの構成を示
す。図示のように、第１部材１と第２部材２とが、所定
ギャップをもって矢印で示す方向に相対移動可能に対向
配置される。第１部材１は図５に示すように、Ｎ極とＳ
極とがピッチλをもって配列形成された着磁スケールで
ある。
【００１１】第２部材２は、絶縁性基板２０により構成
されている。この実施例の場合絶縁性基板２０は、例え
ばグリーンシート法により作られる多層セラミック基板
であって、図２の断面図に示すように、内部配線２１及
びリード２２が形成され、第１部材１に対向する側の面
には凹部２３が形成されていて、この凹部に信号処理回
路を構成する集積回路チップ３、その他の部品５が搭載
されている。集積回路チップ３の表面には後述するよう
にＭＲ素子４もパターン形成されており、端子パッドは
例えばボンディングワイヤ３１により基板上の配線２１
に接続されている。集積回路チップ３が搭載された凹部
２３は、基板２０の周辺部と同じ面位置になるように樹
脂６で封止されて平坦化されている。
されている。この実施例の場合絶縁性基板２０は、例え
ばグリーンシート法により作られる多層セラミック基板
であって、図２の断面図に示すように、内部配線２１及
びリード２２が形成され、第１部材１に対向する側の面
には凹部２３が形成されていて、この凹部に信号処理回
路を構成する集積回路チップ３、その他の部品５が搭載
されている。集積回路チップ３の表面には後述するよう
にＭＲ素子４もパターン形成されており、端子パッドは
例えばボンディングワイヤ３１により基板上の配線２１
に接続されている。集積回路チップ３が搭載された凹部
２３は、基板２０の周辺部と同じ面位置になるように樹
脂６で封止されて平坦化されている。
【００１２】図３は、集積回路チップ３の要部断面構造
を示している。集積回路チップ３はシリコン基板３０に
ＭＯＳトランジスタ３２等が集積形成され、表面がシリ
コン酸化膜等の絶縁層３３で覆われる。この絶縁層３３
は好ましくは平坦化技術により表面が平坦になるように
形成されて、その上に第１部材１に対向する複数のＭＲ
素子４がアレイ配列されている。ＭＲ素子４はスパッタ
法によるパーマロイ薄膜によりパターン形成される。
を示している。集積回路チップ３はシリコン基板３０に
ＭＯＳトランジスタ３２等が集積形成され、表面がシリ
コン酸化膜等の絶縁層３３で覆われる。この絶縁層３３
は好ましくは平坦化技術により表面が平坦になるように
形成されて、その上に第１部材１に対向する複数のＭＲ
素子４がアレイ配列されている。ＭＲ素子４はスパッタ
法によるパーマロイ薄膜によりパターン形成される。
【００１３】ＭＲ素子４のスパッタには数１００℃の基
板温度を必要とするため、集積回路チップ３としてＡｌ
等の金属配線まで形成した後にＭＲ素子４のスパッタを
行うことは好ましくない。そのためこの実施例では、集
積回路チップ３の素子間接続を行う金属配線３５は、Ｍ
Ｒ素子４を絶縁層３３上にパターン形成した後に形成し
ている。具体的には、ＭＲ素子４を形成し、さらにＭＲ
素子４を保護する保護膜３４を形成した後に、リソグラ
フィによるコンタクト孔開けを行って金属配線３５を形
成している。この金属配線３５は集積回路チップ３の素
子間接続と同時に、ＭＲ素子４の相互接続及び集積回路
チップ３の素子との接続にも用いられている。
板温度を必要とするため、集積回路チップ３としてＡｌ
等の金属配線まで形成した後にＭＲ素子４のスパッタを
行うことは好ましくない。そのためこの実施例では、集
積回路チップ３の素子間接続を行う金属配線３５は、Ｍ
Ｒ素子４を絶縁層３３上にパターン形成した後に形成し
ている。具体的には、ＭＲ素子４を形成し、さらにＭＲ
素子４を保護する保護膜３４を形成した後に、リソグラ
フィによるコンタクト孔開けを行って金属配線３５を形
成している。この金属配線３５は集積回路チップ３の素
子間接続と同時に、ＭＲ素子４の相互接続及び集積回路
チップ３の素子との接続にも用いられている。
【００１４】図４は、この実施例による磁気エンコーダ
の等価回路である。集積回路チップ３はこの実施例の場
合、信号増幅回路３０１，内挿回路３０２，計数回路３
０３及び演算回路３０４を含む。この集積回路チップ３
上に配列形成されるＭＲ素子４は、実際には後述するよ
うに４相分４個を１セットとして複数セット設けられる
が、図４では簡単に４個のＭＲ素子４による基本的なブ
リッジ回路構成を示している。４個のＭＲ素子４は、第
１部材１の着磁ピッチλとの関係で位相が０°，９０
°，１８０°，２７０°の４相であって、これらの互い
に１８０°位相のずれたもの同士が直列接続されてブリ
ッジが構成され、これにより二つのブリッジ出力端には
互いに９０°位相がずれた正弦波状信号が得られること
になる。この二つの正弦波状信号が増幅回路３０１によ
り増幅され、内挿，計数，演算されて変位が求められる
ことになる。
の等価回路である。集積回路チップ３はこの実施例の場
合、信号増幅回路３０１，内挿回路３０２，計数回路３
０３及び演算回路３０４を含む。この集積回路チップ３
上に配列形成されるＭＲ素子４は、実際には後述するよ
うに４相分４個を１セットとして複数セット設けられる
が、図４では簡単に４個のＭＲ素子４による基本的なブ
リッジ回路構成を示している。４個のＭＲ素子４は、第
１部材１の着磁ピッチλとの関係で位相が０°，９０
°，１８０°，２７０°の４相であって、これらの互い
に１８０°位相のずれたもの同士が直列接続されてブリ
ッジが構成され、これにより二つのブリッジ出力端には
互いに９０°位相がずれた正弦波状信号が得られること
になる。この二つの正弦波状信号が増幅回路３０１によ
り増幅され、内挿，計数，演算されて変位が求められる
ことになる。
【００１５】全体のシステムは更に、図４に示すよう
に、変位出力を表示する表示器３０５、電源その他の各
種スイッチ３０６等を設けて構成される。なお、集積回
路チップ３がシステム回路のどこまでを集積形成するか
については、図４は一例であって、例えば増幅回路３０
１のみであってもよい。
に、変位出力を表示する表示器３０５、電源その他の各
種スイッチ３０６等を設けて構成される。なお、集積回
路チップ３がシステム回路のどこまでを集積形成するか
については、図４は一例であって、例えば増幅回路３０
１のみであってもよい。
【００１６】次に、ＭＲ素子４のアレイについて説明す
れば、第１部材の着磁ピッチλに対してＭＲ素子ピッチ
Ｐが、Ｐ＝（２Ｎ＋１）λ／４（但し、Ｎ＝０，１，
２，…）を満たすように配列することが基本であり、９
０°（＝λ／４）ずつずれた４相のＭＲ素子を１セット
として、ｍ（≧２）セット配列される。図５は、Ｎ＝０
の場合について、第２部材２上のＭＲ素子４のアレイと
第１部材１の相対位相関係を示している。各セットの０
°のＭＲ素子ａ1 ，ａ2 ，…，ａm は、図６に示すよう
に直列接続されて電源ＶDD側のブリッジ片となる一つの
検知素子Ａとして、同様に１８０°のＭＲ素子ｃ1 ，ｃ
2 ，…，ｃm は直列接続されて接地ＶSS側のブリッジ片
となる検知素子Ｃとして用いられ、以下同様に９０°の
ＭＲ素子ｂ1 ，ｂ2 ，…，ｂm 、２７０°のＭＲ素子ｄ
1 ，ｄ2 ，…，ｄm もそれぞれ直列接続されて検知素子
Ｂ，Ｄとして用いられてブリッジが構成される。
れば、第１部材の着磁ピッチλに対してＭＲ素子ピッチ
Ｐが、Ｐ＝（２Ｎ＋１）λ／４（但し、Ｎ＝０，１，
２，…）を満たすように配列することが基本であり、９
０°（＝λ／４）ずつずれた４相のＭＲ素子を１セット
として、ｍ（≧２）セット配列される。図５は、Ｎ＝０
の場合について、第２部材２上のＭＲ素子４のアレイと
第１部材１の相対位相関係を示している。各セットの０
°のＭＲ素子ａ1 ，ａ2 ，…，ａm は、図６に示すよう
に直列接続されて電源ＶDD側のブリッジ片となる一つの
検知素子Ａとして、同様に１８０°のＭＲ素子ｃ1 ，ｃ
2 ，…，ｃm は直列接続されて接地ＶSS側のブリッジ片
となる検知素子Ｃとして用いられ、以下同様に９０°の
ＭＲ素子ｂ1 ，ｂ2 ，…，ｂm 、２７０°のＭＲ素子ｄ
1 ，ｄ2 ，…，ｄm もそれぞれ直列接続されて検知素子
Ｂ，Ｄとして用いられてブリッジが構成される。
【００１７】具体的に例えば、λ＝４００μm とし、Ｍ
Ｒ素子アレイのセット数をｍ＝５〜６とすれば、ＭＲ素
子アレイの領域は２〜３mmとなる。従って集積回路チッ
プ３はこれだけの領域面積を確保できる大きさに作るこ
とが必要になる。図５は、Ｎ＝０の場合であるが、Ｎ＝
１，２の場合は着磁ピッチλとＭＲ素子配列の関係は図
７のようになる。即ち、Ｎ＝１の場合は、３λ／４ピッ
チ、Ｎ＝２の場合は５λ／４ピッチとなる。図５から明
らかなように、着磁ピッチλが小さくなった場合には、
Ｎを大きくとることにより、ＭＲ素子の微細加工条件が
緩和される。
Ｒ素子アレイのセット数をｍ＝５〜６とすれば、ＭＲ素
子アレイの領域は２〜３mmとなる。従って集積回路チッ
プ３はこれだけの領域面積を確保できる大きさに作るこ
とが必要になる。図５は、Ｎ＝０の場合であるが、Ｎ＝
１，２の場合は着磁ピッチλとＭＲ素子配列の関係は図
７のようになる。即ち、Ｎ＝１の場合は、３λ／４ピッ
チ、Ｎ＝２の場合は５λ／４ピッチとなる。図５から明
らかなように、着磁ピッチλが小さくなった場合には、
Ｎを大きくとることにより、ＭＲ素子の微細加工条件が
緩和される。
【００１８】以上のように、ｍセット設けたＭＲ素子ア
レイの中の同相のＭＲ素子４を直列接続して用いること
により、ブリッジ片のインピーダンスが高いものとな
り、従って電源電圧が同じであれば電流が小さくなり、
消費電力が削減される。また、ＭＲ素子４のばらつき
や、第１部材側の着磁ピッチ，着磁強度等のばらつきが
あった場合にもこれが平均化されるから、信号処理の段
階での調整や或いはトリミング等による抵抗値調整も必
要がなくなる。更に、着磁強度の劣化，ＭＲ素子パター
ンの損傷、鉄粉等による汚染の影響も軽減されて安定な
特性が得られる。
レイの中の同相のＭＲ素子４を直列接続して用いること
により、ブリッジ片のインピーダンスが高いものとな
り、従って電源電圧が同じであれば電流が小さくなり、
消費電力が削減される。また、ＭＲ素子４のばらつき
や、第１部材側の着磁ピッチ，着磁強度等のばらつきが
あった場合にもこれが平均化されるから、信号処理の段
階での調整や或いはトリミング等による抵抗値調整も必
要がなくなる。更に、着磁強度の劣化，ＭＲ素子パター
ンの損傷、鉄粉等による汚染の影響も軽減されて安定な
特性が得られる。
【００１９】図３では、集積回路チップ３の素子である
ＭＯＳトランジスタ３２と一つのＭＲ素子４の間を接続
する金属配線３５を示したが、上述のようにＭＲ素子ア
レイを構成した場合、ＭＲ素子間の接続も必要である。
その配線構造例を図８に示す。（ａ）は平面図であり、
（ｂ）（ｃ）はそれぞれ（ａ）のＡ−Ａ′，Ｂ−Ｂ′断
面である。この例では、図３に示した金属配線３５と同
層の金属配線３５によって、図５に例示したＭＲ素子ア
レイの同相のＭＲ素子間を接続している。金属配線３５
の上は更に保護膜３６で覆っている。金属配線３５が第
１部材１に対向するＭＲ素子４の上を横切る形になって
いるが、各ＭＲ素子４上を同様に横切るため、磁界変化
検出に大きな悪影響はない。
ＭＯＳトランジスタ３２と一つのＭＲ素子４の間を接続
する金属配線３５を示したが、上述のようにＭＲ素子ア
レイを構成した場合、ＭＲ素子間の接続も必要である。
その配線構造例を図８に示す。（ａ）は平面図であり、
（ｂ）（ｃ）はそれぞれ（ａ）のＡ−Ａ′，Ｂ−Ｂ′断
面である。この例では、図３に示した金属配線３５と同
層の金属配線３５によって、図５に例示したＭＲ素子ア
レイの同相のＭＲ素子間を接続している。金属配線３５
の上は更に保護膜３６で覆っている。金属配線３５が第
１部材１に対向するＭＲ素子４の上を横切る形になって
いるが、各ＭＲ素子４上を同様に横切るため、磁界変化
検出に大きな悪影響はない。
【００２０】図９は、ＭＲ素子４の相互配線を２層配線
とした例である。破線で示す第１層の横方向配線３５ａ
と、この配線３５ａとＭＲ素子４間を接続する実線の第
２層の縦方向配線３５ｂとにより、同相のＭＲ素子４を
直列接続する。配線工程は複雑になるが、この様にすれ
ばＭＲ素子４の上を横切ることなく相互接続ができる。
また、縦方向配線３５ｂを例えばＭＲ素子４と同じ磁気
抵抗膜によりＭＲ素子４と同時にパターン形成してこれ
を第１層配線とし、破線で示す横方向配線３５ａを第２
層配線とすることもできる。この場合には、ＭＲ素子４
の他に２層配線を必要とせず、工程は簡単になる。縦方
向配線３５ｂをＭＲ素子４と同じ膜により形成しても、
図示のようにその長さが各ＭＲ素子４で等しくなるよう
にすれば、磁界変化検出には支障はない。なお、図９で
は図８と同様に、ＭＲ素子間の直列接続配線のみに着目
して示しているが、実際には図６で説明したように、直
列接続により得られる４個の検知素子Ａ，Ｂ，Ｃ，Ｄを
用いてブリッジ回路を組む配線が必要である。
とした例である。破線で示す第１層の横方向配線３５ａ
と、この配線３５ａとＭＲ素子４間を接続する実線の第
２層の縦方向配線３５ｂとにより、同相のＭＲ素子４を
直列接続する。配線工程は複雑になるが、この様にすれ
ばＭＲ素子４の上を横切ることなく相互接続ができる。
また、縦方向配線３５ｂを例えばＭＲ素子４と同じ磁気
抵抗膜によりＭＲ素子４と同時にパターン形成してこれ
を第１層配線とし、破線で示す横方向配線３５ａを第２
層配線とすることもできる。この場合には、ＭＲ素子４
の他に２層配線を必要とせず、工程は簡単になる。縦方
向配線３５ｂをＭＲ素子４と同じ膜により形成しても、
図示のようにその長さが各ＭＲ素子４で等しくなるよう
にすれば、磁界変化検出には支障はない。なお、図９で
は図８と同様に、ＭＲ素子間の直列接続配線のみに着目
して示しているが、実際には図６で説明したように、直
列接続により得られる４個の検知素子Ａ，Ｂ，Ｃ，Ｄを
用いてブリッジ回路を組む配線が必要である。
【００２１】集積回路チップ３の実装構造も種々変形可
能である。例えば図１０は、第２部材２としてＦＰＣ基
板１０１を用いた例である。（ａ）は図示しない第１部
材に対向する側の面であり、（ｂ）は裏面である。ＭＲ
素子４が表面に集積形成された集積回路チップ３を、例
えばフリップチップ方式により、ＦＰＣ基板１０１の配
線１０２及び入出力端子１０３が印刷形成された裏面に
搭載する。この様な実装を行うと、集積回路チップ３及
びＭＲ素子４はＦＰＣ基板１０１を挟んで第１部材に対
向することになり、汚染等に対して回路素子の防護能力
が高いものとなる。
能である。例えば図１０は、第２部材２としてＦＰＣ基
板１０１を用いた例である。（ａ）は図示しない第１部
材に対向する側の面であり、（ｂ）は裏面である。ＭＲ
素子４が表面に集積形成された集積回路チップ３を、例
えばフリップチップ方式により、ＦＰＣ基板１０１の配
線１０２及び入出力端子１０３が印刷形成された裏面に
搭載する。この様な実装を行うと、集積回路チップ３及
びＭＲ素子４はＦＰＣ基板１０１を挟んで第１部材に対
向することになり、汚染等に対して回路素子の防護能力
が高いものとなる。
【００２２】図１０と同様の実装構造は、ＦＰＣ基板の
他、ＴＡＢ基板を用いても実現できるし、ガラスエポキ
シ基板，ガラス基板，セラミック基板等を用いても実現
できる。また図１１は、図１の実施例とほぼ同様の構造
を、凹部を有しない絶縁性基板２０を用いてより簡単に
実施した構造である。この場合、集積回路チップ３を封
止する樹脂６は凸状になる。
他、ＴＡＢ基板を用いても実現できるし、ガラスエポキ
シ基板，ガラス基板，セラミック基板等を用いても実現
できる。また図１１は、図１の実施例とほぼ同様の構造
を、凹部を有しない絶縁性基板２０を用いてより簡単に
実施した構造である。この場合、集積回路チップ３を封
止する樹脂６は凸状になる。
【００２３】ここまでの実施例は、ＭＲ素子アレイを集
積回路チップ上に一体形成する場合を説明したが、この
発明はこれに限られず、信号処理回路とは独立に第２部
材としての絶縁性基板上にＭＲ素子アレイを形成する場
合も含む。その様な一例を図１２に示す。（ａ）は平面
図、（ｂ）はそのＡ−Ａ′断面図である。この実施例で
は、スルーホール１２１が予め加工されたセラミック等
の絶縁性基板２０を用いて、表面にＭＲ素子４を配列形
成し、裏面にこれらのＭＲ素子４を直列接続する配線１
２０を形成している。ＭＲ素子４が配列形成された面を
第１部材１に対向する面として、裏面には、図示しない
が集積回路チップを搭載することができる。
積回路チップ上に一体形成する場合を説明したが、この
発明はこれに限られず、信号処理回路とは独立に第２部
材としての絶縁性基板上にＭＲ素子アレイを形成する場
合も含む。その様な一例を図１２に示す。（ａ）は平面
図、（ｂ）はそのＡ−Ａ′断面図である。この実施例で
は、スルーホール１２１が予め加工されたセラミック等
の絶縁性基板２０を用いて、表面にＭＲ素子４を配列形
成し、裏面にこれらのＭＲ素子４を直列接続する配線１
２０を形成している。ＭＲ素子４が配列形成された面を
第１部材１に対向する面として、裏面には、図示しない
が集積回路チップを搭載することができる。
【００２４】上記実施例では、４相の直列接続されたＭ
Ｒ素子をブリッジ接続する検知回路を説明したが、１８
０°位相の異なるＭＲ素子の差動をとる他の検知方式を
採用する場合も同様にこの発明は有効である。
Ｒ素子をブリッジ接続する検知回路を説明したが、１８
０°位相の異なるＭＲ素子の差動をとる他の検知方式を
採用する場合も同様にこの発明は有効である。
【００２５】
【発明の効果】以上述べたようにこの発明によれば、位
相が９０°ずつずれた４個のＭＲ素子を１セットとして
複数セットのＭＲ素子をアレイ配列して、各セット内の
同相のＭＲ素子を一つの磁気検知素子として直列接続す
ることにより、無調整で高Ｓ／Ｎの変位検出を可能にす
る共に、汚染や損傷に対して安定であり、また磁気検知
素子としてのインピーダンス増加により消費電力の削減
を図った磁気エンコーダを得ることができる。
相が９０°ずつずれた４個のＭＲ素子を１セットとして
複数セットのＭＲ素子をアレイ配列して、各セット内の
同相のＭＲ素子を一つの磁気検知素子として直列接続す
ることにより、無調整で高Ｓ／Ｎの変位検出を可能にす
る共に、汚染や損傷に対して安定であり、また磁気検知
素子としてのインピーダンス増加により消費電力の削減
を図った磁気エンコーダを得ることができる。
【図１】 この発明の一実施例に係る磁気エンコーダの
構成を示す。
構成を示す。
【図２】 同実施例の第２部材の断面構造を示す。
【図３】 同実施例の集積回路チップの断面構造を示
す。
す。
【図４】 同実施例の磁気エンコーダの等価回路を示
す。
す。
【図５】 同実施例の第２部材と第１部材の相対位相関
係を示す。
係を示す。
【図６】 同実施例のＭＲ素子接続の等価回路を示す。
【図７】 ＭＲ素子アレイの他の配列例を示す。
【図８】 ＭＲ素子アレイの相互配線構造を示す。
【図９】 ＭＲ素子アレイの相互配線の他の構造を示
す。
す。
【図１０】 集積回路チップの他の実装構造例を示す。
【図１１】 集積回路チップの他の実装構造例を示す。
【図１２】 他の実施例のＭＲ素子アレイの構造を示
す。
す。
１…第１部材、２…第２部材、３…集積回路チップ、４
…ＭＲ素子、６…樹脂、２０…絶縁性基板、２１…配
線、２２…リード、２３…凹部、３０…シリコン基板、
３２…ＭＯＳトランジスタ、３３…絶縁層、３４…保護
層。
…ＭＲ素子、６…樹脂、２０…絶縁性基板、２１…配
線、２２…リード、２３…凹部、３０…シリコン基板、
３２…ＭＯＳトランジスタ、３３…絶縁層、３４…保護
層。
Claims (4)
- 【請求項１】 Ｎ極とＳ極を所定ピッチで交互に配列形
成してなる第１部材と、この第１部材に対して相対移動
可能に対向配置されて相対移動に伴う第１部材からの磁
界変化を検出するための複数の磁気抵抗素子が配列形成
された第２部材とを有する磁気エンコーダにおいて、 前記第２部材は、シリコン基板に信号処理回路を構成す
るトランジスタを集積してなる集積回路チップを有し、
この集積回路チップの絶縁層上に前記複数の磁気抵抗素
子及び、これらの磁気抵抗素子に接続される金属配線が
形成されていることを特徴とする磁気エンコーダ。 - 【請求項２】 前記複数の磁気抵抗素子として、位相が
９０°ずつずれた４相に対応する４個の磁気抵抗素子を
１セットとして複数セットの磁気抵抗素子がアレイ配列
され、且つ各セット内の同相の磁気抵抗素子は一つの磁
気検知素子として直列接続されていることを特徴とする
請求項１記載の磁気エンコーダ。 - 【請求項３】 前記磁気抵抗素子の配列ピッチＰは、前
記第１部材の着磁ピッチをλとして、Ｐ＝（２Ｎ＋１）
λ／４（但し、Ｎ＝０，１，２…）に設定されているこ
とを特徴とする請求項２記載の磁気エンコーダ。 - 【請求項４】 同相の磁気抵抗素子を直列接続して構成
される４相の磁気検知素子は、１８０°ずれたもの同士
を直列接続してブリッジ回路が構成されることを特徴と
する請求項２記載の磁気エンコーダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8324222A JP3029581B2 (ja) | 1996-12-04 | 1996-12-04 | 磁気エンコーダ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8324222A JP3029581B2 (ja) | 1996-12-04 | 1996-12-04 | 磁気エンコーダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10160511A JPH10160511A (ja) | 1998-06-19 |
| JP3029581B2 true JP3029581B2 (ja) | 2000-04-04 |
Family
ID=18163412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8324222A Expired - Fee Related JP3029581B2 (ja) | 1996-12-04 | 1996-12-04 | 磁気エンコーダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3029581B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2861459B1 (fr) * | 2003-10-22 | 2006-02-24 | Skf Ab | Systeme de mesure de rotation haute resolution absolu multitour et roulement equipe d'un tel systeme. |
| WO2009119471A1 (ja) | 2008-03-25 | 2009-10-01 | アルプス電気株式会社 | 磁気センサ及び磁気エンコーダ |
-
1996
- 1996-12-04 JP JP8324222A patent/JP3029581B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10160511A (ja) | 1998-06-19 |
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