JPH10143107A - Ａｃ型ｐｄｐの駆動方法 - Google Patents

Ａｃ型ｐｄｐの駆動方法

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JPH10143107A
JPH10143107A JP8298736A JP29873696A JPH10143107A JP H10143107 A JPH10143107 A JP H10143107A JP 8298736 A JP8298736 A JP 8298736A JP 29873696 A JP29873696 A JP 29873696A JP H10143107 A JPH10143107 A JP H10143107A
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タン ニヤン グェン
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Abstract

(57)【要約】 【課題】全面書込み過程において壁電荷の残存の有無に
係わらず全てのセルを均等に帯電させることを目的とす
る 【解決手段】画面を構成する全てのセルに対して放電開
始電圧ＶｆXYを越える書込み電圧を印加し、全てのセル
で放電を生じさせて壁電荷を帯電させる全面書込み過程
の前に、全てのセルに対して放電開始電圧ＶｆXYより低
く書込み電圧と同極性の補助書込み電圧Ｖｖを印加する
ことによって、その印加の前に壁電荷が存在した帯電セ
ルＣ１で放電ＥＳ１を生じさせて壁電圧の極性を反転さ
せる書込み準備過程を組み入れ、書込み電圧Ｖｗの印加
を帯電セルＣ１に補助書込み電圧Ｖｖの印加に呼応した
放電ＥＳ１で生じた空間電荷が残存している期間内に行
う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＡＣ型のプラズマ
ディスプレイパネル（ＰＤＰ：Ｐlasma ＤisplayＰane
l）の駆動方法に関する。
【０００２】近年、ＰＤＰは、液晶デバイスよりも動画
表示に適していることから、カラー表示が実用化された
ことと相まって、テレビジョン映像やコンピュータのモ
ニターなどの用途で広く用いられるようになってきた。
また、ハイビジョン用の大画面フラット型デバイスとし
て注目されている。このような状況の中で、より高品位
の表示の実現に向けて駆動方法の開発が進められてい
る。
【０００３】
【従来の技術】表示素子であるセルの集合によって画面
（スクリーン）が構成されるマトリクス表示形式のＰＤ
Ｐにおいて、セルの点灯状態の維持（サステイン）にメ
モリ機能が利用されている。ＡＣ型ＰＤＰは、主電極対
を誘電体で被覆することにより構造的にメモリ機能を有
するように構成されている。この種のＰＤＰによる表示
に際しては、ライン順次の画面走査をして表示内容に応
じた帯電状態を形成するアドレッシングを行い、その後
に全てのセルに対して共通に交番極性のサステイン電圧
を印加する。例えば書込みアドレス形式の場合には、ア
ドレッシング期間において、各ラインのセルに対してア
ドレス放電を生じさせるための電圧を選択的に印加して
所定のセルの誘電体を帯電させる。サステイン期間で
は、その開始時点で所定の壁電荷が存在したセルのみに
おいてサステイン電圧の印加毎に放電が生じる。これ
は、サステイン電圧、すなわちサステインパルスの波高
値が放電開始電圧より低い値に設定され、壁電荷による
電圧（壁電圧）がサステイン電圧に加わったセルのみに
おいて、実効電圧（セル電圧ともいう）が放電開始電圧
を越えるからである。サステイン電圧の印加の周期を短
くすれば、見かけの上で連続した発光（点灯状態）が得
られる。サステイン電圧の周波数を一定とした場合、輝
度はサステイン期間の長さに依存する。
【０００４】通常、表示内容は定期的に更新される。例
えば、テレビジョン画像を表示する場合には、１秒間に
Ｋ×ｋ回（Ｋ：フレーム数、ｋ：階調表示のためのフレ
ーム分割数）のアドレッシングが行われる。表示内容の
更新に際して、ＡＣ型ＰＤＰでは、以前の表示の影響を
防止するために、新たな帯電状態の形成に先立って全て
のセルの電荷を均等化する必要がある。この均等化は、
放電開始電圧を越える波高値のリセットパルス（書込み
電圧）を全てのセルに対して一斉に印加する全面書込み
動作によって実現される。リセットパルスの前縁で放電
が生じ、各セル内の誘電体にサステイン時よりも大量の
壁電荷が帯電する。この帯電で生じた壁電圧と書込み電
圧との相殺により実効電圧が低下し、放電が低下する。
その後、書込み電圧の印加が終了した時点（リセットパ
ルスの後縁）で壁電圧のみによるいわゆる自己放電が生
じ、ほとんどの壁電荷が中和して消失する。すなわち、
画面の全体にわたって誘電体がほぼ非帯電状態になる。
【０００５】
【発明が解決しようとする課題】上述の全面書込み動作
によって得ようとする状態は、画面の全体が均等に帯電
した状態である。しかし、従来では、書込み電圧の印加
時点で壁電荷の残存するセルと実質的に壁電荷の残存し
ないセルとの間で放電強度に差異が生じ、そのために画
面の帯電が均等にならないという問題があった。つま
り、各回の表示内容の更新時において、その１つ前の更
新で非発光が設定されたセル（これを“非帯電セル”と
呼称する）は実質的に非帯電状態であるのに対し、発光
が設定されたセル（これを“帯電セル”と呼称する）に
は壁電荷が残存している。したがって、帯電セルでは、
壁電圧が書込み電圧に加わって実効電圧が高くなり、非
帯電セルよりも強い放電が生じて帯電量が多くなってい
た。なお、書込み電圧の極性を反転すると、壁電圧分だ
け実効電圧が書込み電圧より低くなり、帯電セルの放電
強度が非帯電セルよりも小さくなる。
【０００６】図１０は従来におけるセル間の発光強度の
差異を示すグラフである。横軸の目盛りは書込み電圧の
印加時点（印加パルスの前縁）からの経過時間を示して
いる。図１０のとおり、帯電セルの発光強度（実線）の
ピーク値は、非帯電セルの発光強度（鎖線）のピーク値
の約７倍である。放電強度が大きいほど発光強度も大き
いので、図１０から帯電セルの放電強度が非帯電セルと
比べて大幅に大きいことが分かる。
【０００７】全面書込み動作における放電が過大である
と、セル内の帯電範囲が必要以上に拡がってしまい、そ
の後に自己放電が生じても壁電荷が完全には消失しな
い。逆に放電が過小であると、帯電量が不足して自己放
電が生じず、壁電荷がそのまま残る。このことから、自
己放電で画面全体を非帯電状態にした後にアドレッシン
グを行う書込みアドレス形式の駆動シーケンスを採用す
る場合には、アドレッシングの信頼性を確保するため、
全面書込み動作によって全てのセルに均等に適量の壁電
荷を帯電させる必要がある。また、アドレス放電によっ
て壁電荷を選択的に消去する消去アドレス形式の駆動シ
ーケンスを採用する場合においても、全てのセルに均等
に適量の壁電荷を帯電させる必要がある。
【０００８】なお、全てのセルに書込み電圧を印加せず
に、帯電セルのみに選択的に駆動電圧を印加して消去放
電を生じさせることが考えられる。しかし、帯電のばら
つきがあるので、自己放電によらずに壁電荷を消去する
のは難しい。また、１つの画像の表示に対して、画像を
書き込むためのアドレッシングと画像を消去するための
アドレッシングとを行うことになり、画面走査の所要時
間が２倍になるので、自然な動きの動画表示や多階調表
示ができなくなる。つまり、実用において全面書込み動
作は不可欠である。
【０００９】本発明は、全面書込み過程において壁電荷
の残存の有無に係わらず全てのセルを均等に帯電させる
ことによって、乱れの無い高品位の表示を実現すること
を目的としている。
【００１０】
【課題を解決するための手段】残留する壁電荷を利用し
て帯電セルのみで放電を生じさせ、改めて壁電荷を帯電
させる。放電の前後で壁電圧の極性は反転する。放電空
間に十分な浮遊電荷（空間電荷）が存在する２０μｓ程
度の期間内に、反転後の壁電圧が実効電圧を引き下げる
ように極性を設定した書込み電圧を、帯電セル及び非帯
電セルに対して印加する。非帯電セルでは、書込み電圧
と等しい実効電圧が加わり、所定強度の放電が生じる。
一方、帯電セルでは、実効電圧が書込み電圧より低いも
のの、空間電荷によるプライミング効果で放電開始電圧
が下がるので、実効電圧の低下分とプライミング効果と
が相殺され、結果的に非帯電セルと同程度の強度の放電
が生じる。電圧印加の条件を適切に設定することによ
り、放電強度を均等化することができる。放電強度に差
異がなければ、帯電量は均等になる。
【００１１】請求項１の発明の方法は、画面を構成する
全てのセルに対して放電開始電圧を越える書込み電圧を
印加し、前記全てのセルで放電を生じさせて壁電荷を帯
電させる全面書込み過程を含むＡＣ型ＰＤＰの駆動方法
であって、前記全面書込み過程の前に、前記全てのセル
に対して放電開始電圧より低く且つ前記書込み電圧と同
極性の補助書込み電圧を印加することによって、その印
加の前に壁電荷が存在したセルである帯電セルで放電を
生じさせて当該帯電セルの壁電圧の極性を反転させる書
込み準備過程を組み入れ、前記全面書込み過程における
前記書込み電圧の印加を、前記帯電セルに前記補助書込
み電圧の印加に呼応した放電で生じた空間電荷が残存し
ている期間内に行うものである。
【００１２】請求項２の発明の方法は、画面を構成する
全てのセルで自己放電を生じさせて前記画面の帯電状態
を均等化するリセット過程と、表示内容に応じた特定の
セルに壁電荷を帯電させるアドレッシング過程と、放電
開始電圧より低い波高値のサステインパルスを印加して
表示内容を維持するサステイン過程とを繰り返すＡＣ型
ＰＤＰの駆動方法であって、前記リセット過程におい
て、前記全てのセルに対して放電開始電圧より低い補助
書込み電圧を印加することによって、その印加の前に壁
電荷が存在したセルである帯電セルで放電を生じさせて
当該帯電セルの壁電圧の極性を反転させ、前記帯電セル
に前記補助書込み電圧の印加に呼応した放電で生じた空
間電荷が残存している期間内に、前記全てのセルに対し
て放電開始電圧を越え且つ前記補助書込み電圧と同極性
の書込み電圧を印加し、前記全てのセルで放電を生じさ
せて前記自己放電に適した量の壁電荷を帯電させるもの
である。
【００１３】請求項３の発明の方法は、前記補助書込み
電圧の印加から前記書込み電圧の印加までの時間間隔を
１０乃至２０μｓとするものである。請求項４の発明の
方法は、前記補助書込み電圧として、波高値が前記サス
テインパルスと等しく且つパルス幅が前記サステインパ
ルスより短い電圧パルスを印加するものである。
【００１４】請求項５の発明の方法は、前記補助書込み
電圧として、波高値が前記サステインパルスより低く且
つパルス幅が前記サステインパルスより長い電圧パルス
を印加するものである。
【００１５】請求項６の発明の方法は、前記補助書込み
電圧として、前記サステインパルスよりもパルス幅が長
く且つ前縁側の電圧の推移が緩やかな鈍波状の電圧パル
スを印加するものである。
【００１６】
【発明の実施の形態】図１は本発明に係るＰＤＰの内部
構造を示す斜視図である。例示のＰＤＰ１は、３電極構
造の面放電形式のＡＣ型ＰＤＰである。前面側のガラス
基板１１の内面に、マトリクス表示のラインＬ毎に一対
のサステイン電極Ｘ，Ｙが配列されている。サステイン
電極Ｘ，Ｙは、それぞれが透明導電膜４１と金属膜４２
とからなり、ＡＣ駆動のための誘電体層１７で被覆され
ている。誘電体層１７の表面にはＭｇＯからなる保護膜
１８が蒸着されている。背面側のガラス基板２１の内面
には、下地層２２、列選択のためのアドレス電極Ａ、絶
縁層２４、セルを画定するための隔壁２９、及びカラー
表示のための３色（Ｒ，Ｇ，Ｂ）の蛍光体層２８Ｒ，２
８Ｇ，２８Ｂが設けられている。各隔壁２９は平面視に
おいて直線状である。これら隔壁２９によって放電空間
３０がライン方向にサブピクセル毎に区画され、且つ放
電空間３０の間隙寸法が一定値（例えば１５０μｍ）に
規定されている。放電空間３０にはネオンにキセノンを
混合したペニングガスが充填されている。表示のピクセ
ル（画素）は、ライン方向に並ぶ３つのサブピクセルか
らなる。隔壁２９の配置パターンがストライプパターン
であることから、放電空間３０のうちの各列に対応した
部分は、全てのラインＬに跨がって列方向に連続してい
る。各列内のサブピクセルの発光色は同一である。各サ
ブピクセルの範囲内の構造体がセル（表示素子）であ
り、画面ＳＣはセルの集合によって構成されている。画
面ＳＣの仕様は表１のとおりである。
【００１７】
【表１】
【００１８】ＰＤＰ１では、各サブピクセルの発光／非
発光の選択（アドレッシング）に、アドレス電極Ａとサ
ステイン電極Ｙとが用いられる。すなわち、ｍ本（ｍは
ライン数）のサステイン電極Ｙに対して１本ずつ順にス
キャンパルスを印加することによって画面走査（ライン
選択）が行われ、サステイン電極Ｙと表示内容に応じて
選択されたアドレス電極Ａとの間での対向放電によっ
て、ラインＬ毎に所定の帯電状態が形成される。なお、
サステイン電極Ｘは、形成段階であらかじめ基板上で接
続電極により共通接続されるか又は外部接続用のフレキ
シブルケーブルにより共通接続され、外部の駆動回路に
接続される。アドレッシングの後、サステイン電極Ｘと
サステイン電極Ｙとに交互に所定波高値（Ｖｓ）のサス
テインパルスを印加すると、アドレッシングの終了時点
で所定量の壁電荷が存在したセルで面放電（サステイン
放電）が生じる。対向放電は基板対の対向方向に電荷が
移動するものであり、面放電は基板面に沿った方向に電
荷が移動するものである。面放電で生じた紫外線により
蛍光体層２８Ｒ，２８Ｇ，２８Ｂが局部的に励起されて
発光する。発光した可視光のうち、ガラス基板１１を透
過する光が表示に寄与する。以下、ＰＤＰ１の駆動方法
をさらに詳しく説明する。
【００１９】図２はフィールド構成図である。ここで
は、テレビジョンのように１フレームを複数のフィール
ドに分割するインタレース形式で走査された画像を再生
するものとする。
【００２０】２５６階調表示を行う場合、１つのフィー
ルドｆを８つのサブフィールドｓｆ１，ｓｆ２，ｓｆ
３，…ｓｆ８に分割する（以下、これらを区別せずにサ
ブフィールドｓｆと記す）。各サブフィールドｓｆの表
示期間は、リセット期間ＴＲ、アドレス期間ＴＡ、及び
サステイン期間ＴＳからなる。各サブフィールドｓｆに
おける輝度の相対比率が１：２：４：８：１６：３２：
６４：１２８となるように重み付けをして、各サブフィ
ールドｓｆのサステイン期間ＴＳの発光回数を設定す
る。各サブフィールドｓｆは１つの階調レベルの画像で
ある。なお、サブフィールドの順序は、重みの大きさの
順（昇順又は降順）にする必要はない。例えば、重みが
大きいサブフィールドをフィールドの中間に配置すると
いった最適化が知られている。
【００２１】図３は第１実施形態に係る駆動方法におけ
る印加電圧の波形図である。各サブフィールドｓｆの表
示期間のうちのリセット期間ＴＲは、それ以前の点灯状
態の影響を防ぐため、画面全体を非帯電状態とする期間
である。このリセット期間ＴＲにおいて、本発明に固有
の駆動制御が行われる。すなわち、自己放電に必要な壁
電荷を帯電させる全面書込み過程に先立って、帯電セル
のみで放電を生じさせる書込み準備過程を行う。具体的
には、面放電開始電圧より低い波高値Ｖｖ（例えば１７
０Ｖ）の正極性の補助書込みパルスＰｖをサステイン電
極Ｘに印加する。その後、補助書込みパルスＰｖによる
放電で生じた空間電荷が十分に残存する２０μｓ程度の
期間内に全面書込み過程を行う。この例では全面書込み
過程として、サステイン電極Ｘ，Ｙ間の相対駆動電圧
（バイアス電位差Ｖｗ）が面放電開始電圧より十分に高
くなるように、サステイン電極Ｘに波高値Ｖｓの正極性
の書込みパルスＰｗｘを印加し、同時にサステイン電極
Ｙに波高値Ｖｓの負極性の書込みパルスＰｗｙを印加す
る。加えて、面放電のトリガーとしての対向放電を生じ
させるためにアドレス電極Ａに波高値Ｖａｗ（例えば６
０Ｖ）の正極性の書込みパルスＰｗａを印加する。この
ような書込み準備過程及び全面書込み過程を含むリセッ
ト過程の作用は後述する。
【００２２】アドレス期間ＴＡは、ライン順次のアドレ
ッシングを行う期間である。サステイン電極Ｘを接地電
位に対して正電位Ｖａｘ（例えば５５Ｖ）にバイアス
し、全てのサステイン電極Ｙを負電位Ｖｓｃ（例えば−
７０Ｖ）にバイアスする。この状態で、先頭のラインか
ら１ラインずつ順に各ラインを選択し、サステイン電極
Ｙに負極性のスキャンパルスＰｙを印加する。選択され
たラインのサステイン電極Ｙの電位は、一時的に負電位
Ｖｙ（例えば−１７０Ｖ）にバイアスされる。ラインの
選択と同時に、発光すべきセルに対応したアドレス電極
Ａに対して、波高値Ｖａ（例えば６０Ｖ）の正極性のア
ドレスパルスＰａを印加する。選択されたラインのうち
のアドレスパルスＰａが印加されたセルにおいて、サス
テイン電極Ｙとアドレス電極Ａとの間のアドレス放電が
起こる。サステイン電極ＸがアドレスパルスＰａと同極
性の電位にバイアスされているので、そのバイアスでア
ドレスパルスＰａが打ち消され、サステイン電極Ｘとア
ドレス電極Ａとの間では放電は起きない。また、サステ
イン電極Ｘのバイアス電位Ｖａｘは、ライン内の非選択
のセルの帯電を防止するため、サステイン電極Ｘとサス
テイン電極Ｙとの相対電圧が面放電開始電圧ＶｆXYより
低くなるように設定されている。
【００２３】サステイン期間ＴＳは、階調レベルに応じ
た輝度を確保するために、アドレッシングによって設定
された発光状態を維持する期間である。対向放電を防止
するため、全てのアドレス電極Ａを正極性の電位（例え
ばＶｓ／２）にバイアスし、最初に全てのサステイン電
極Ｙに波高値Ｖｓの正極性のサステインパルスＰｓを印
加する。その後、サステイン電極Ｘとサステイン電極Ｙ
とに対して、交互にサステインパルスＰｓを印加する。
サステインパルスＰｓの印加毎に、アドレス期間ＴＡに
帯電したセルで面放電が生じ、壁電圧の極性が反転す
る。最終のサステインパルスＰｓはサステイン電極Ｙに
印加される。
【００２４】図４は書込み準備過程における帯電状態の
推移を示す図である。図４（Ａ）のように補助書込み電
圧Ｖｖの印加の直前においては、前サブフィールドのサ
ステイン期間に発光したセルである帯電セルＣ１には壁
電荷が存在し、その他のセルである非帯電セルＣ２には
実質的に壁電荷が存在しない。帯電セルＣ１において、
サステイン電極Ｘ側の壁電荷は正電荷であり、サステイ
ン電極Ｙ側の壁電荷は負電荷である。すなわち、サステ
イン電極Ｙ側を基準電位とすると、壁電圧は正極性であ
る。
【００２５】帯電セルＣ１と非帯電セルＣ２とを区別せ
ずに全てのセルに補助書込み電圧Ｖｖを印加すると、補
助書込み電圧Ｖｖが面放電開始電圧ＶｆXYよりも低いの
で、図４（Ｂ）のように帯電セルＣ１のみで面放電ＥＳ
１が生じる。すなわち、サステインと同様に放電の有無
の自己選択が行われる。面放電ＥＳ１により新たに生じ
る壁電荷の量は補助書込み電圧Ｖｖの印加時間（パルス
幅）ｔａに依存する。印加時間（パルス幅）ｔａの実用
範囲は１〜３μｓである。なお、補助書込み電圧Ｖｖを
サステイン電圧Ｖｓと同じ値にすることにより、電源の
共通による駆動回路構成の簡単化を図ることができる。
Ｖｖ＝Ｖｓとする場合、パルス幅ｔａをサステインパル
スＰｓより短くする。
【００２６】面放電ＥＳ１によって帯電セルＣ１におけ
る壁電圧の極性が反転する。すなわち、図４（Ｃ）のよ
うにサステイン電極Ｘ側に負電荷が帯電し、サステイン
電極Ｙ側に正電荷が帯電する。また、面放電ＥＳ１の停
止時点からの経過時間が２０μｓ程度の以内であれば、
帯電セルＣ１に十分な量の空間電荷が残留している。
【００２７】図５は全面書込み過程における帯電状態の
推移を示す図である。上述したように面放電開始電圧Ｖ
ｆXYより高い書込み電圧（極性は補助書込み電圧と同
じ）Ｖｗをサステイン電極対に対して印加すると、図５
（Ａ）のように帯電セルＣ１及び非帯電セルＣ２の両方
で面放電ＥＳ２が生じる。このとき、補助書込み電圧Ｖ
ｖの印加終了時点から書込み電圧Ｖｗを印加するまでの
期間（パルス間隔）ｔｂを２０μｓ以下とすると、帯電
セルＣ１での放電にプライミング効果を利用することが
できる。ただし、期間ｔｂを極端に短くすると、面放電
ＥＳ２が生じない。パルス間隔ｔｂの実用範囲は１０〜
２０μｓである。
【００２８】図５（Ｂ）のように、面放電ＥＳ２によっ
て帯電セルＣ１及び非帯電セルＣ２にサステイン時より
も多量の壁電荷が帯電する。帯電量は面放電ＥＳ２の強
度に依存する。
【００２９】書込み電圧Ｖｗの印加を終了すると、図５
（Ｃ）のように帯電セルＣ１及び非帯電セルＣ２におい
て自己放電ＥＳ３が生じる。自己放電ＥＳ３によって壁
電荷が消失し、画面ＳＣの全体が非帯電状態となる。
【００３０】図６は全面書込み過程における放電強度の
均一化の原理図である。書込み電圧Ｖｗの印加時点で、
帯電セルＣ１には壁電荷が存在する〔図４（Ｃ）参
照〕。このため、帯電セルＣ１における実効電圧Ｖｅｆ
ｆ1 は、壁電圧Ｖｗａｌｌの分だけ書込み電圧Ｖｗより
低くなる。ただし、プライミング効果によって面放電開
始電圧ＶｆXYが低くなるので、実効電圧Ｖｅｆｆ1 と面
放電開始電圧ＶｆXYとの差が壁電荷の無い場合と同程度
になる。一方、非帯電セルＣ２では、実効電圧Ｖｅｆｆ
2 が書込み電極Ｖｗと等しく、実効電圧Ｖｅｆｆ2 と面
放電開始電圧ＶｆXY（帯電セルＣ１より高い）との差に
応じた強度の面放電が生じる。
【００３１】補助書込み電圧Ｖｖによる帯電量、及び書
込み電圧Ｖｗの印加タイミングを最適化することによ
り、帯電セルＣ１と非帯電セルＣ２との間の放電強度の
差異を可及的に低減することができる。
【００３２】図７は全面書込み過程における発光強度を
示すグラフである。図７の例における駆動条件は表２の
とおりである。図７において、帯電セルＣ１の発光強度
（実線）のピーク値は、非帯電セルＣ２の発光強度（鎖
線）のピーク値の１．６倍程度である。図７と図１０と
の比較から明らかなように、本発明を適用することによ
り、帯電セルＣ１と非帯電セルＣ２との間の放電強度の
均等化を図ることができる。
【００３３】
【表２】
【００３４】図８は第２実施形態に係る駆動方法におけ
る印加電圧の波形図、図９は第３実施形態に係る駆動方
法における印加電圧の波形図である。これらの図におい
て、図３に対応するパルスには同一の符号を付してあ
る。
【００３５】図８の駆動方法は、リセット期間ＴＲにお
いて、書込みパルスＰｗｘ，Ｐｗｙを印加する全面書込
み過程に先立って、パルス幅ｔａがサステインパルスＰ
ｓより長い正極性の補助書込みパルスＰｖ２をサステイ
ン電極Ｘに印加するものである。補助書込みパルスＰｖ
２の波高値は、サステイン電圧Ｖｓより２０〜５０Ｖ程
度低い値に設定する。パルス幅ｔａを長くすることによ
り、短い場合よりも確実に放電が生じる。つまり、書込
み準備過程の信頼性を高めることができる。パルス幅ｔ
ａの実用範囲は１０〜２０μｓである。
【００３６】図９の駆動方法は、リセット期間ＴＲにお
いて、書込みパルスＰｗｘ，Ｐｗｙを印加する全面書込
み過程に先立って、パルス幅ｔａがサステインパルスＰ
ｓより長く且つ立上がりの緩やかな正極性の補助書込み
パルスＰｖ３をサステイン電極Ｘに印加するものであ
る。補助書込みパルスＰｖ３の波高値は、サステイン電
圧Ｖｓと同じ値とする。立上がりが緩やかであれば、実
効電圧が徐々に上昇して放電開始電圧に達した時点で放
電が生じ、放電による発光が急峻な立上がりの場合より
も弱い。つまり、補助書込みパルスＰｖ３を鈍波状とす
ることにより、不要の発光を抑えてコントラストを高め
ることができる。鈍波状とするには、電源とサステイン
電極Ｘとの間に抵抗を挿入すればよい。抵抗が介在する
分だけ電圧遷移の時定数が増大し、パルスの立上がりが
緩やかになる。
【００３７】以上の各実施形態においては駆動の対象を
面放電形式のＰＤＰ１としたが、対をなす２本の電極
Ｘ，Ｙを前面側の基板と背面側の基板とに振り分けて互
いに交差するように配置した２電極構造の対向放電形式
のＰＤＰにも本発明を適用することができる。駆動条件
は例示の数値に限定されず、パネル構造に応じて適宜て
変更可能である。必ずしもリセット期間ＴＲで自己放電
を生じさせる必要はない。例えば消去アドレス形式を採
用する場合には、全てのセルに自己放電が起きない程度
の壁電荷を帯電させる。
【００３８】
【発明の効果】請求項１乃至請求項６の発明によれば、
全面書込み過程において壁電荷の残存の有無に係わらず
全てのセルを均等に帯電させることができ、乱れの無い
高品位の表示を実現することができる。
【００３９】請求項２の発明によれば、書込みアドレス
形式の表示制御の信頼性を高めることができる。請求項
４の発明によれば、サステインのための電源を用いて補
助書込み電圧を印加することができるので、書込み準備
過程を組み入れることによる駆動回路の複雑化を避ける
ことができる。
【００４０】請求項５の発明によれば、帯電を均等化す
るための放電をより確実に生じさせることができる。請
求項６の発明によれば、不要の発光を抑えてコントラス
トの低下を防止することができる。
【図面の簡単な説明】
【図１】本発明に係るＰＤＰの内部構造を示す斜視図で
ある。
【図２】フィールド構成図である。
【図３】第１実施形態に係る駆動方法における印加電圧
の波形図である。
【図４】書込み準備過程における帯電状態の推移を示す
図である。
【図５】全面書込み過程における帯電状態の推移を示す
図である。
【図６】全面書込み過程における放電強度の均一化の原
理図である。
【図７】全面書込み過程における発光強度を示すグラフ
である。
【図８】第２実施形態に係る駆動方法における印加電圧
の波形図である。
【図９】第３実施形態に係る駆動方法における印加電圧
の波形図である。
【図１０】従来におけるセル間の発光強度の差異を示す
グラフである。
【符号の説明】
１ ＰＤＰ Ｃ１ 帯電セル ＥＳ１ 面放電（書込み準備過程における放電） ＥＳ３ 自己放電 ｔｂ パルス間隔（期間 Ｐｓ サステインパルス Ｐｖ 補助書込みパルス（パルス幅が短い電圧パルス） Ｐｖ２ 補助書込みパルス（パルス幅が長い電圧パル
ス） Ｐｖ３ 補助書込みパルス（鈍波状の電圧パルス） ＳＣ 画面 ＶｆXY 面放電開始電圧（放電開始電圧） Ｖｖ 補助書込み電圧 Ｖｗ 書込み電圧

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】画面を構成する全てのセルに対して放電開
    始電圧を越える書込み電圧を印加し、前記全てのセルで
    放電を生じさせて壁電荷を帯電させる全面書込み過程を
    含むＡＣ型ＰＤＰの駆動方法であって、 前記全面書込み過程の前に、前記全てのセルに対して放
    電開始電圧より低く且つ前記書込み電圧と同極性の補助
    書込み電圧を印加することによって、その印加の前に壁
    電荷が存在したセルである帯電セルで放電を生じさせて
    当該帯電セルの壁電圧の極性を反転させる書込み準備過
    程を組み入れ、 前記全面書込み過程における前記書込み電圧の印加を、
    前記帯電セルに前記補助書込み電圧の印加に呼応した放
    電で生じた空間電荷が残存している期間内に行うことを
    特徴とするＡＣ型ＰＤＰの駆動方法。
  2. 【請求項２】画面を構成する全てのセルで自己放電を生
    じさせて前記画面の帯電状態を均等化するリセット過程
    と、表示内容に応じた特定のセルに壁電荷を帯電させる
    アドレッシング過程と、放電開始電圧より低い波高値の
    サステインパルスを印加して表示内容を維持するサステ
    イン過程とを繰り返すＡＣ型ＰＤＰの駆動方法であっ
    て、 前記リセット過程において、 前記全てのセルに対して放電開始電圧より低い補助書込
    み電圧を印加することによって、その印加の前に壁電荷
    が存在したセルである帯電セルで放電を生じさせて当該
    帯電セルの壁電圧の極性を反転させ、 前記帯電セルに前記補助書込み電圧の印加に呼応した放
    電で生じた空間電荷が残存している期間内に、前記全て
    のセルに対して放電開始電圧を越え且つ前記補助書込み
    電圧と同極性の書込み電圧を印加し、前記全てのセルで
    放電を生じさせて前記自己放電に適した量の壁電荷を帯
    電させることを特徴とするＡＣ型ＰＤＰの駆動方法。
  3. 【請求項３】前記補助書込み電圧の印加から前記書込み
    電圧の印加までの時間間隔が１０乃至２０μｓである請
    求項１又は請求項２記載のＡＣ型ＰＤＰの駆動方法。
  4. 【請求項４】前記補助書込み電圧として、波高値が前記
    サステインパルスと等しく且つパルス幅が前記サステイ
    ンパルスより短い電圧パルスを印加する請求項２記載の
    ＡＣ型ＰＤＰの駆動方法。
  5. 【請求項５】前記補助書込み電圧として、波高値が前記
    サステインパルスより低く且つパルス幅が前記サステイ
    ンパルスより長い電圧パルスを印加する請求項２記載の
    ＡＣ型ＰＤＰの駆動方法。
  6. 【請求項６】前記補助書込み電圧として、前記サステイ
    ンパルスよりもパルス幅が長く且つ前縁側の電圧の推移
    が緩やかな鈍波状の電圧パルスを印加する請求項２記載
    のＡＣ型ＰＤＰの駆動方法。
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