JP3399852B2 - 表示パネルの駆動回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】この発明は、マトリクス状に
配置した複数の表示セルの各々に共通電極および個別電
極を配置し、共通電極に表示動作を行う表示パルスを全
体として印加し、個別電極に各表示セルにおける放電を
制御する制御電圧を個別に印加して、各表示セルにおけ
るガス放電を制御する表示パネルの駆動回路に関する。
配置した複数の表示セルの各々に共通電極および個別電
極を配置し、共通電極に表示動作を行う表示パルスを全
体として印加し、個別電極に各表示セルにおける放電を
制御する制御電圧を個別に印加して、各表示セルにおけ
るガス放電を制御する表示パネルの駆動回路に関する。
【０００２】
【従来の技術】従来より、プラズマディスプレイなど表
示セル毎のガス放電を制御して表示を行う表示パネルが
知られている。そして、このような表示パネルにおいて
は、放電を正常に行うために、蓄積される電荷を常に放
電に好適な状態に維持する必要がある。そこで、定期的
に全表示セルにおいて、放電を生起する蓄積電荷を除去
することなどの初期化が行われている。
示セル毎のガス放電を制御して表示を行う表示パネルが
知られている。そして、このような表示パネルにおいて
は、放電を正常に行うために、蓄積される電荷を常に放
電に好適な状態に維持する必要がある。そこで、定期的
に全表示セルにおいて、放電を生起する蓄積電荷を除去
することなどの初期化が行われている。
【０００３】このような初期化については、特開平１０
−１４３１０６号公報、特開平８−２７８７６６号公
報、特開平７−１４０９２７号公報、特開平９−３２５
７３６号公報、特開平８−２１２９３０号公報などに示
されている。
−１４３１０６号公報、特開平８−２７８７６６号公
報、特開平７−１４０９２７号公報、特開平９−３２５
７３６号公報、特開平８−２１２９３０号公報などに示
されている。
【０００４】
【発明が解決しようとする課題】このように、各種の初
期化方法が提案されているが、放電の条件などが変われ
ば、異なった方法が採用されるべきである。
期化方法が提案されているが、放電の条件などが変われ
ば、異なった方法が採用されるべきである。
【０００５】「関連出願」本出願人は、特許協力条約に
基づく国際出願（出願番号ＰＣＴ／ＪＰ９８／０１４４
４）において、新しい駆動方式の表示パネルについて、
提案した。この表示パネルでは、各表示セル個別電極と
共通電極を備えており、個別電極は表示セル毎に個別に
駆動され、供給電極は複数の表示セルについて一緒に駆
動される。そして、共通電極に正の表示パルスを印加
し、個別電極による正の制御電圧の印加を個別に制御す
ることで、放電を表示セル毎に制御して表示を制御して
いる。
基づく国際出願（出願番号ＰＣＴ／ＪＰ９８／０１４４
４）において、新しい駆動方式の表示パネルについて、
提案した。この表示パネルでは、各表示セル個別電極と
共通電極を備えており、個別電極は表示セル毎に個別に
駆動され、供給電極は複数の表示セルについて一緒に駆
動される。そして、共通電極に正の表示パルスを印加
し、個別電極による正の制御電圧の印加を個別に制御す
ることで、放電を表示セル毎に制御して表示を制御して
いる。
【０００６】ここで、この表示パネルにおける共通電極
の駆動は、電圧が２段階で変化する表示パルスを用いて
いる。そして、この２段階の表示パルスの１つで、電荷
を蓄積する放電と、消去する放電が行われる。従って、
理論的には、表示放電を繰り返しても自動的に電荷の消
去が行える。しかし、電源立ち上げ時の不十分な電圧印
加による電荷の蓄積や、放電の繰り返しによる電荷の蓄
積などが起こる。そこで、これを解消するために、１フ
レームに１回、全個別電極に正パルス（初期化パルス）
を入れることで、表示セルの電荷を反転させ、初期化を
行っている。
の駆動は、電圧が２段階で変化する表示パルスを用いて
いる。そして、この２段階の表示パルスの１つで、電荷
を蓄積する放電と、消去する放電が行われる。従って、
理論的には、表示放電を繰り返しても自動的に電荷の消
去が行える。しかし、電源立ち上げ時の不十分な電圧印
加による電荷の蓄積や、放電の繰り返しによる電荷の蓄
積などが起こる。そこで、これを解消するために、１フ
レームに１回、全個別電極に正パルス（初期化パルス）
を入れることで、表示セルの電荷を反転させ、初期化を
行っている。
【０００７】このような初期化によって、不適当な電荷
の蓄積を解消し、正常な放電を維持することができる。
しかし、この方法では、個別電極に対し、十分大きな正
電圧を印加する必要がある。個別電極への電圧印加は、
各表示セルに対応する制御素子を駆動して行う。そこ
で、個別電極の駆動回路全体を高電圧対応にしなければ
ならない。また、初期化パルスを挿入することで、個別
電極の駆動の周波数が高くなり、駆動回路の消費電力が
大きくなるという問題もあった。
の蓄積を解消し、正常な放電を維持することができる。
しかし、この方法では、個別電極に対し、十分大きな正
電圧を印加する必要がある。個別電極への電圧印加は、
各表示セルに対応する制御素子を駆動して行う。そこ
で、個別電極の駆動回路全体を高電圧対応にしなければ
ならない。また、初期化パルスを挿入することで、個別
電極の駆動の周波数が高くなり、駆動回路の消費電力が
大きくなるという問題もあった。
【０００８】この発明は、上述のような課題を解決する
ためになされたもので、個別電極を低電圧かつ低周波数
で駆動できる表示パネルの駆動回路を提供することを目
的とする。
ためになされたもので、個別電極を低電圧かつ低周波数
で駆動できる表示パネルの駆動回路を提供することを目
的とする。
【０００９】
【課題を解決するための手段】この発明に係る表示パネ
ルの駆動回路は、マトリクス状に配置した複数の表示セ
ルの各々に共通電極および個別電極を配置し、共通電極
に表示動作を行う表示パルスを全体として印加し、個別
電極に各表示セルにおける放電を制御する制御電圧を個
別に印加して、各表示セルにおけるガス放電を制御する
表示パネルの駆動回路であって、共通電極における表示
パルスの印加の間隙において、表示パルスと逆極性のリ
セットパルスを印加するものである。このため、リセッ
トパルスを挿入しても個別電極の制御は変わらない。そ
こで、個別電極のオンオフは、放電をいつ停止するかを
決定するために必要な１フレームに１回でよい。従っ
て、個別電極を低周波で駆動でき、この駆動回路におけ
る消費電力の低減が図れる。また、個別電極に対し、高
電圧の初期化パルスなどが不要であり、個別電極の駆動
回路において高電圧を取り扱う必要をなくすことができ
る。
ルの駆動回路は、マトリクス状に配置した複数の表示セ
ルの各々に共通電極および個別電極を配置し、共通電極
に表示動作を行う表示パルスを全体として印加し、個別
電極に各表示セルにおける放電を制御する制御電圧を個
別に印加して、各表示セルにおけるガス放電を制御する
表示パネルの駆動回路であって、共通電極における表示
パルスの印加の間隙において、表示パルスと逆極性のリ
セットパルスを印加するものである。このため、リセッ
トパルスを挿入しても個別電極の制御は変わらない。そ
こで、個別電極のオンオフは、放電をいつ停止するかを
決定するために必要な１フレームに１回でよい。従っ
て、個別電極を低周波で駆動でき、この駆動回路におけ
る消費電力の低減が図れる。また、個別電極に対し、高
電圧の初期化パルスなどが不要であり、個別電極の駆動
回路において高電圧を取り扱う必要をなくすことができ
る。
【００１０】また、上記表示パルスは、２段階の電圧で
形成され、段階的に電圧を上昇、下降するものであり、
上記リセットパルスの電圧値の絶対値は表示パルスの１
段目の電圧値以上とすることが好適である。このような
表示パルスにより、１つの表示パルスにより、電荷を蓄
積する放電と、蓄積電荷を消去する放電の２回の放電を
生起することができる。そこで、安定な放電が行われて
いるときには、リセットパルスの挿入が不要となる。
形成され、段階的に電圧を上昇、下降するものであり、
上記リセットパルスの電圧値の絶対値は表示パルスの１
段目の電圧値以上とすることが好適である。このような
表示パルスにより、１つの表示パルスにより、電荷を蓄
積する放電と、蓄積電荷を消去する放電の２回の放電を
生起することができる。そこで、安定な放電が行われて
いるときには、リセットパルスの挿入が不要となる。
【００１１】また、上記リセットパルスは、１フレーム
に１回もしくは複数フレームに１回印加することが好適
である。これによって、リセットパルスを挿入しないフ
レームを作ることができ、処理の余裕が生まれる。
に１回もしくは複数フレームに１回印加することが好適
である。これによって、リセットパルスを挿入しないフ
レームを作ることができ、処理の余裕が生まれる。
【００１２】また、上記共通電極及び個別電極の駆動に
ついてのシーケンスを複数記憶するシーケンスメモリを
有し、このシーケンスメモリから読み出したシーケンス
データに基づいて、共通電極の駆動を制御することが好
適である。これによって、同一の表示パルスを繰り返し
て出力する駆動を容易に行うことができる。
ついてのシーケンスを複数記憶するシーケンスメモリを
有し、このシーケンスメモリから読み出したシーケンス
データに基づいて、共通電極の駆動を制御することが好
適である。これによって、同一の表示パルスを繰り返し
て出力する駆動を容易に行うことができる。
【００１３】さらに、上記シーケンスメモリからのシー
ケンス読み出し順序を記憶するループメモリを有し、こ
のループメモリから読み出されたデータに基づいてシー
ケンスメモリからシーケンスデータを読み出すことが好
適である。これによって、シーケンス利用の自由度が上
昇し、少ない記憶容量で、各種の駆動が可能になる。特
に、ループメモリによりリセットパルスの挿入のシーケ
ンスの実施を適宜行うことができる。
ケンス読み出し順序を記憶するループメモリを有し、こ
のループメモリから読み出されたデータに基づいてシー
ケンスメモリからシーケンスデータを読み出すことが好
適である。これによって、シーケンス利用の自由度が上
昇し、少ない記憶容量で、各種の駆動が可能になる。特
に、ループメモリによりリセットパルスの挿入のシーケ
ンスの実施を適宜行うことができる。
【００１４】
【発明の実施の形態】実施の形態１．図１は、実施の形
態１の表示パネルにおける１表示セル（１色）を示す図
である。表示パネルの裏面側には、バックガラス基板１
０が設けられている。バックガラス基板１０に形成した
凹部１２の内表面には、蛍光層１４が形成されている。
フロントガラス基板２０の裏面側（バックガラス基板１
０に向く側）には、一対の透明電極２４ａ、２４ｂが配
置されている。そして、これらをカバーするように誘電
体層２６が形成され、さらに保護膜２８が形成されてい
る。従って、通常ＭｇＯで形成される保護膜２８が凹部
１２に面している。そして、共通電極に正の表示パルス
を印加し、個別電極を十分低い電圧（例えば、０Ｖ）に
維持することで、凹部１２内の保護膜に近い部分で放電
が生起される。個別電極に正の電圧を印加することで、
個別電極と共通電極の間の電圧値が低くなり、放電が生
起されなくなる。
態１の表示パネルにおける１表示セル（１色）を示す図
である。表示パネルの裏面側には、バックガラス基板１
０が設けられている。バックガラス基板１０に形成した
凹部１２の内表面には、蛍光層１４が形成されている。
フロントガラス基板２０の裏面側（バックガラス基板１
０に向く側）には、一対の透明電極２４ａ、２４ｂが配
置されている。そして、これらをカバーするように誘電
体層２６が形成され、さらに保護膜２８が形成されてい
る。従って、通常ＭｇＯで形成される保護膜２８が凹部
１２に面している。そして、共通電極に正の表示パルス
を印加し、個別電極を十分低い電圧（例えば、０Ｖ）に
維持することで、凹部１２内の保護膜に近い部分で放電
が生起される。個別電極に正の電圧を印加することで、
個別電極と共通電極の間の電圧値が低くなり、放電が生
起されなくなる。
【００１５】図２に、共通電極の駆動回路を示す。例え
ば、１６０Ｖの電源Ｖｓは、トランジスタＱ１、Ｑ２を
介し、グランドに接続されている。このトランジスタＱ
１、Ｑ２のゲートは、第１制御部３０に接続されてお
り、この第１制御部３０からの制御信号によって、トラ
ンジスタＱ１、Ｑ２のオンオフが制御される。トランジ
スタＱ１をオン、トランジスタＱ２をオフすることで、
トランジスタＱ１、Ｑ２の中間点（Ｖｓ出力点）から後
段に電圧Ｖｓが出力される。ここで、このトランジスタ
Ｑ１、Ｑ２の回路は、電源側の回路であって、図におい
て破線で示す以下の回路とは別の回路基板上に形成さ
れ、別のグランドを有している。
ば、１６０Ｖの電源Ｖｓは、トランジスタＱ１、Ｑ２を
介し、グランドに接続されている。このトランジスタＱ
１、Ｑ２のゲートは、第１制御部３０に接続されてお
り、この第１制御部３０からの制御信号によって、トラ
ンジスタＱ１、Ｑ２のオンオフが制御される。トランジ
スタＱ１をオン、トランジスタＱ２をオフすることで、
トランジスタＱ１、Ｑ２の中間点（Ｖｓ出力点）から後
段に電圧Ｖｓが出力される。ここで、このトランジスタ
Ｑ１、Ｑ２の回路は、電源側の回路であって、図におい
て破線で示す以下の回路とは別の回路基板上に形成さ
れ、別のグランドを有している。
【００１６】トランジスタＱ１、Ｑ２の中間点には、他
端がアースに接続されたコンデンサＣ１が接続されてい
る。また、Ｖｓ出力点には、他端がグランドに接続され
たトランジスタＱ３、Ｑ４が接続されている。このトラ
ンジスタＱ３、Ｑ４のゲートには、第２制御回路３２が
接続されており、この第２制御回路３２によってトラン
ジスタＱ３、Ｑ４のオンオフが制御される。さらに、Ｖ
ｓ出力点には、他端がグランドに接続されたトランジス
タＱ５、Ｑ６がダイオードＤ１を介し接続されている。
このトランジスタＱ５、Ｑ６のゲートには、第３制御回
路３４が接続されており、この第３制御回路３４によっ
てトランジスタＱ５、Ｑ６のオンオフが制御される。
端がアースに接続されたコンデンサＣ１が接続されてい
る。また、Ｖｓ出力点には、他端がグランドに接続され
たトランジスタＱ３、Ｑ４が接続されている。このトラ
ンジスタＱ３、Ｑ４のゲートには、第２制御回路３２が
接続されており、この第２制御回路３２によってトラン
ジスタＱ３、Ｑ４のオンオフが制御される。さらに、Ｖ
ｓ出力点には、他端がグランドに接続されたトランジス
タＱ５、Ｑ６がダイオードＤ１を介し接続されている。
このトランジスタＱ５、Ｑ６のゲートには、第３制御回
路３４が接続されており、この第３制御回路３４によっ
てトランジスタＱ５、Ｑ６のオンオフが制御される。
【００１７】トランジスタＱ１をオン、Ｑ２をオフした
状態で、トランジスタＱ３、Ｑ４、Ｑ５、Ｑ６を次のよ
うにオンオフする。これによって、共通電極に図３に示
すような２段階の表示パルスが供給される。
状態で、トランジスタＱ３、Ｑ４、Ｑ５、Ｑ６を次のよ
うにオンオフする。これによって、共通電極に図３に示
すような２段階の表示パルスが供給される。
【００１８】
【表１】
Ｑ３ Ｑ４ Ｑ５ Ｑ６
（１）０Ｖ時 オフ オン オフ オン
（２）１段目パルス立ち上げ時 オフ オン オフ オフ
（３） オフ オン オン オフ
（４）２段目パルス立ち上げ時 オフ オフ オン オフ
（５） オン オフ オン オフ
（６）２段目パルス立ち下げ時 オフ オフ オン オン
（７） オフ オン オン オフ
（８）１段目パルス立ち下げ時 オフ オン オフ オフ
（９） オフ オン オフ オン
すなわち、トランジスタＱ５をオフ、Ｑ６をオンするこ
とで、共通電極の電位をグランド（０Ｖ）とし、トラン
ジスタＱ５をオン、Ｑ６をオフすることで、共通電極の
電位をＶｓとする。このとき、Ｑ４をオンしておき、コ
ンデンサＣ２にＶｓ相当の電荷を蓄積する。そして、ト
ランジスタＱ４オフし、Ｑ３をオンすることでコンデン
サＣ２のトランジスタＱ３側をＶｓとする。コンデンサ
Ｃ２はＶｓ分充電されているため、共通電極の電圧は２
Ｖｓとなる。このようにして、Ｖｓ、２Ｖｓの２段階目
の電圧を生成することができる。そして、トランジスタ
Ｑ３オフ、Ｑ４オンで共通電極の電圧がＶｓに戻り、ト
ランジスタＱ５オフ、Ｑ６オンで供給電極の電圧０に戻
り、２段階の表示パルスを構成することができる。
とで、共通電極の電位をグランド（０Ｖ）とし、トラン
ジスタＱ５をオン、Ｑ６をオフすることで、共通電極の
電位をＶｓとする。このとき、Ｑ４をオンしておき、コ
ンデンサＣ２にＶｓ相当の電荷を蓄積する。そして、ト
ランジスタＱ４オフし、Ｑ３をオンすることでコンデン
サＣ２のトランジスタＱ３側をＶｓとする。コンデンサ
Ｃ２はＶｓ分充電されているため、共通電極の電圧は２
Ｖｓとなる。このようにして、Ｖｓ、２Ｖｓの２段階目
の電圧を生成することができる。そして、トランジスタ
Ｑ３オフ、Ｑ４オンで共通電極の電圧がＶｓに戻り、ト
ランジスタＱ５オフ、Ｑ６オンで供給電極の電圧０に戻
り、２段階の表示パルスを構成することができる。
【００１９】次に、Ｑ５オフ、Ｑ６オンの状態で、トラ
ンジスタＱ１をオフ、Ｑ２をオンとする。これによっ
て、コンデンサＣ１の上側の電位が電源側のグランド電
位０Ｖに固定される。一方、コンデンサＣ１の下側のグ
ランドは、本駆動回路のグランドであり、必ずしも０Ｖ
ではない。そこで、このグランドが−Ｖｓとなり、トラ
ンジスタＱ６を介しグランドに接続されている共通電極
の電位が−Ｖｓとなる。これによって、図３におけるリ
セットパルスが共通電極に印加される。
ンジスタＱ１をオフ、Ｑ２をオンとする。これによっ
て、コンデンサＣ１の上側の電位が電源側のグランド電
位０Ｖに固定される。一方、コンデンサＣ１の下側のグ
ランドは、本駆動回路のグランドであり、必ずしも０Ｖ
ではない。そこで、このグランドが−Ｖｓとなり、トラ
ンジスタＱ６を介しグランドに接続されている共通電極
の電位が−Ｖｓとなる。これによって、図３におけるリ
セットパルスが共通電極に印加される。
【００２０】このリセットパルスは、表示パルスと逆極
性のパルスであり、その大きさは１段目パルスと同一の
Ｖｓである。このＶｓは、例えば１６０Ｖ（１５０Ｖ〜
２００Ｖ程度）であり、壁電荷が残存していた場合に
は、放電が行われる電圧である。従って、このリセット
パルスの印加により、壁電荷が残存してた場合に放電が
起こり、壁電荷が消去される。
性のパルスであり、その大きさは１段目パルスと同一の
Ｖｓである。このＶｓは、例えば１６０Ｖ（１５０Ｖ〜
２００Ｖ程度）であり、壁電荷が残存していた場合に
は、放電が行われる電圧である。従って、このリセット
パルスの印加により、壁電荷が残存してた場合に放電が
起こり、壁電荷が消去される。
【００２１】図３〜図６に示したのは、共通電極及び個
別電極への電圧印加と、放電の関係を示したものであ
り、図３、図４は正常な放電が行われた状態、図５、図
６は壁電荷が残留した不安定な放電時における状態を示
している。このように、不安定な放電が行われ、壁電荷
が残留した場合に、リセットパルスにより、放電が起こ
り、壁電荷が消去される。
別電極への電圧印加と、放電の関係を示したものであ
り、図３、図４は正常な放電が行われた状態、図５、図
６は壁電荷が残留した不安定な放電時における状態を示
している。このように、不安定な放電が行われ、壁電荷
が残留した場合に、リセットパルスにより、放電が起こ
り、壁電荷が消去される。
【００２２】ここで、消去パルスは、上述のように、表
示パルスの１段目の電圧程度が好ましく、これによって
壁電荷を残留していた場合に、確実な消去放電が行え
る。さらに、同一の電圧とすることで、駆動回路を簡単
なものにできる。
示パルスの１段目の電圧程度が好ましく、これによって
壁電荷を残留していた場合に、確実な消去放電が行え
る。さらに、同一の電圧とすることで、駆動回路を簡単
なものにできる。
【００２３】また、このリセットパルスは、放電終了後
であって、壁電荷があった場合に確実な放電が行える長
さである必要がある。確実な放電を行うためには、この
実施形態の装置では、５μｓｅｃ程度が必要である。こ
れは、表示セルのサイズなどに影響される。この放電の
時間は、表示パルスによる放電も同様であり、表示パル
スの０Ｖ（ＧＮＤ）への立ち下げから１５μｓｅｃ程度
の経過後５μｓｅｃ程度の時間のリセットパルスを挿入
することが好ましい。表示セルのサイズが変わった場合
には、放電時間が変わるため、上述の１５μｓｅｃ及び
５μｓｅｃの両方が変化する。そこで、表示パルスの終
了からリセットパルスの開始までの時間とリセットパル
スの継続時間は、３：１程度の関係とすることが好適で
ある。なお、これは両方の時間とも最低の時間とした場
合に適用される関係であり、両方の時間とも十分な時間
にしても問題はない。
であって、壁電荷があった場合に確実な放電が行える長
さである必要がある。確実な放電を行うためには、この
実施形態の装置では、５μｓｅｃ程度が必要である。こ
れは、表示セルのサイズなどに影響される。この放電の
時間は、表示パルスによる放電も同様であり、表示パル
スの０Ｖ（ＧＮＤ）への立ち下げから１５μｓｅｃ程度
の経過後５μｓｅｃ程度の時間のリセットパルスを挿入
することが好ましい。表示セルのサイズが変わった場合
には、放電時間が変わるため、上述の１５μｓｅｃ及び
５μｓｅｃの両方が変化する。そこで、表示パルスの終
了からリセットパルスの開始までの時間とリセットパル
スの継続時間は、３：１程度の関係とすることが好適で
ある。なお、これは両方の時間とも最低の時間とした場
合に適用される関係であり、両方の時間とも十分な時間
にしても問題はない。
【００２４】実施の形態２．図７に、個別電極及び共通
電極の駆動を制御する表示制御回路の構成を示す。画素
毎のＲＧＢデジタルデータである映像データは、乗算器
４０に入力される。ここで、表示パネルにおいて、１画
素は、ＲＧＢの３つの表示セルからなっており、ＲＧＢ
データの１つずつにより、対応する表示セルの放電が制
御されるため、以下の説明では、１つの輝度データが入
力されてくる場合を基本として説明する。
電極の駆動を制御する表示制御回路の構成を示す。画素
毎のＲＧＢデジタルデータである映像データは、乗算器
４０に入力される。ここで、表示パネルにおいて、１画
素は、ＲＧＢの３つの表示セルからなっており、ＲＧＢ
データの１つずつにより、対応する表示セルの放電が制
御されるため、以下の説明では、１つの輝度データが入
力されてくる場合を基本として説明する。
【００２５】乗算器４０には、補正メモリ４２からの補
正データが供給され、映像データと補正データの乗算に
よる補正が行われる。補正メモリ４２には、各表示セル
毎の補正データが記憶されており、映像データに対応す
る補正データが入力されてくる映像位置データに基づき
補正メモリ４２から読み出し乗算することで、表示セル
毎の誤差を補正した映像データとなる。これによって、
表示セルの輝度のばらつきを補正することができる。な
お、補正は、必ずしも乗算で行わなくてもよく、差分デ
ータの加算によってもよい。また、この実施の形態にお
いて、映像データは９ビットであり、補正データは８ビ
ットである。そこで、補正データの最上位ビットに１を
入れ９ビットとして、９×９の乗算とし、乗算器４０か
ら上位９ビットを演算結果として出力している。
正データが供給され、映像データと補正データの乗算に
よる補正が行われる。補正メモリ４２には、各表示セル
毎の補正データが記憶されており、映像データに対応す
る補正データが入力されてくる映像位置データに基づき
補正メモリ４２から読み出し乗算することで、表示セル
毎の誤差を補正した映像データとなる。これによって、
表示セルの輝度のばらつきを補正することができる。な
お、補正は、必ずしも乗算で行わなくてもよく、差分デ
ータの加算によってもよい。また、この実施の形態にお
いて、映像データは９ビットであり、補正データは８ビ
ットである。そこで、補正データの最上位ビットに１を
入れ９ビットとして、９×９の乗算とし、乗算器４０か
ら上位９ビットを演算結果として出力している。
【００２６】乗算器４０の出力である補正された映像デ
ータは、映像メモリ４４に記憶される。少なくとも１フ
レーム分の映像データが映像メモリ４４に記憶される。
なお、通常の場合、映像データはＲＧＢそれぞれ別に１
フレーム分ずつ記憶される。
ータは、映像メモリ４４に記憶される。少なくとも１フ
レーム分の映像データが映像メモリ４４に記憶される。
なお、通常の場合、映像データはＲＧＢそれぞれ別に１
フレーム分ずつ記憶される。
【００２７】一方、シーケンサ５０は、垂直同期信号に
よって１フレームの始まりを検知した後、共通電極駆動
用の駆動信号を生成し、これを出力する。この共通電極
には、表示パルスが１フレームの期間繰り返し、供給さ
れる。そして、シーケンサ５０は、表示パルスに同期し
たパルス信号をシーケンスカウンタ５２に供給する。従
って、シーケンスカウンタ５２におけるカウント値は、
表示パルスの出力数についてのものである。表示セルの
輝度は、１フレームにおける放電回数に対応し、この放
電回数は表示パルスの数に対応するため、このカウント
値はその表示パルスによって発光した場合の想定される
輝度（想定輝度データ）になる。
よって１フレームの始まりを検知した後、共通電極駆動
用の駆動信号を生成し、これを出力する。この共通電極
には、表示パルスが１フレームの期間繰り返し、供給さ
れる。そして、シーケンサ５０は、表示パルスに同期し
たパルス信号をシーケンスカウンタ５２に供給する。従
って、シーケンスカウンタ５２におけるカウント値は、
表示パルスの出力数についてのものである。表示セルの
輝度は、１フレームにおける放電回数に対応し、この放
電回数は表示パルスの数に対応するため、このカウント
値はその表示パルスによって発光した場合の想定される
輝度（想定輝度データ）になる。
【００２８】シーケンスカウンタ５２の出力は、ルック
アップテーブル（ＬＵＴ）５４に供給され、このルック
アップテーブル５４により所定の変換を受け、変換され
た想定輝度データが比較器５６に入力される。この比較
器５６の他入力端には、映像メモリ４４からの映像デー
タが入力される。そして、この比較器５６から表示セル
の個別電極への制御電圧の印加を制御するための１ビッ
トの信号が得られる。
アップテーブル（ＬＵＴ）５４に供給され、このルック
アップテーブル５４により所定の変換を受け、変換され
た想定輝度データが比較器５６に入力される。この比較
器５６の他入力端には、映像メモリ４４からの映像デー
タが入力される。そして、この比較器５６から表示セル
の個別電極への制御電圧の印加を制御するための１ビッ
トの信号が得られる。
【００２９】そこで、ルックアップテーブル５４から出
力されるデータは、１フレーム期間中の各色（ＲＧＢの
３種）のそれぞれのデータに対していつも１つである
が、映像メモリ４４からは、１フレーム分の映像データ
（ＲＧＢの３種類で３フレームメモリ分のデータ）がパ
ラレル出力される。そして、比較器５６を各色毎に設
け、各比較器５６において、各表示セルへの映像データ
とルックアップテーブル５４からの想定輝度データが比
較される。その比較結果が比較器５６から、表示セル１
つ１つの表示データとして別個に出力される。そこで、
１フレーム分の画素×３（ＲＧＢ）個の表示データによ
り各表示セルの各個別電極への電圧印加を制御すること
が、各表示セルにおける発光を制御し、表示パネルにお
ける表示が行われる。
力されるデータは、１フレーム期間中の各色（ＲＧＢの
３種）のそれぞれのデータに対していつも１つである
が、映像メモリ４４からは、１フレーム分の映像データ
（ＲＧＢの３種類で３フレームメモリ分のデータ）がパ
ラレル出力される。そして、比較器５６を各色毎に設
け、各比較器５６において、各表示セルへの映像データ
とルックアップテーブル５４からの想定輝度データが比
較される。その比較結果が比較器５６から、表示セル１
つ１つの表示データとして別個に出力される。そこで、
１フレーム分の画素×３（ＲＧＢ）個の表示データによ
り各表示セルの各個別電極への電圧印加を制御すること
が、各表示セルにおける発光を制御し、表示パネルにお
ける表示が行われる。
【００３０】例えば、映像データが２５６階調であり、
シーケンサ５０から出力される表示パルス数が２５６個
であれば、シーケンスカウンタ５２の出力値が映像デー
タの階調と同一になった時点まで、表示パルスに応じて
放電を生起し、表示セルを発光させればよい。そこで、
比較器５６において、入力されてくる値が同一になった
時点で、表示データの値が変わるようにし、この時点で
発光をやめるように個別電極へ印加する制御電圧を制御
すればよい。この実施の形態では、ルックアップテーブ
ル５４の内容によって、想定輝度データについて任意の
変換が行える。従って、映像データの階調に応じた発光
時間を任意に設定することができる。
シーケンサ５０から出力される表示パルス数が２５６個
であれば、シーケンスカウンタ５２の出力値が映像デー
タの階調と同一になった時点まで、表示パルスに応じて
放電を生起し、表示セルを発光させればよい。そこで、
比較器５６において、入力されてくる値が同一になった
時点で、表示データの値が変わるようにし、この時点で
発光をやめるように個別電極へ印加する制御電圧を制御
すればよい。この実施の形態では、ルックアップテーブ
ル５４の内容によって、想定輝度データについて任意の
変換が行える。従って、映像データの階調に応じた発光
時間を任意に設定することができる。
【００３１】この実施の形態では、１フレームにおける
表示パルスの出力数は、７６５パルスである。そこで、
ルックアップテーブル５４が、入力０，１，２，３，・
・・，２５５に対し、０，３，６，・・・，７６５を出
力されるようにセットしておけば、１階調が３回の放電
に対応され、両者の関係は直線的な関係になる。
表示パルスの出力数は、７６５パルスである。そこで、
ルックアップテーブル５４が、入力０，１，２，３，・
・・，２５５に対し、０，３，６，・・・，７６５を出
力されるようにセットしておけば、１階調が３回の放電
に対応され、両者の関係は直線的な関係になる。
【００３２】一方、このルックアップテーブル５４の値
を当初１ずつ増加し、後半は５ずつ上昇するなど増減量
を異ならせれば、階調の変化に対する発光量を任意に設
定することができる。そこで、ガンマ補正をこのルック
アップテーブル５４の内容の設定により達成できる。ま
た、ＲＧＢの各色により、ルックアップテーブル５４の
内容を書き換えることで、色合いの設定なども行える。
を当初１ずつ増加し、後半は５ずつ上昇するなど増減量
を異ならせれば、階調の変化に対する発光量を任意に設
定することができる。そこで、ガンマ補正をこのルック
アップテーブル５４の内容の設定により達成できる。ま
た、ＲＧＢの各色により、ルックアップテーブル５４の
内容を書き換えることで、色合いの設定なども行える。
【００３３】次に、シーケンサ５０の動作について説明
する。シーケンサ５０は、その内部に駆動シーケンスを
記憶するシーケンスメモリであるシーケンスビットレジ
スタ５０ａと、シーケンスの読み出しを制御するループ
メモリであるループカウントレジスタ５０ｂを有してい
る。これらの構成について、図８に示す。
する。シーケンサ５０は、その内部に駆動シーケンスを
記憶するシーケンスメモリであるシーケンスビットレジ
スタ５０ａと、シーケンスの読み出しを制御するループ
メモリであるループカウントレジスタ５０ｂを有してい
る。これらの構成について、図８に示す。
【００３４】シーケンスビットレジスタ５０ａは、駆動
信号についてのシーケンス（＝パターン）及びその期間
を記憶している。各アドレスＡ０〜Ａ６３のシーケンス
ビットＢ０〜Ｂ２３は出力についての値を示しており、
この値は例えば共通電極に対する駆動電圧についての指
示である。そして、カウンタビットＢ０〜Ｂ７は、シー
ケンスビットの出力期間を示している。このカウンタビ
ットは、例えばシステムクロックのクロック数とするこ
とができる。
信号についてのシーケンス（＝パターン）及びその期間
を記憶している。各アドレスＡ０〜Ａ６３のシーケンス
ビットＢ０〜Ｂ２３は出力についての値を示しており、
この値は例えば共通電極に対する駆動電圧についての指
示である。そして、カウンタビットＢ０〜Ｂ７は、シー
ケンスビットの出力期間を示している。このカウンタビ
ットは、例えばシステムクロックのクロック数とするこ
とができる。
【００３５】また、ループカウントレジスタ５０ｂは、
シーケンスビットレジスタのアドレスとシーケンス出力
の回数を記憶している。各アドレスＡ０〜Ａ６３のシー
ケンスアドレスビットＢ０〜Ｂ４はシーケンスビットレ
ジスタ５０ａのアドレスを示し、このアドレス設定に従
ってシーケンス出力が行われる。また、カウンタビット
Ｂ０〜Ｂ７はその指定アドレスで行われるシーケンスの
ループ回数を示す。
シーケンスビットレジスタのアドレスとシーケンス出力
の回数を記憶している。各アドレスＡ０〜Ａ６３のシー
ケンスアドレスビットＢ０〜Ｂ４はシーケンスビットレ
ジスタ５０ａのアドレスを示し、このアドレス設定に従
ってシーケンス出力が行われる。また、カウンタビット
Ｂ０〜Ｂ７はその指定アドレスで行われるシーケンスの
ループ回数を示す。
【００３６】ここで、このシーケンサ５０における動作
について、図９に基づいて説明する。まず、シーケンサ
５０は、ループカウントレジスタ５０ｂの先頭アドレス
Ａ０を読み込む（Ｓ１）。次に、このループカウントレ
ジスタのシーケンスアドレスによって指定されたアドレ
スのシーケンスビットレジスタ５０ａのシーケンスビッ
トをカウンタビットで指定される期間出力する（Ｓ
２）。このＳ２の出力が終了した場合には、シーケンス
ビットレジスタ５０ａのアドレスを＋１する（Ａ０の次
はＡ１）（Ｓ３）。そして、シーケンスビットレジスタ
５０ａのカウント値が０設定かを判定する（Ｓ４）。
について、図９に基づいて説明する。まず、シーケンサ
５０は、ループカウントレジスタ５０ｂの先頭アドレス
Ａ０を読み込む（Ｓ１）。次に、このループカウントレ
ジスタのシーケンスアドレスによって指定されたアドレ
スのシーケンスビットレジスタ５０ａのシーケンスビッ
トをカウンタビットで指定される期間出力する（Ｓ
２）。このＳ２の出力が終了した場合には、シーケンス
ビットレジスタ５０ａのアドレスを＋１する（Ａ０の次
はＡ１）（Ｓ３）。そして、シーケンスビットレジスタ
５０ａのカウント値が０設定かを判定する（Ｓ４）。
【００３７】ここで、シーケンスレジスタ５０ａのカウ
ント値が特定値（この場合は０）の場合には、シーケン
スレジスタ５０ａにおけるシーケンスの連続出力の終了
を意味するように設定してある。
ント値が特定値（この場合は０）の場合には、シーケン
スレジスタ５０ａにおけるシーケンスの連続出力の終了
を意味するように設定してある。
【００３８】そこで、Ｓ４の判定でＮＯの場合には、シ
ーケンスビットレジスタ５０ａの次アドレス（前工程で
＋１されたアドレス）のシーケンスビットの出力をカウ
ント期間出力する（Ｓ５）。そして、これを終了した場
合には、シーケンスビットレジスタ５０ａに＋１するＳ
３に戻る。そして、シーケンスビットレジスタ５０ａに
記憶されているシーケンスの出力を繰り返し、シーケン
スビットレジスタ５０ａのカウント値が０になるまで、
シーケンスビットレジスタ５０ａにおけるシーケンスの
出力を繰り返す。なお、カウント値は、何らかの出力を
行うときには、０ではなく、カウント値０がその出力を
行わないことを意味しており、これをシーケンスの終了
としている。
ーケンスビットレジスタ５０ａの次アドレス（前工程で
＋１されたアドレス）のシーケンスビットの出力をカウ
ント期間出力する（Ｓ５）。そして、これを終了した場
合には、シーケンスビットレジスタ５０ａに＋１するＳ
３に戻る。そして、シーケンスビットレジスタ５０ａに
記憶されているシーケンスの出力を繰り返し、シーケン
スビットレジスタ５０ａのカウント値が０になるまで、
シーケンスビットレジスタ５０ａにおけるシーケンスの
出力を繰り返す。なお、カウント値は、何らかの出力を
行うときには、０ではなく、カウント値０がその出力を
行わないことを意味しており、これをシーケンスの終了
としている。
【００３９】そして、シーケンスビットレジスタ５０ａ
のカウント値が０となり、Ｓ４においてＹＥＳとなった
場合には、ループカウントレジスタ５０ｂに戻り、カウ
ントの指定回数ループしたかを判定する（Ｓ６）。そし
て、指定回数ループしていなかった場合には、Ｓ２に戻
りその時のループカウントレジスタ５０ｂにより指定さ
れたアドレスのシーケンスビットレジスタのシーケンス
を出力する。
のカウント値が０となり、Ｓ４においてＹＥＳとなった
場合には、ループカウントレジスタ５０ｂに戻り、カウ
ントの指定回数ループしたかを判定する（Ｓ６）。そし
て、指定回数ループしていなかった場合には、Ｓ２に戻
りその時のループカウントレジスタ５０ｂにより指定さ
れたアドレスのシーケンスビットレジスタのシーケンス
を出力する。
【００４０】このようにして、ループカウントレジスタ
５０ｂの１つのアドレスで指定される処理について終了
し（ループカウントレジスタ５０ｂのカウント指定回数
ループ終了）Ｓ６でＹＥＳとなった場合には、ループカ
ウントレジスタ５０ｂのアドレスを＋１する（Ｓ７）。
そして、ループカウントレジスタ５０ｂのカウント値が
０であるかを判定する（Ｓ８）。
５０ｂの１つのアドレスで指定される処理について終了
し（ループカウントレジスタ５０ｂのカウント指定回数
ループ終了）Ｓ６でＹＥＳとなった場合には、ループカ
ウントレジスタ５０ｂのアドレスを＋１する（Ｓ７）。
そして、ループカウントレジスタ５０ｂのカウント値が
０であるかを判定する（Ｓ８）。
【００４１】カウント値が０であれば、それに対応する
シーケンスは行わないことを意味している。従って、出
力を行わないことが、シーケンスの終了を意味し、この
場合にシーケンスを終了する。一方、ループカウントレ
ジスタ５０ｂのカウント値が０でなければ、Ｓ２に戻り
ループカウントレジスタ５０ｂで指定されたアドレスの
シーケンスビットレジスタのシーケンスビット出力をカ
ウント期間出力する。
シーケンスは行わないことを意味している。従って、出
力を行わないことが、シーケンスの終了を意味し、この
場合にシーケンスを終了する。一方、ループカウントレ
ジスタ５０ｂのカウント値が０でなければ、Ｓ２に戻り
ループカウントレジスタ５０ｂで指定されたアドレスの
シーケンスビットレジスタのシーケンスビット出力をカ
ウント期間出力する。
【００４２】このようにして、共通電極に対する共通パ
ルスの出力を制御する信号がシーケンサ５０から出力さ
れ、これによって図１に示した駆動回路が動作する。そ
して、この共通パルスの出力を行っている期間におい
て、個別電極について、表示データに基づいて個別電極
の電圧を制御することによって、各表示セルについての
発光を制御することができる。
ルスの出力を制御する信号がシーケンサ５０から出力さ
れ、これによって図１に示した駆動回路が動作する。そ
して、この共通パルスの出力を行っている期間におい
て、個別電極について、表示データに基づいて個別電極
の電圧を制御することによって、各表示セルについての
発光を制御することができる。
【００４３】そして、この実施の形態のシーケンサ５０
においては、シーケンスとして共通電極に表示パルスを
印加するような各フレームにおいて毎回実行する垂直同
期信号に同期する同期シーケンスの他に、リセットパル
スを所定のフレームにおいてだけ挿入するための挿入シ
ーケンスを有している。この挿入シーケンスの実行につ
いては、出力が異なるだけで、上述のシーケンスと同様
に実行される。
においては、シーケンスとして共通電極に表示パルスを
印加するような各フレームにおいて毎回実行する垂直同
期信号に同期する同期シーケンスの他に、リセットパル
スを所定のフレームにおいてだけ挿入するための挿入シ
ーケンスを有している。この挿入シーケンスの実行につ
いては、出力が異なるだけで、上述のシーケンスと同様
に実行される。
【００４４】そして、この挿入シーケンスは、実際の表
示（表示パルスによる放電）が開始する前に挿入され
る。これについて、図１０に基づいて説明する。まず垂
直同期信号がきたかを判定する（Ｓ１１）。この垂直同
期信号は、垂直帰線期間の終了を意味しているが、垂直
帰線期間の開始であっても中間でもよい。
示（表示パルスによる放電）が開始する前に挿入され
る。これについて、図１０に基づいて説明する。まず垂
直同期信号がきたかを判定する（Ｓ１１）。この垂直同
期信号は、垂直帰線期間の終了を意味しているが、垂直
帰線期間の開始であっても中間でもよい。
【００４５】垂直同期信号が来た場合には、これをカウ
ントする（Ｓ１２）。そして、レジスタに記憶されてい
る値と比較する（Ｓ１３）。例えば、３フレーム毎に本
シーケンスを実施したい場合には、レジスタに３が記憶
されている。そして、レジスタの記憶値以上の場合に
は、挿入シーケンスを実施する（Ｓ１４）。
ントする（Ｓ１２）。そして、レジスタに記憶されてい
る値と比較する（Ｓ１３）。例えば、３フレーム毎に本
シーケンスを実施したい場合には、レジスタに３が記憶
されている。そして、レジスタの記憶値以上の場合に
は、挿入シーケンスを実施する（Ｓ１４）。
【００４６】この挿入シーケンスの実施が終了した場合
及びＳ１３においてカウント値がレジスタに記憶されて
いる値に至ってなかった場合には、同期シーケンスを実
施する（Ｓ１５）。これによって、レジスタに記憶され
ている値に従って、所定のフレーム毎に、シーケンスビ
ットレジスタに記憶されているリセットパルスの出力の
ためのシーケンスが読み出され、リセットパルスが挿入
される。この挿入シーケンスは、毎回行われる同期シー
ケンスの開始前に実行されることが好適である。
及びＳ１３においてカウント値がレジスタに記憶されて
いる値に至ってなかった場合には、同期シーケンスを実
施する（Ｓ１５）。これによって、レジスタに記憶され
ている値に従って、所定のフレーム毎に、シーケンスビ
ットレジスタに記憶されているリセットパルスの出力の
ためのシーケンスが読み出され、リセットパルスが挿入
される。この挿入シーケンスは、毎回行われる同期シー
ケンスの開始前に実行されることが好適である。
【００４７】レジスタにおける記憶値を変更することに
よって、挿入シーケンスの実行のタイミングを任意に設
定することができ、シーケンサ５０において、挿入シー
ケンスを適宜実行することができる。
よって、挿入シーケンスの実行のタイミングを任意に設
定することができ、シーケンサ５０において、挿入シー
ケンスを適宜実行することができる。
【００４８】
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。
れているので、以下に示すような効果を奏する。
【００４９】（ｉ）共通電極における表示パルスの印加
の間隙において、表示パルスと逆極性のリセットパルス
を印加するので、リセットパルスを挿入しても個別電極
の制御は変わらない。そこで、個別電極のオンオフは、
放電をいつ停止するかを決定するために必要な１フレー
ムに１回でよい。従って、個別電極を非常に低周波で駆
動すればよく、この駆動回路における消費電力の低減が
図れる。また、個別電極に対し、高電圧の初期化パルス
などが不要であり、個別電極の駆動回路における負荷を
小さくして、取り扱う電圧を十分低くすることができ
る。
の間隙において、表示パルスと逆極性のリセットパルス
を印加するので、リセットパルスを挿入しても個別電極
の制御は変わらない。そこで、個別電極のオンオフは、
放電をいつ停止するかを決定するために必要な１フレー
ムに１回でよい。従って、個別電極を非常に低周波で駆
動すればよく、この駆動回路における消費電力の低減が
図れる。また、個別電極に対し、高電圧の初期化パルス
などが不要であり、個別電極の駆動回路における負荷を
小さくして、取り扱う電圧を十分低くすることができ
る。
【００５０】（ｉｉ）上記表示パルスは、２段階の電圧
で形成され、段階的に電圧を上昇、下降するものであ
り、上記リセットパルスの電圧値の絶対値は表示パルス
の１段目の電圧値以上とすることが好適である。このよ
うな表示パルスにより、１つの表示パルスにより、電荷
を蓄積する放電と、蓄積電荷を消去する放電の２回の放
電を生起することができる。そこで、安定な放電が行わ
れているときには、リセットパルスの挿入が不要とな
る。
で形成され、段階的に電圧を上昇、下降するものであ
り、上記リセットパルスの電圧値の絶対値は表示パルス
の１段目の電圧値以上とすることが好適である。このよ
うな表示パルスにより、１つの表示パルスにより、電荷
を蓄積する放電と、蓄積電荷を消去する放電の２回の放
電を生起することができる。そこで、安定な放電が行わ
れているときには、リセットパルスの挿入が不要とな
る。
【００５１】（ｉｉｉ）上記リセットパルスは、１フレ
ームに１回もしくは複数フレームに１回印加することが
好適である。これによって、リセットパルスを挿入しな
いフレームを作ることができ、処理の余裕が生まれる。
ームに１回もしくは複数フレームに１回印加することが
好適である。これによって、リセットパルスを挿入しな
いフレームを作ることができ、処理の余裕が生まれる。
【００５２】（ｉｖ）上記共通電極及び個別電極の駆動
についてのシーケンスを複数記憶するシーケンスメモリ
を有し、このシーケンスメモリから読み出したシーケン
スデータに基づいて、共通電極の駆動を制御することが
好適である。これによって、同一の表示パルスを繰り返
して出力する駆動を容易に行うことができる。
についてのシーケンスを複数記憶するシーケンスメモリ
を有し、このシーケンスメモリから読み出したシーケン
スデータに基づいて、共通電極の駆動を制御することが
好適である。これによって、同一の表示パルスを繰り返
して出力する駆動を容易に行うことができる。
【００５３】（ｖ）上記シーケンスメモリからのシーケ
ンス読み出し順序を記憶するループメモリを有し、この
ループメモリから読み出されたデータに基づいてシーケ
ンスメモリからシーケンスデータを読み出すことが好適
である。これによって、シーケンス利用の自由度が上昇
し、少ない記憶容量で、各種の駆動が可能になる。特
に、リセットパルスの挿入を容易に行うことができる。
ンス読み出し順序を記憶するループメモリを有し、この
ループメモリから読み出されたデータに基づいてシーケ
ンスメモリからシーケンスデータを読み出すことが好適
である。これによって、シーケンス利用の自由度が上昇
し、少ない記憶容量で、各種の駆動が可能になる。特
に、リセットパルスの挿入を容易に行うことができる。
【図１】 本発明の表示パネルの駆動回路により駆動さ
れる表示セルの構成を示す図である。
れる表示セルの構成を示す図である。
【図２】 一実施の形態に係る表示パネルの駆動回路の
構成を示す図である。
構成を示す図である。
【図３】 安定状態における駆動と放電波形の関係を示
す図である。
す図である。
【図４】 安定状態における放電の状態を示す図であ
る。
る。
【図５】 不安定状態における駆動と放電波形の関係を
示す図である。
示す図である。
【図６】 不安定状態における放電の状態を示す図であ
る。
る。
【図７】 表示制御回路の構成を示す図である。
【図８】 シーケンサの構成を示す図である。
【図９】 シーケンサの動作を示す図である。
【図１０】 シーケンサによる挿入シーケンス挿入の動
作を示す図である。
作を示す図である。
１０ バックガラス基板、１２ 凹部、１４ 蛍光層、
２０ フロントガラス基板、２４ａ，２４ｂ 透明電
極、２６ 誘電体層、２８ 保護膜 ３０ 第１制御
部、３２ 第２制御部、３４ 第３制御部、Ｑ１〜Ｑ６
トランジスタ、Ｃ１，Ｃ２ コンデンサ。
２０ フロントガラス基板、２４ａ，２４ｂ 透明電
極、２６ 誘電体層、２８ 保護膜 ３０ 第１制御
部、３２ 第２制御部、３４ 第３制御部、Ｑ１〜Ｑ６
トランジスタ、Ｃ１，Ｃ２ コンデンサ。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭56−122089（ＪＰ，Ａ)
特開 平８−63123（ＪＰ，Ａ)
特開 平４−280289（ＪＰ，Ａ)
国際公開98／44531（ＷＯ，Ａ１)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G09G 3/28
G09G 3/20 611
G09G 3/20 624
G09G 3/20 631
Claims (5)
- 【請求項１】 マトリクス状に配置した複数の表示セル
の各々に共通電極および個別電極を配置し、共通電極に
表示動作を行う表示パルスを全体として印加し、個別電
極に各表示セルにおける放電を制御する制御電圧を個別
に印加して、各表示セルにおけるガス放電を制御する表
示パネルの駆動回路であって、 共通電極における表示パルスの印加の間隙において、表
示パルスと逆極性のリセットパルスを印加することを特
徴とする表示パネル駆動回路。 - 【請求項２】 上記表示パルスは、２段階の電圧で形成
され、段階的に電圧を上昇、下降するものであり、上記
リセットパルスの電圧値の絶対値は表示パルスの１段目
の電圧値以上とすることを特徴とする請求項１に記載の
表示パネルの駆動回路。 - 【請求項３】 上記リセットパルスは、１フレームに１
回もしくは複数フレームに１回印加することを特徴とす
る請求項１または２記載の表示パネルの駆動回路。 - 【請求項４】 上記共通電極及び個別電極の駆動につい
てのシーケンスを複数記憶するシーケンスメモリを有
し、 このシーケンスメモリから読み出したシーケンスデータ
に基づいて、共通電極の駆動を制御することを特徴とす
る請求項１〜３のいずれか１つに記載の表示パネルの駆
動装置。 - 【請求項５】 さらに、上記シーケンスメモリからのシ
ーケンス読み出し順序を記憶するループメモリを有し、 このループメモリから読み出されたデータに基づいてシ
ーケンスメモリからシーケンスデータを読み出すことを
特徴とする請求項４記載の表示パネルの駆動装置。
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