JP4140671B2

JP4140671B2 - Ａｃ型ｐｄｐの駆動方法

Info

Publication number: JP4140671B2
Application number: JP12106499A
Authority: JP
Inventors: 勝一郎押川; 仁平川; 貴史椎崎
Original assignee: 株式会社日立プラズマパテントライセンシング
Priority date: 1999-04-28
Filing date: 1999-04-28
Publication date: 2008-08-27
Anticipated expiration: 2019-04-28
Also published as: JP2000310974A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＡＣ型プラズマディスプレイパネル（Plasma Display Panel：ＰＤＰ）の駆動方法に関する。
【０００２】
ＰＤＰは、カラー画面の実用化を機にテレビジョン映像やコンピュータのモニターなどの用途で広く用いられるようになってきた。画面の大型化は既に５０インチサイズに及んでいる。大画面デバイスとして期待の大きいＰＤＰの課題の１つにコントラストの向上がある。
【０００３】
【従来の技術】
ＡＣ型ＰＤＰにおいて、主電極はメモリ機能を実現する壁電荷を形成するための誘電体で被覆されている。表示に際しては、点灯（発光）すべきセルのみが帯電した状態を形成する線順次のアドレッシングを行い、その後に全てのセルに対して一斉に交番極性の点灯維持電圧Ｖｓを印加する。点灯維持電圧Ｖｓは（１）式を満たす。
【０００４】
Ｖｆ−Ｖｗ＜Ｖｓ＜Ｖｆ …（１）
Ｖｆ：放電開始電圧
Ｖｗ：壁電圧
壁電荷の存在するセルでは、壁電圧Ｖｗが点灯維持電圧Ｖｓに重畳するので、セルに加わるセル電圧（実効電圧ともいう）Ｖｃが放電開始電圧Ｖｆを越えて放電が生じる。点灯維持電圧Ｖｓ（維持パルス）の印加周期を短くすれば、見かけの上で連続的に点灯した状態（表示維持状態）が得られる。
【０００５】
テレビジョンに代表される時系列の画像（フィールド又はそれを分割したサブフィールド）の表示に際しては、ある画像の点灯維持の終了から次の画像のアドレッシングまでの期間に、表示の乱れを防止するために画面全体の帯電状態を均等化するアドレッシング準備を行う。
【０００６】
従来では、アドレッシング準備として、波高値が放電開始電圧より十分に高く且つパルス幅が維持パルスと同等以上である書込みパルスを印加し、それによって壁電荷の残存するセルと残存していないセルとに係わらず強制的に放電を生じさせて全てのセルに必要量の壁電荷を形成していた。消去アドレス形式の場合は、その後の表示で点灯不要のセルについてアドレッシングで壁電荷を消去する。また、書込みアドレス形式の場合は、例えば書込みパルスの立下がりで自己消去放電を生じさせて壁電荷を一旦消去し、点灯すべきセルのみに新たに壁電荷を形成するアドレッシングを行う。
【０００７】
【発明が解決しようとする課題】
従来では、上述のように書込みパルスの印加によって強い放電を生じさせるので、アドレッシング準備において強い発光が生じて背景輝度が高まり、表示のコントラストが低下するという問題があった。カラー表示では１フレームを輝度の重み付けをした複数のサブフレームに分割するので、サブフレーム毎にアドレッシング準備を行うと、１フレームにおいて表示画像の背景部分を含めて画面全体が複数回強く光ることになる。また、強い放電によって一部のセルで過剰に広範囲に壁電荷が帯電し、誤点灯が発生し易くなるという問題もあった。
【０００８】
なお、アドレッシング準備における発光光量を低減するために、書込みパルスとしてランプ波形パルスを印加し、微小放電を連続的に生じさせて電荷を制御する手法がある。しかし、これによれば、アドレッシング準備の所要時間が長くなり、駆動の高速性が損なわれる。すなわち、アドレッシング及び表示維持に割り当て可能な時間が短くなるので、画面のライン数、階調性、又は輝度を低下させなければならなくなる。
【０００９】
本発明は、背景輝度を低減してコントラストを高めることを目的としている。
【００１０】
【課題を解決するための手段】
本発明においては、画面全体（厳密には画面を構成する全てのセル）の電荷を均等化するアドレッシング準備として、セルに高周波電圧を印加することにより、誘電体から遊離した空間電荷を形成し、その後の過程で必要な量の電荷を確保する。放電開始電圧より高い電圧を印加しても、印加時間が短ければ、強い発光をともなうような放電は生じない。微弱な放電が生じたとしても、空間電荷の静電吸着が進行しないので、壁電荷はほとんど形成されない。ただし、壁電荷を形成しないことが目的ではなく、発光が抑制されればよいので、適量の壁電荷が生じてもよい。電圧の印加によって放電ガスの電離が活発化して空間電荷が増加する。そして、印加を繰り返す度に空間電荷が蓄積する。必要量の空間電荷の蓄積に要する時間を短縮する上で、印加電圧はより高いのが望ましい。
【００１１】
図１は本発明に係るアドレッシング準備における電荷形成の概念図である。
対をなす主電極Ｘ，Ｙに電圧を印加すると、放電空間３０に存在する電子及びイオンが外力（電界）を受けて移動し、粒子の衝突によって電離が促進される。ここで、放電空間３０にネオン（Ｎｅ）にキセノン（Ｘｅ）を混合したペニングガスが充填されているものとする。
【００１２】
印加電圧を適切に設定し、Ｎｅ＋ｅ→Ｎｅ⁺＋２ｅの電離ではなく、主としてＮｅ＋ｅ→Ｎｅ^*＋ｅの電離を発生させ、Ｎｅ^*，Ｘｅ^*といった比較的に寿命の長い準安定準位の荷電粒子を生成する。１回の電圧印加ではセル構造の微妙な差異により画面を構成する多数のセルの間で生成電荷量にばらつきが生じる場合がある。しかし、複数回の印加を連続的に行うことにより、画面全体にわたって均等に準安定状態の空間電荷ＳＱが形成される。
【００１３】
なお、本明細書において「画面」とは、画像の表示に用いるセルの集合である。例えばインタレース形式の奇数フィールドの表示に奇数ラインのみを用い、偶数フィールドの表示に偶数ラインのみを用いる場合には、奇数フィールドの表示では奇数ラインに属するセルの集合が画面であり、偶数フィールドの表示では偶数ラインに属するセルの集合が画面である。
【００１４】
請求項１の発明の方法は、画面を構成する複数のセルの電荷を表示内容に応じて制御する消去形式のアドレッシングと、前記複数のセルに波高値が放電開始電圧より低い維持パルスを周期的に印加する表示の維持とを繰り返し行い、一定の周期で前記複数のセルの電荷を均等化するアドレッシング準備を行うＡＣ型ＰＤＰの駆動方法であって、前記アドレッシング準備として、前記複数のセルに直前の前記表示の維持で最後に印加された維持パルスと極性が同一で前記放電開始電圧より高い電荷制御電圧を１．５μｓ以下の短い時間ずつ連続的に複数回印加することによって、当該複数のセルのそれぞれに必要量の空間電荷を形成するものである。
【００１５】
請求項２の発明の駆動方法は、前記電荷制御電圧の印加を、前記表示の維持において対をなす主電極の一方のみにパルスを印加することによって行うものである。
【００１６】
請求項３の発明の駆動方法は、前記電荷制御電圧の印加を、前記表示の維持において対をなす主電極の双方に同時にパルスを印加することによって行うものである。
【００１７】
請求項４の発明の駆動方法は、前記電荷制御電圧の印加を、前記表示の維持において対をなす主電極の双方に交互にパルスを印加することによって行うものである。
【００１８】
請求項５の発明の駆動方法は、バイアスした状態の主電極に前記パルスを印加するものである。
【００１９】
【発明の実施の形態】
図２は本発明に係るＰＤＰ１の内部構造を示す分解斜視図である。
例示のＰＤＰ１は３電極面放電構造のＡＣ型カラーＰＤＰであり、一対の基板構体１０，２０からなる。画面ＥＳを構成する各セル（表示素子）において、一対の主電極Ｘ，Ｙと第３の電極であるアドレス電極Ａとが交差する。主電極Ｘ，Ｙは、前面側のガラス基板１１の内面に配列されており、それぞれが透明導電膜４１と金属膜４２とからなる。主電極Ｘ，Ｙを被覆するように厚さ３０〜５０μｍ程度の誘電体層１７が設けられ、誘電体層１７の表面には保護膜１８としてＭｇＯが被着されている。
【００２０】
アドレス電極Ａは、背面側のガラス基板２１の内面上に配列されており、厚さ１０μｍ程度の誘電体層２４で覆われている。誘電体層２４の上に平面視直線帯状の隔壁２９が等間隔に配置され、これら隔壁２９によって放電ガス空間３０が行方向（画面の水平方向）にセル毎に区画されている。放電ガスはネオンにキセノンを混合したペニングガスである。
【００２１】
カラー表示のためのＲ，Ｇ，Ｂの３色の蛍光体層２８Ｒ，２８Ｇ，２８Ｂは、アドレス電極Ａの上方及び隔壁２９の側面を含めて背面側の内面を覆うように設けられている。表示の１ピクセルは行方向に並ぶ３個のサブピクセルで構成され、列方向（画面の垂直方向）に並ぶサブピクセルの発光色は同一である。隔壁２９の配置パターンがストライプパターンであることから、放電ガス空間３０のうちの各列に対応した部分は全ての行に跨がって列方向に連続している。
【００２２】
ＰＤＰ１では、各セルの点灯／非点灯を設定するアドレッシングに、アドレス電極Ａと主電極Ｙとが用いられる。すなわち、Ｎ本（Ｎは行数）の主電極Ｙに対して１本ずつ順にスキャンパルスを印加することによって画面走査が行われ、主電極Ｙと表示内容に応じて選択されたアドレス電極Ａとの間で生じるアドレス放電によって、行毎に帯電状態が２値制御される。アドレッシングの後、主電極Ｘと主電極Ｙとに交互に所定波高値のサステインパルスを印加すると、アドレッシングの終了時点で適量の壁電荷が存在したセルにおいて、基板面に沿った面放電が生じる。面放電時に放電ガスの放つ紫外線によって蛍光体層２８Ｒ，２８Ｇ，２８Ｂが局部的に励起されて発光する。
【００２３】
図３は本発明に係るフィールド構成及び駆動電圧波形の一例を示す図である。
ＰＤＰ１によるテレビジョン表示においては、２値の点灯制御によって階調再現を行うために、入力画像である時系列の各フィールドｆ（符号の添字は表示順位を表す）を例えば８個のサブフィールドｓｆ１，ｓｆ２，ｓｆ３，ｓｆ４，ｓｆ５，ｓｆ６，ｓｆ７，ｓｆ８に分割する。すなわち、フィールドｆを８個のサブフィールドｓｆ１〜ｓｆ８の集合に置き換える。ただし、コンピュータ出力のようにノンインタレース形式の画像を再生する場合には、各フレームＦを８分割する。これらサブフィールドｓｆ１〜ｓｆ８における輝度の相対比率が１：２：４：８：１６：３２：６４：１２８となるように重み付けをして各サブフィールドｓｆ１〜ｓｆ８のサステインの発光回数を設定する。サブフィールド単位の点灯／非点灯の組合せでＲＧＢの各色毎に２５６段階の輝度設定を行うことができるので、表示可能な色の数は２５６³となる。なお、サブフィールドｓｆ１〜ｓｆ８を輝度の重みの順に表示する必要はない。例えば重みの大きいサブフィールドｓｆ８を表示期間の中間に配置するといった最適化を行うことができる。
【００２４】
各サブフィールドｓｆ１〜ｓｆ８に割り当てるサブフィールド期間Ｔｓｆは、本発明を適用して画面全体の電荷を均等化する準備期間ＴＲ、消去形式のアドレッシングを行うアドレス期間ＴＡ、及び階調レベルに応じた輝度を確保する表示の維持を行うサステイン期間ＴＳからなる。各サブフィールド期間Ｔｓｆにおいて、準備期間ＴＲ及びアドレス期間ＴＡの長さは輝度の重みに係わらず一定であるが、サステイン期間ＴＳの長さは輝度の重みが大きいほど長い。つまり、１つのフィールドｆに対応する８つのサブフィールド期間Ｔｓｆの長さは互いに異なる。
【００２５】
準備期間ＴＲにおいては、例えば全ての主電極Ｘと全ての主電極Ｙとに交互に正極性のドリフトパルスＰｄを印加する。ドリフトパルスＰｄの波高値Ｖｄは主電極間の放電開始電圧Ｖｆより高く、例えば点灯維持電圧Ｖｓの約２倍の３００〜３５０ボルト程度である。また、ドリフトパルスＰｄのパルス幅Ｗｄは１．５μｓ以下であり、サステインパルスＰｓのパルス幅Ｗｓ（２〜４μｓ程度）より短い。ドリフトパルスＰｄの印加により放電ガスの電離が促進されて空間電荷が形成されるが、パルス幅Ｗｄが十分に短いので、強い発光をともなうガス放電は生じない。ドリフトパルスＰｄを印加する毎に空間電荷が増加し、所定数の印加で表示の維持に必要量の空間電荷が形成される。例えば計１０〜２０程度のドリフトパルスＰｄを連続的に印加した後、サステインパルスＰｓと同程度以上の長さの定着パルスＰｆを印加し、空間電荷を誘電体１７に引き寄せて壁電荷を形成する。定着パルスＰｆの波高値は、不要の発光を抑える上でより低いのが望ましい。このようにドリフトパルスＰｄを連続的に複数回印加することにより、背景輝度を高める不要の発光を抑えて画面全体の電荷を均等化することができる。なお、ドリフトパルスＰｄを印加するときに、アドレス電極Ａを正電位にバイアスしておけば、主電極Ｘ，Ｙとアドレス電極Ａとの間の無用の放電を防ぐことができる。また、定着パルスＰｆを省略して空間電荷をそのまま残存させてもよい。
【００２６】
アドレス期間ＴＡにおいては、先頭ラインから順に各主電極ＹにスキャンパルスＰｙを印加し、これと並行して点灯させないセルに対応したアドレス電極ＡにアドレスパルスＰａを印加する。スキャンパルスＰｙ及びアドレスパルスＰａの印加されたセルでは、アドレス放電が生じて不要の壁電荷が消去される。
【００２７】
サステイン期間ＴＳでは、最初に主電極Ｙに波高値Ｖｓの正極性のサステインパルスＰｓを印加し、その後に主電極Ｘと主電極Ｙとに交互にサステインパルスＰｓを印加する。印加毎にアドレス期間ＴＡに消去が行われなかったセルで放電が生じ、みかけの上で連続した点灯状態が維持される。図示の例ではサステイン期間ＴＳにおける最終のサステインパルスＰｓは主電極Ｙに印加される。
【００２８】
図４〜図６は電圧印加の変形例を示す波形図である。
図４（ａ）の例は、セルに放電開始電圧Ｖｆより低い電圧Ｖｄ’が加わるように主電極Ｘ，Ｙをバイアスしておき、その状態で所定波高値のドリフトパルスＰｄ’を印加して、セルに所定の電荷制御電圧Ｖｄを印加するものである。
【００２９】
図４（ｂ）（ｃ）の例は、主電極Ｘと主電極Ｙとに極性の異なるドリフトパルスを交互に印加するものである。
図５（ａ）（ｂ）の例は、主電極間の合成印加電圧が所定値Ｖｄとなるように、主電極Ｘと主電極Ｙとに極性の異なるドリフトパルスを同時に印加するものである。各主電極Ｘ，Ｙに印加するパルスの波高値Ｖｄ’が低くなるので、上述の高速化及び耐圧低減の効果がある。図５（ｃ）（ｄ）のようにバイアス状態でパルスを加える手法を併用すれば、さらに効果は高まる。
【００３０】
図６（ａ）〜（ｆ）の例は、主電極Ｘ，Ｙのどちらか一方のみにドリフトパルスを印加するものである。両方に印加する場合と比べて、駆動回路構成の簡単化が可能である。特に図６（ｅ）（ｆ）の例は、駆動回路にリアクタンス素子を設け、セルの静電容量とのＬＣ共振を利用してパルスを生成するものである。共振を利用すれば、パルス印加の周波数を高め、限られた準備期間内により高い電圧をより多数回印加することができる。
【００３１】
以上の実施例においては、サブフィールド毎にアドレッシング準備を行うものとして説明したが、サブフィールド毎に準備期間ＴＲを設けないフィールド構成、すなわちサブフィールドを２個以上のグループに分けてグループ毎に準備期間ＴＲを設ける構成にも本発明を適用することができる。ただし、単位時間における準備期間ＴＲの数が多いほど、本発明の効果は大きい。
【００３２】
【発明の効果】
請求項１乃至請求項５の発明によれば、背景輝度を低減してコントラストを高めることができる。
【図面の簡単な説明】
【図１】本発明に係るアドレッシング準備における電荷形成の概念図である。
【図２】本発明に係るＰＤＰの内部構造を示す分解斜視図である。
【図３】本発明に係るフィールド構成及び駆動電圧波形の一例を示す図である。
【図４】電圧印加の変形例を示す波形図である。
【図５】電圧印加の変形例を示す波形図である。
【図６】電圧印加の変形例を示す波形図である。
【符号の説明】
１ＰＤＰ
ＴＲ準備期間（アドレッシング準備を行う期間）
Ｐｄドリフトパルス
Ｐｓサステインパルス（維持パルス）
Ｖｆ放電開始電圧
ＥＳ画面
Ｖｄ波高値（電荷制御電圧）
Ｗｓパルス幅（時間）
Ｘ，Ｙ主電極
ＳＱ空間電荷

Claims

画面を構成する複数のセルの電荷を表示内容に応じて制御する消去形式のアドレッシングと、前記複数のセルに波高値が放電開始電圧より低い維持パルスを周期的に印加する表示の維持とを繰り返し行い、一定の周期で前記複数のセルの電荷を均等化するアドレッシング準備を行うＡＣ型ＰＤＰの駆動方法であって、
前記アドレッシング準備として、前記複数のセルに直前の前記表示の維持で最後に印加された維持パルスと極性が同一で前記放電開始電圧より高い電荷制御電圧を１．５μｓ以下の短い時間ずつ連続的に複数回印加することによって、当該複数のセルのそれぞれに必要量の空間電荷を形成する
ことを特徴とするＡＣ型ＰＤＰの駆動方法。
前記電荷制御電圧の印加を、前記表示の維持において対をなす主電極の一方のみにパルスを印加することによって行う
請求項１記載のＡＣ型ＰＤＰの駆動方法。
前記電荷制御電圧の印加を、前記表示の維持において対をなす主電極の双方に同時にパルスを印加することによって行う
請求項１記載のＡＣ型ＰＤＰの駆動方法。
前記電荷制御電圧の印加を、前記表示の維持において対をなす主電極の双方に交互にパルスを印加することによって行う
請求項１記載のＡＣ型ＰＤＰの駆動方法。
バイアスした状態の主電極に前記パルスを印加する
請求項２乃至請求項４のいずれかに記載のＡＣ型ＰＤＰの駆動方法。