JP4140671B2 - Ac型pdpの駆動方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、AC型プラズマディスプレイパネル(Plasma Display Panel:PDP)の駆動方法に関する。
【0002】
PDPは、カラー画面の実用化を機にテレビジョン映像やコンピュータのモニターなどの用途で広く用いられるようになってきた。画面の大型化は既に50インチサイズに及んでいる。大画面デバイスとして期待の大きいPDPの課題の1つにコントラストの向上がある。
【0003】
【従来の技術】
AC型PDPにおいて、主電極はメモリ機能を実現する壁電荷を形成するための誘電体で被覆されている。表示に際しては、点灯(発光)すべきセルのみが帯電した状態を形成する線順次のアドレッシングを行い、その後に全てのセルに対して一斉に交番極性の点灯維持電圧Vsを印加する。点灯維持電圧Vsは(1)式を満たす。
【0004】
Vf−Vw<Vs<Vf …(1)
Vf:放電開始電圧
Vw:壁電圧
壁電荷の存在するセルでは、壁電圧Vwが点灯維持電圧Vsに重畳するので、セルに加わるセル電圧(実効電圧ともいう)Vcが放電開始電圧Vfを越えて放電が生じる。点灯維持電圧Vs(維持パルス)の印加周期を短くすれば、見かけの上で連続的に点灯した状態(表示維持状態)が得られる。
【0005】
テレビジョンに代表される時系列の画像(フィールド又はそれを分割したサブフィールド)の表示に際しては、ある画像の点灯維持の終了から次の画像のアドレッシングまでの期間に、表示の乱れを防止するために画面全体の帯電状態を均等化するアドレッシング準備を行う。
【0006】
従来では、アドレッシング準備として、波高値が放電開始電圧より十分に高く且つパルス幅が維持パルスと同等以上である書込みパルスを印加し、それによって壁電荷の残存するセルと残存していないセルとに係わらず強制的に放電を生じさせて全てのセルに必要量の壁電荷を形成していた。消去アドレス形式の場合は、その後の表示で点灯不要のセルについてアドレッシングで壁電荷を消去する。また、書込みアドレス形式の場合は、例えば書込みパルスの立下がりで自己消去放電を生じさせて壁電荷を一旦消去し、点灯すべきセルのみに新たに壁電荷を形成するアドレッシングを行う。
【0007】
【発明が解決しようとする課題】
従来では、上述のように書込みパルスの印加によって強い放電を生じさせるので、アドレッシング準備において強い発光が生じて背景輝度が高まり、表示のコントラストが低下するという問題があった。カラー表示では1フレームを輝度の重み付けをした複数のサブフレームに分割するので、サブフレーム毎にアドレッシング準備を行うと、1フレームにおいて表示画像の背景部分を含めて画面全体が複数回強く光ることになる。また、強い放電によって一部のセルで過剰に広範囲に壁電荷が帯電し、誤点灯が発生し易くなるという問題もあった。
【0008】
なお、アドレッシング準備における発光光量を低減するために、書込みパルスとしてランプ波形パルスを印加し、微小放電を連続的に生じさせて電荷を制御する手法がある。しかし、これによれば、アドレッシング準備の所要時間が長くなり、駆動の高速性が損なわれる。すなわち、アドレッシング及び表示維持に割り当て可能な時間が短くなるので、画面のライン数、階調性、又は輝度を低下させなければならなくなる。
【0009】
本発明は、背景輝度を低減してコントラストを高めることを目的としている。
【0010】
【課題を解決するための手段】
本発明においては、画面全体(厳密には画面を構成する全てのセル)の電荷を均等化するアドレッシング準備として、セルに高周波電圧を印加することにより、誘電体から遊離した空間電荷を形成し、その後の過程で必要な量の電荷を確保する。放電開始電圧より高い電圧を印加しても、印加時間が短ければ、強い発光をともなうような放電は生じない。微弱な放電が生じたとしても、空間電荷の静電吸着が進行しないので、壁電荷はほとんど形成されない。ただし、壁電荷を形成しないことが目的ではなく、発光が抑制されればよいので、適量の壁電荷が生じてもよい。電圧の印加によって放電ガスの電離が活発化して空間電荷が増加する。そして、印加を繰り返す度に空間電荷が蓄積する。必要量の空間電荷の蓄積に要する時間を短縮する上で、印加電圧はより高いのが望ましい。
【0011】
図1は本発明に係るアドレッシング準備における電荷形成の概念図である。
対をなす主電極X,Yに電圧を印加すると、放電空間30に存在する電子及びイオンが外力(電界)を受けて移動し、粒子の衝突によって電離が促進される。ここで、放電空間30にネオン(Ne)にキセノン(Xe)を混合したペニングガスが充填されているものとする。
【0012】
印加電圧を適切に設定し、Ne+e→Ne+ +2eの電離ではなく、主としてNe+e→Ne* +eの電離を発生させ、Ne* ,Xe* といった比較的に寿命の長い準安定準位の荷電粒子を生成する。1回の電圧印加ではセル構造の微妙な差異により画面を構成する多数のセルの間で生成電荷量にばらつきが生じる場合がある。しかし、複数回の印加を連続的に行うことにより、画面全体にわたって均等に準安定状態の空間電荷SQが形成される。
【0013】
なお、本明細書において「画面」とは、画像の表示に用いるセルの集合である。例えばインタレース形式の奇数フィールドの表示に奇数ラインのみを用い、偶数フィールドの表示に偶数ラインのみを用いる場合には、奇数フィールドの表示では奇数ラインに属するセルの集合が画面であり、偶数フィールドの表示では偶数ラインに属するセルの集合が画面である。
【0014】
請求項1の発明の方法は、画面を構成する複数のセルの電荷を表示内容に応じて制御する消去形式のアドレッシングと、前記複数のセルに波高値が放電開始電圧より低い維持パルスを周期的に印加する表示の維持とを繰り返し行い、一定の周期で前記複数のセルの電荷を均等化するアドレッシング準備を行うAC型PDPの駆動方法であって、前記アドレッシング準備として、前記複数のセルに直前の前記表示の維持で最後に印加された維持パルスと極性が同一で前記放電開始電圧より高い電荷制御電圧を1.5μs以下の短い時間ずつ連続的に複数回印加することによって、当該複数のセルのそれぞれに必要量の空間電荷を形成するものである。
【0015】
請求項2の発明の駆動方法は、前記電荷制御電圧の印加を、前記表示の維持において対をなす主電極の一方のみにパルスを印加することによって行うものである。
【0016】
請求項3の発明の駆動方法は、前記電荷制御電圧の印加を、前記表示の維持において対をなす主電極の双方に同時にパルスを印加することによって行うものである。
【0017】
請求項4の発明の駆動方法は、前記電荷制御電圧の印加を、前記表示の維持において対をなす主電極の双方に交互にパルスを印加することによって行うものである。
【0018】
請求項5の発明の駆動方法は、バイアスした状態の主電極に前記パルスを印加するものである。
【0019】
【発明の実施の形態】
図2は本発明に係るPDP1の内部構造を示す分解斜視図である。
例示のPDP1は3電極面放電構造のAC型カラーPDPであり、一対の基板構体10,20からなる。画面ESを構成する各セル(表示素子)において、一対の主電極X,Yと第3の電極であるアドレス電極Aとが交差する。主電極X,Yは、前面側のガラス基板11の内面に配列されており、それぞれが透明導電膜41と金属膜42とからなる。主電極X,Yを被覆するように厚さ30〜50μm程度の誘電体層17が設けられ、誘電体層17の表面には保護膜18としてMgOが被着されている。
【0020】
アドレス電極Aは、背面側のガラス基板21の内面上に配列されており、厚さ10μm程度の誘電体層24で覆われている。誘電体層24の上に平面視直線帯状の隔壁29が等間隔に配置され、これら隔壁29によって放電ガス空間30が行方向(画面の水平方向)にセル毎に区画されている。放電ガスはネオンにキセノンを混合したペニングガスである。
【0021】
カラー表示のためのR,G,Bの3色の蛍光体層28R,28G,28Bは、アドレス電極Aの上方及び隔壁29の側面を含めて背面側の内面を覆うように設けられている。表示の1ピクセルは行方向に並ぶ3個のサブピクセルで構成され、列方向(画面の垂直方向)に並ぶサブピクセルの発光色は同一である。隔壁29の配置パターンがストライプパターンであることから、放電ガス空間30のうちの各列に対応した部分は全ての行に跨がって列方向に連続している。
【0022】
PDP1では、各セルの点灯/非点灯を設定するアドレッシングに、アドレス電極Aと主電極Yとが用いられる。すなわち、N本(Nは行数)の主電極Yに対して1本ずつ順にスキャンパルスを印加することによって画面走査が行われ、主電極Yと表示内容に応じて選択されたアドレス電極Aとの間で生じるアドレス放電によって、行毎に帯電状態が2値制御される。アドレッシングの後、主電極Xと主電極Yとに交互に所定波高値のサステインパルスを印加すると、アドレッシングの終了時点で適量の壁電荷が存在したセルにおいて、基板面に沿った面放電が生じる。面放電時に放電ガスの放つ紫外線によって蛍光体層28R,28G,28Bが局部的に励起されて発光する。
【0023】
図3は本発明に係るフィールド構成及び駆動電圧波形の一例を示す図である。
PDP1によるテレビジョン表示においては、2値の点灯制御によって階調再現を行うために、入力画像である時系列の各フィールドf(符号の添字は表示順位を表す)を例えば8個のサブフィールドsf1,sf2,sf3,sf4,sf5,sf6,sf7,sf8に分割する。すなわち、フィールドfを8個のサブフィールドsf1〜sf8の集合に置き換える。ただし、コンピュータ出力のようにノンインタレース形式の画像を再生する場合には、各フレームFを8分割する。これらサブフィールドsf1〜sf8における輝度の相対比率が1:2:4:8:16:32:64:128となるように重み付けをして各サブフィールドsf1〜sf8のサステインの発光回数を設定する。サブフィールド単位の点灯/非点灯の組合せでRGBの各色毎に256段階の輝度設定を行うことができるので、表示可能な色の数は2563 となる。なお、サブフィールドsf1〜sf8を輝度の重みの順に表示する必要はない。例えば重みの大きいサブフィールドsf8を表示期間の中間に配置するといった最適化を行うことができる。
【0024】
各サブフィールドsf1〜sf8に割り当てるサブフィールド期間Tsfは、本発明を適用して画面全体の電荷を均等化する準備期間TR、消去形式のアドレッシングを行うアドレス期間TA、及び階調レベルに応じた輝度を確保する表示の維持を行うサステイン期間TSからなる。各サブフィールド期間Tsfにおいて、準備期間TR及びアドレス期間TAの長さは輝度の重みに係わらず一定であるが、サステイン期間TSの長さは輝度の重みが大きいほど長い。つまり、1つのフィールドfに対応する8つのサブフィールド期間Tsfの長さは互いに異なる。
【0025】
準備期間TRにおいては、例えば全ての主電極Xと全ての主電極Yとに交互に正極性のドリフトパルスPdを印加する。ドリフトパルスPdの波高値Vdは主電極間の放電開始電圧Vfより高く、例えば点灯維持電圧Vsの約2倍の300〜350ボルト程度である。また、ドリフトパルスPdのパルス幅Wdは1.5μs以下であり、サステインパルスPsのパルス幅Ws(2〜4μs程度)より短い。ドリフトパルスPdの印加により放電ガスの電離が促進されて空間電荷が形成されるが、パルス幅Wdが十分に短いので、強い発光をともなうガス放電は生じない。ドリフトパルスPdを印加する毎に空間電荷が増加し、所定数の印加で表示の維持に必要量の空間電荷が形成される。例えば計10〜20程度のドリフトパルスPdを連続的に印加した後、サステインパルスPsと同程度以上の長さの定着パルスPfを印加し、空間電荷を誘電体17に引き寄せて壁電荷を形成する。定着パルスPfの波高値は、不要の発光を抑える上でより低いのが望ましい。このようにドリフトパルスPdを連続的に複数回印加することにより、背景輝度を高める不要の発光を抑えて画面全体の電荷を均等化することができる。なお、ドリフトパルスPdを印加するときに、アドレス電極Aを正電位にバイアスしておけば、主電極X,Yとアドレス電極Aとの間の無用の放電を防ぐことができる。また、定着パルスPfを省略して空間電荷をそのまま残存させてもよい。
【0026】
アドレス期間TAにおいては、先頭ラインから順に各主電極YにスキャンパルスPyを印加し、これと並行して点灯させないセルに対応したアドレス電極AにアドレスパルスPaを印加する。スキャンパルスPy及びアドレスパルスPaの印加されたセルでは、アドレス放電が生じて不要の壁電荷が消去される。
【0027】
サステイン期間TSでは、最初に主電極Yに波高値Vsの正極性のサステインパルスPsを印加し、その後に主電極Xと主電極Yとに交互にサステインパルスPsを印加する。印加毎にアドレス期間TAに消去が行われなかったセルで放電が生じ、みかけの上で連続した点灯状態が維持される。図示の例ではサステイン期間TSにおける最終のサステインパルスPsは主電極Yに印加される。
【0028】
図4〜図6は電圧印加の変形例を示す波形図である。
図4(a)の例は、セルに放電開始電圧Vfより低い電圧Vd’が加わるように主電極X,Yをバイアスしておき、その状態で所定波高値のドリフトパルスPd’を印加して、セルに所定の電荷制御電圧Vdを印加するものである。
【0029】
図4(b)(c)の例は、主電極Xと主電極Yとに極性の異なるドリフトパルスを交互に印加するものである。
図5(a)(b)の例は、主電極間の合成印加電圧が所定値Vdとなるように、主電極Xと主電極Yとに極性の異なるドリフトパルスを同時に印加するものである。各主電極X,Yに印加するパルスの波高値Vd’が低くなるので、上述の高速化及び耐圧低減の効果がある。図5(c)(d)のようにバイアス状態でパルスを加える手法を併用すれば、さらに効果は高まる。
【0030】
図6(a)〜(f)の例は、主電極X,Yのどちらか一方のみにドリフトパルスを印加するものである。両方に印加する場合と比べて、駆動回路構成の簡単化が可能である。特に図6(e)(f)の例は、駆動回路にリアクタンス素子を設け、セルの静電容量とのLC共振を利用してパルスを生成するものである。共振を利用すれば、パルス印加の周波数を高め、限られた準備期間内により高い電圧をより多数回印加することができる。
【0031】
以上の実施例においては、サブフィールド毎にアドレッシング準備を行うものとして説明したが、サブフィールド毎に準備期間TRを設けないフィールド構成、すなわちサブフィールドを2個以上のグループに分けてグループ毎に準備期間TRを設ける構成にも本発明を適用することができる。ただし、単位時間における準備期間TRの数が多いほど、本発明の効果は大きい。
【0032】
【発明の効果】
請求項1乃至請求項5の発明によれば、背景輝度を低減してコントラストを高めることができる。
【図面の簡単な説明】
【図1】本発明に係るアドレッシング準備における電荷形成の概念図である。
【図2】本発明に係るPDPの内部構造を示す分解斜視図である。
【図3】本発明に係るフィールド構成及び駆動電圧波形の一例を示す図である。
【図4】電圧印加の変形例を示す波形図である。
【図5】電圧印加の変形例を示す波形図である。
【図6】電圧印加の変形例を示す波形図である。
【符号の説明】
1 PDP
TR 準備期間(アドレッシング準備を行う期間)
Pd ドリフトパルス
Ps サステインパルス(維持パルス)
Vf 放電開始電圧
ES 画面
Vd 波高値(電荷制御電圧)
Ws パルス幅(時間)
X,Y 主電極
SQ 空間電荷
Claims (5)
- 画面を構成する複数のセルの電荷を表示内容に応じて制御する消去形式のアドレッシングと、前記複数のセルに波高値が放電開始電圧より低い維持パルスを周期的に印加する表示の維持とを繰り返し行い、一定の周期で前記複数のセルの電荷を均等化するアドレッシング準備を行うAC型PDPの駆動方法であって、
前記アドレッシング準備として、前記複数のセルに直前の前記表示の維持で最後に印加された維持パルスと極性が同一で前記放電開始電圧より高い電荷制御電圧を1.5μs以下の短い時間ずつ連続的に複数回印加することによって、当該複数のセルのそれぞれに必要量の空間電荷を形成する
ことを特徴とするAC型PDPの駆動方法。 - 前記電荷制御電圧の印加を、前記表示の維持において対をなす主電極の一方のみにパルスを印加することによって行う
請求項1記載のAC型PDPの駆動方法。 - 前記電荷制御電圧の印加を、前記表示の維持において対をなす主電極の双方に同時にパルスを印加することによって行う
請求項1記載のAC型PDPの駆動方法。 - 前記電荷制御電圧の印加を、前記表示の維持において対をなす主電極の双方に交互にパルスを印加することによって行う
請求項1記載のAC型PDPの駆動方法。 - バイアスした状態の主電極に前記パルスを印加する
請求項2乃至請求項4のいずれかに記載のAC型PDPの駆動方法。
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