KR100626057B1 - 중간 전극 라인들을 갖는 플라즈마 디스플레이 장치의구동 방법 - Google Patents

중간 전극 라인들을 갖는 플라즈마 디스플레이 장치의구동 방법 Download PDF

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Abstract

본 발명은 플라즈마 디스플레이 장치의 구동 방법에 관한 것이다. 본 발명은 서로 대향 이격된 전면 기판과 후면 기판을 가지며, 상기 기판들 사이에 X 전극 라인들과 Y 전극 라인들이 교번적으로 평행하게 형성되며, 상기 X 전극 라인들과 Y 전극 라인들에 대하여 어드레스 전극라인들이 교차되게 형성되는 영역들에서 디스플레이 셀들이 설정되며, 상기 X 전극라인들과 Y 전극라인들 사이 및 상기 Y 전극라인들과 X 전극라인들 사이에 M 전극들이 형성되는 플라즈마 디스플레이 장치의 구동 방법에 있어서, 상기 플라즈마 디스플레이 장치에 인가되는 단위 프레임은 복수의 서브 필드들로 구성되고, 상기 서브 필드들은 각각 리셋 단계와 어드레싱 단계 및 디스플레이-유지 단계로 구분되며, (a) 상기 리셋 단계에서, 상기 M 전극라인들에 정극성의 리셋 펄스를 인가하고, 상기 정극성의 리셋 펄스가 인가되는 동안의 소정 시간 동안 상기 Y 전극라인들에 램프 파형의 플러스 전압을 인가하는 단계; 및 (b) 상기 리셋 단계에서, 상기 M 전극라인들에 부극성의 리셋 펄스를 인가하고, 상기 부극성의 리셋 펄스가 인가되는 동안 상기 Y 전극라인들에는 접지 전압을 인가하는 단계를 포함함으로써, 리셋 단계 동안에 발생하는 백그라운드 발광량이 현저하게 감소된다.

Description

중간 전극 라인들을 갖는 플라즈마 디스플레이 장치의 구동 방법{Method for plasma display device having middle electrode lines}
본 발명의 상세한 설명에서 인용되는 도면들을 보다 충분히 이해할 수 있도록 하기 위해 각 도면에 대한 간단한 설명을 제공한다.
도 1은 본 발명을 적용하기 위한 4전극 면방전 방식의 플라즈마 디스플레이 장치의 내부 구조를 보여주는 사시도이다.
도 2는 도 1에 도시된 플라즈마 디스플레이 장치에 구비된 디스플레이 셀들 중 하나의 단면도이다.
도 3은 도 1에 도시된 플라즈마 디스플레이 장치 및 이를 구동하는 구동 장치의 블록도이다.
도 4는 도 1에 도시된 플라즈마 디스플레이 장치에 인가되는 단위 프레임의 구조를 보여준다.
도 5는 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 장치의 구동 방법을 설명하기 위한 신호들의 파형도이다.
도 6은 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 장치의 구동 방법을 설명하기 위한 신호들의 파형도이다.
도 7은 본 발명의 제3 실시예에 따른 플라즈마 디스플레이 장치의 구동 방법 을 설명하기 위한 신호들의 파형도이다.
<도면의 주요 부분에 대한 부호의 설명>
101; 플라즈마 디스플레이 장치, 110; 앞쪽 글라스 기판
111,115; 유전체층, 112; 보호층
113; 뒤쪽 글라스 기판, 114; 방전 공간
116; 형광층, 117; 격벽
M1∼M2n-1; M 전극 라인들, X1∼Xn; X 전극 라인들
Y1∼Yn; Y 전극 라인들, AR1∼ABm; 어드레스 전극 라인들
Xna,Yna; 투명 전극 라인들, Xnb,Ynb; 금속 전극 라인들
362; 논리 제어부, 363; 어드레스 구동부
364; X 구동부, 365; Y 구동부
366; 영상 처리부, 367; M 구동부
Sx1∼Sxn; X전극 구동신호들, Sy1∼Syn; Y전극 구동신호들
Sm1∼Sm2n-1; M전극 구동신호들, SAR1∼SABm; 어드레스 구동신호들
본 발명은 플라즈마 디스플레이 장치에 관한 것으로서, 특히 4전극 면방전 구조를 갖는 플라즈마 디스플레이 장치의 디스플레이-유지 단계 동안에 어드레스 전극라인들에 플러스 전압을 인가하여 유지 방전을 안정화시키는 플라즈마 디스플레이 장치의 구동 방법에 관한 것이다.
종래의 플라즈마 디스플레이 장치는 X 전극라인들, Y 전극라인들 및 어드레스 전극라인들로 구성된 3전극 면방전 구조로 되어 있다. 플라즈마 디스플레이 장치를 구동하기 위해서는 구동 정보가 포함된 단위 프레임들이 플라즈마 디스플레이 장치에 인가되며, 그에 따라 플라즈마 디스플레이 장치가 구동되어 플라즈마 디스플레이 장치에 구비된 디스플레이 셀들 중 선택된 디스플레이 셀들이 방전함으로써 시분할 계조를 표시한다.
단위 프레임은 리셋 단계, 어드레싱 단계 및 디스플레이-유지 단계로 이루어진다. 리셋 단계 동안에 X 전극라인들과 Y 전극라인들 및 어드레스 전극라인들이 초기화되며, 어드레싱 단계 동안에 Y 전극라인들과 어드레스 전극라인들 사이에 어드레싱이 수행되며, 디스플레이-유지 단계 동안에 Y 전극라인들과 X 전극라인들 사이의 디스플레이 셀들 중 선택된 디스플레이 셀들에서 유지 방전이 발생하여 시분할 계조를 표현한다.
여기서, X 전극라인들과 Y 전극라인들은 각각 하나의 XY 전극라인쌍에만 소속이 되고 다른 전극라인쌍에는 소속되지 않는다. 따라서, XY 전극라인쌍들 사이에 불가피하게 존재하는 비방전 영역들은 플라즈마 디스플레이 장치의 발광 효율 및 휘도를 낮추는 요인이 된다.
본 발명은 4 전극 면방전 구조를 갖는 플라즈마 디스플레이 장치에 있어서, 상기 플라즈마 디스플레이 장치에 인가되는 단위 프레임의 리셋 단계 동안에 발생하는 백그라운드(background) 발광량을 감소시키기 위한 플라즈마 디스플레이 장치의 구동 방법을 제공하는데 그 목적이 있다.
상기 기술적 과제를 이루기 위하여 본 발명은
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서로 대향 이격된 전면 기판과 후면 기판을 가지며, 상기 기판들 사이에 X 전극 라인들과 Y 전극 라인들이 교번적으로 평행하게 형성되며, 상기 X 전극 라인들과 Y 전극 라인들에 대하여 어드레스 전극라인들이 교차되게 형성되는 영역들에서 디스플레이 셀들이 설정되며, 상기 X 전극라인들과 Y 전극라인들 사이 및 상기 Y 전극라인들과 X 전극라인들 사이에 M 전극들이 형성되는 플라즈마 디스플레이 장치의 구동 방법에 있어서, 상기 플라즈마 디스플레이 장치에 인가되는 단위 프레임은 복수의 서브 필드들로 구성되고, 상기 서브 필드들은 각각 리셋 단계와 어드레싱 단계 및 디스플레이-유지 단계로 구분되며, (a) 상기 리셋 단계에서, 상기 M 전극라인들에 정극성의 리셋 펄스를 인가하고, 상기 정극성의 리셋 펄스가 인가되는 동안의 소정 시간 동안 상기 Y 전극라인들에 램프 파형의 플러스 전압을 인가하는 단계; 및 (b) 상기 리셋 단계에서, 상기 M 전극라인들에 부극성의 리셋 펄스를 인가하고, 상기 부극성의 리셋 펄스가 인가되는 동안 상기 Y 전극라인들에 접지 전압을 인가하는 단계를 포함하는 플라즈마 디스플레이 장치의 구동 방법을 제공한다.
상기 기술적 과제를 이루기 위하여 본 발명은 또한,
서로 대향 이격된 전면 기판과 후면 기판을 가지며, 상기 기판들 사이에 X 전극 라인들과 Y 전극 라인들이 교번적으로 평행하게 형성되며, 상기 X 전극 라인들과 Y 전극 라인들에 대하여 어드레스 전극라인들이 교차되게 형성되는 영역들에서 디스플레이 셀들이 설정되며, 상기 X 전극라인들과 Y 전극라인들 사이 및 상기 Y 전극라인들과 X 전극라인들 사이에 M 전극들이 형성되는 플라즈마 디스플레이 장치의 구동 방법에 있어서, 상기 플라즈마 디스플레이 장치에 인가되는 단위 프레임은 복수의 서브 필드들로 구성되고, 상기 서브 필드들은 각각 리셋 단계와 어드레싱 단계 및 디스플레이-유지 단계로 구분되며, (a) 상기 리셋 단계에서, 상기 M 전극라인들에 리셋 펄스를 인가하고, 상기 리셋 펄스가 인가되는 동안의 소정 시간 동안 상기 X 전극라인들과 상기 Y 전극라인들에 램프 파형의 플러스 전압을 인가하는 단계; 및 (b) 상기 리셋 단계에서, 상기 M 전극라인들에 부극성의 리셋 펄스를 인가하고, 상기 부극성의 리셋 펄스가 인가되는 동안 상기 Y 전극라인들에 접지 전압을 인가하는 단계를 포함하는 플라즈마 디스플레이 장치의 구동 방법을 제공한다.
상기 본 발명에 의해 리셋 단계 동안에 발생하는 백그라운드 발광량이 현저하게 감소된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 각 도면에 도시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명을 적용하기 위한 4전극 면방전 방식의 플라즈마 디스플레이 장치의 내부 구조를 보여주는 사시도이고, 도 2는 도 1에 도시된 플라즈마 디스플레이 장치에 구비된 디스플레이 셀들 중 하나의 단면도이다. 도 1 및 2를 참조하면, 본 발명을 적용하기 위한 4-전극 면방전 구조의 플라즈마 디스플레이 장치(101)는 앞쪽 및 뒤쪽 글라스 기판들(110, 113) 사이에 형성된 어드레스 전극라인들(AR1∼ABm), 유전체층(111,115), Y 전극라인들(Y1∼Yn), M 전극라인들(M1∼M2n-1), X 전극라인들(X1∼Xn), 형광체(116), 격벽(117) 및 보호층 역할을 하는 일산화마그네슘(MgO)층(112)을 구비한다.
어드레스 전극라인들(AR1∼ABm)은 뒤쪽 글라스 기판(113)의 앞쪽에 일정한 패턴으로 형성된다. 하부 유전체층(115)은 어드레스 전극라인들(AR1∼ABm)의 앞쪽에서 전면적으로 도포된다. 하부 유전체층(115)의 앞쪽에는 격벽(117)들이 어드레스 전극라인들(AR1∼ABm)과 평행한 방향으로 형성된다. 이 격벽(117)들은 각 디스플레이 셀의 방전 영역을 구획하고 각 디스플레이 셀 사이의 광학적 간섭(cross talk)을 방지하는 기능을 한다. 형광층(116)은 격벽(117)들 사이에 도포된다.
앞쪽 글라스 기판(110)의 뒤쪽에 있어서, X 전극라인들(X1∼Xn)과 Y 전극라 인들(Y1∼Yn)은 교번적으로 나란히 형성되어 XY 전극라인쌍들(X1Y1∼XnYn), YX 전극라인쌍들(Y1X2∼Yn-1Xn)이 교번적으로 형정된다. 참고로, XY 전극라인쌍들(X1Y1∼XnYn)이 n 개이면, YX 전극라인쌍들(Y1X2∼Yn-1Xn)은 n-1 개이다. 따라서, 모든 XY 전극라인쌍들(X1Y1∼XnYn) 및 모든 YX 전극라인쌍들(Y1X2∼Yn-1Xn) 사이에 (2n-1)개의 M 전극라인들(M1∼M2n-1)이 각각 형성되며, 어드레스 전극라인들(AR1∼ABm)이 상기 X, M, 및 Y 전극라인들에 대하여 교차되게 형성되어, 상기 교차 영역들은 디스플레이 셀들을 형성한다.
M 전극라인들(M1∼M2n-1), X 전극라인들(X1∼Xn) 및 Y 전극라인들(Y1∼Yn)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극라인들(M2n-1a, Xna, Yna)과 전도도를 높이기 위한 금속 전극라인들(M2n-1b, Xnb, Ynb)이 결합되어 형성된다.
앞쪽 유전체층(111)은 X 전극라인들(X1∼Xn), M 전극라인들(M1∼M2n-1), 및 Y 전극라인들(Y1∼Yn)의 뒤쪽에 전면(全面) 도포되어 형성된다. 강한 전계로부터 플라즈마 디스플레이 장치(101)를 보호하기 위한 보호층(112) 예를 들어, 일산화마그네슘(MgO)층은 앞쪽 유전체층(111)의 뒤쪽에 전면 도포되어 형성된다. 방전 공간(114)에는 플라즈마 형성용 가스가 밀봉된다.
이와 같은 플라즈마 디스플레이 장치(101)를 구동하기 위해서는 리셋(reset) 단계, 어드레싱(addressing) 단계 및 디스플레이-유지(sustaining) 단계로 이루어지는 서브 필드들로 구성된 단위 프레임이 플라즈마 디스플레이 장치(101)에 순차 적으로 인가된다. 상기 리셋 단계 동안 모든 디스플레이 셀들이 일정한 벽전하 상태를 가지게 된다. 상기 어드레싱 단계 동안, 선택된 디스플레이 셀들에 소정의 벽전압이 생성된다. 디스플레이-유지 단계 동안 모든 XY 전극라인쌍들에 소정의 교류 전압이 인가됨으로써 어드레싱 단계 동안에 벽전압이 형성된 디스플레이 셀들에서 유지 방전이 발생한다. 디스플레이-유지 단계 동안, 유지 방전을 일으키는 선택된 디스플레이 셀들의 방전 공간(114) 즉, 가스층에서 플라즈마가 형성되고, 그 자외선 방사에 의하여 형광층(116)이 여기되어 빛이 발생된다.
도 3은 도 1에 도시된 플라즈마 디스플레이 장치를 구동하는 구동 장치의 블록도 및 이에 연결된 플라즈마 디스플레이 장치를 보여준다. 도 3을 참조하면, 플라즈마 디스플레이 장치의 구동 장치는 영상 처리부(366), 논리 제어부(362), 어드레스 구동부(363), M 구동부(367), X 구동부(364) 및 Y 구동부(365)를 포함한다.
영상 처리부(366)는 외부 영상 신호를 처리하여 적색(R), 녹색(G), 및 청색(B)의 디지털 영상 데이터, 클럭 신호, 수직 및 수평 동기 신호들을 포함하는 내부 영상 신호를 발생시킨다. 논리 제어부(362)는 영상 처리부(366)로부터 출력되는 내부 영상 신호에 따라 구동 제어 신호들(SA,SM,SY,SX)을 발생시킨다. 어드레스 구동부(363)는, 논리 제어부(362)로부터 출력되는 어드레스 구동 제어 신호(SA)를 처리하여 디스플레이 데이터 신호를 발생시키고, 발생된 디스플레이 데이터 신호를 어드레스 전극라인들(AR1∼ABm)에 인가한다. M 구동부(367)는 논리 제어부(362)로부터 출력되는 M 구동 제어 신호(SM)에 따라 동작하여 M 전극라인들(M1∼M2n-1)을 구 동한다. X 구동부(364)는 논리 제어부(362)로부터 출력되는 X 구동 제어 신호(SX)에 따라 동작하여 X 전극라인들(X1∼Xn)을 구동한다. Y 구동부(364)는 논리 제어부(362)로부터 출력되는 Y 구동 제어 신호(SY)에 따라 동작하여 Y 전극라인들(Y1∼Yn)을 구동한다.
여기서, M 전극라인들(M1∼M2n-1) 각각에 주사 펄스가 순차적으로 인가됨과 동시에 어드레스 전극라인들(AR1∼ABm)중에서 선택된 어드레스 전극라인들에 데이터 펄스가 인가되는 어드레싱이 수행된다. 예를 들어, M 전극라인들(M1∼M2n-1)의 주사 순서는 M1 -> M2 -> ... -> Mn-1 -> Mn ->... -> M2n-1 이다. 다음에, 상기 어드레싱에 의하여 선택된 디스플레이 셀들이 유지 방전을 일으키도록 모든 X 전극라인들(X1∼Xn)과 모든 Y 전극라인들(Y1∼Yn) 사이에 교류 전압이 인가된다.
이에 따라, 모든 XY 전극라인쌍들(X1Y1∼XnYn) 및 모든 YX 전극라인쌍들(Y1X2∼Yn-1Xn)에 의하여 디스플레이 셀들이 설정될 수 있다.
또한, 상기 어드레싱에 의하여, 선택된 디스플레이 셀의 X 및 Y 전극들 모두에 유지 방전에 필요한 벽전하들이 형성되고, 선택되지 않은 디스플레이 셀의 X 및 Y 전극들 중 적어도 어느 하나에 유지 방전에 필요한 벽전하가 형성되지 않는다. 예를 들어, 연속적으로 배열된 4 개의 M 전극라인들에 있어서, 선택된 두 디스플레이 셀들 사이에 선택되지 않은 두 디스플레이 셀들이 있는 경우, 상기 선택되지 않은 두 디스플레이 셀들 각각의 X 및 Y 전극들 중 어느 하나에 유지 방전에 필요한 벽전하가 형성되지 않는다.
따라서, 상기 모든 XY 전극라인쌍들(X1Y1∼XnYn) 및 모든 YX 전극라인쌍들(Y1X2∼Yn-1Xn)에 의하여 디스플레이 셀들이 설정되면서도 순차(progressive) 구동 방식이 사용될 수 있으므로, 발광 효율 및 휘도를 높이면서도 플리커(flicker)의 발생이 억제될 수 있다.
추가적으로, 모든 X 전극라인들(X1∼Xn)과 Y 전극라인들(Y1∼Yn)이 어드레싱에 직접 관여하지 않으므로, XY 전극라인쌍들의 길이 방향과 같은 방향으로 격벽들이 형성되는 경우, 모든 X 및 Y 전극라인들의 금속 전극 라인들이 상기 격벽들 위에 위치할 수 있다. 이에 따라, 모든 X 및 Y 전극라인들의 금속 전극 라인들이 출사광을 차단하지 않으므로, 방전 디스플레이 장치의 발광 효율 및 휘도가 보다 높아질 수 있다.
상기 효과들은 방전 디스플레이 장치(101)의 해상도가 높아질수록 증배될 수 있다.
이 분야에서 통상의 지식을 가진 자는 도 3에 도시된 구성 외에도 여러 가지 방식으로 플라즈마 디스플레이 장치를 구성할 수 있다.
도 4는 도 1에 도시된 플라즈마 디스플레이 장치에 인가되는 단위 프레임의 구조를 도시한 도면이다. 도 4를 참조하면, 모든 단위 프레임들 각각은 시분할 계조 디스플레이를 실현하기 위하여 8 개의 서브 필드들(SF1∼SF8)로 분할된다. 서브 필드들(SF1∼SF8)은 각각 리셋 단계들(R1∼R8), 어드레싱 단계들(A1∼A8) 및 디스플레이-유지 단계들(S1∼S8)로 구분된다.
모든 디스플레이 셀들의 방전 조건들은 리셋 단계들(R1∼R8)에서 균일해지면 서 동시에 다음 단계에서 수행될 어드레싱에 적합해지도록 된다.
어드레싱 단계들(A1∼A8)에서는, 어드레스 전극라인들(도 1의 AR1∼ABm)에 디스플레이 데이터 신호들이 인가됨과 동시에 M 전극라인들(도 1의 M1∼M2n-1)에 상응하는 주사 펄스가 순차적으로 인가된다. 이에 따라 주사 펄스가 인가되는 동안에 높은 레벨의 디스플레이 데이터 신호들이 인가되면 상응하는 디스플레이 셀에서 어드레싱 방전에 의하여 벽전하들이 형성되며, 그렇지 않은 디스플레이 셀에서는 벽전하들이 형성되지 않는다.
디스플레이-유지 단계들(S1∼S8)에서는, 모든 Y 전극라인들(도 1의 Y1∼Yn)과 모든 X 전극라인들(도 1의 X1∼Xn)에 유지 방전용 펄스들이 교번적으로 인가되어, 상응하는 어드레싱 단계들(A1∼A8)에서 벽전하들이 형성된 디스플레이 셀들에서 유지 방전을 일으킨다. 따라서, 플라즈마 디스플레이 장치(도 1의 101)의 휘도는 단위 프레임에서 차지하는 디스플레이-유지 단계들(S1∼S8)의 길이에 비례한다. 단위 프레임에서 차지하는 디스플레이-유지 단계들(S1∼S8)의 길이는 255T(T는 단위 시간)이다. 따라서 단위 프레임에서 한 번도 표시되지 않은 경우를 포함하여 256 계조로써 표시할 수 있다.
여기서, 제1 서브 필드(SF1)의 디스플레이-유지 단계(S1)에는 20에 상응하는 시간(1T)이, 제2 서브 필드(SF2)의 디스플레이-유지 단계(S2)에는 21에 상응하는 시간(2T)이, 제3 서브 필드(SF3)의 디스플레이-유지 단계(S3)에는 22에 상응하는 시간 (4T)이, 제4 서브 필드(SF4)의 디스플레이-유지 단계(S4)에는 23에 상응하는 시간(8T)이, 제5 서브 필드(SF5)의 디스플레이-유지 단계(S5)에는 24에 상응하는 시간(16T)이, 제6 서브 필드(SF6)의 디스플레이-유지 단계(S6)에는 25에 상응하는 시간(32T)이, 제7 서브 필드(SF7)의 디스플레이-유지 단계(S7)에는 26에 상응하는 시간(64T)이, 그리고 제8 서브 필드(SF8)의 디스플레이-유지 단계(S8)에는 27에 상응하는 시간(128T)이 각각 설정된다.
이에 따라, 8 개의 서브 필드들(SF1∼SF8)중에서 표시될 서브 필드를 적절히 선택하면, 어느 서브 필드에서도 표시되지 않는 0(영) 계조를 포함하여 모두 256 계조의 디스플레이가 수행될 수 있다.
도 5는 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 장치의 구동 방법을 설명하기 위한 신호들의 파형도이다. 도 5에서 어드레스전극 구동신호들(SAR1∼ABm)은 어드레스 전극라인들(도 1의 AR1∼ABm)에 인가되고, X전극 구동신호들(SX1∼Xn)은 X 전극라인들(도 1의 X1∼Xn)에 인가되며, M전극 구동신호들(SM1∼SM2n-1))은 M 전극라인들(도 1의 M1∼M2n-1)에 인가되고, Y전극 구동신호들(SY1∼SYn)은 Y 전극라인들(도 1의 Y1∼Yn)에 인가된다.
도 5를 참조하여 서브 필드들(도 4의 SF1∼SF8) 중 하나의 서브 필드(SFa)에서 수행되는 구동 신호들의 동작에 대해 설명하기로 한다. 서브 필드(SFa)는 리셋 단계(Ra), 어드레싱 단계(Aa) 및 디스플레이-유지 단계(Sa)로 구분된다.
리셋 단계(Ra) 동안, M 전극라인들(도 1의 M1∼M2n-1)에는 정극성과 부극성을 갖는 리셋 펄스를 인가하고, X 전극라인들(도 1의 X1∼Xn)에는 소정 시간(tk) 동안 램프(ramp) 파형의 플러스 전압(Vr)을 인가한 후에 다시 플러스 전압(Vs)을 인가하며, Y 전극라인들(도 1의 Y1∼Yn)과 어드레스 전극라인들(도 1의 AR1∼ABm)에는 접지 전압(Vg)을 인가한다. 이와 같이, M 전극라인들(도 1의 M1∼M2n-1)에 램프 파형의 고전압(Vset)을 인가하는 동안 X 전극라인들(도 1의 X1∼Xn)에 램프 파형의 저전압(Vr)을 인가함으로써 X 전극라인들(도 1의 X1∼Xn)과 M 전극라인들(도 1의 M1∼M2n-1) 사이의 방전이 억제되어, 이 때 발생하는 백그라운드(background) 발광량이 50% 이상 감소된다. 리셋 단계(Ra)에 대해 보다 상세히 설명하기로 한다.
리셋 단계(Ra)의 벽전하 소거 시간(t0~t1) 동안, X전극 구동신호들(Sx1∼Sxn), M전극 구동신호들(Sm1∼Sm2n-1), Y전극 구동신호들(Sy1∼Syn) 및 어드레스전극 구동신호들(SAR1∼SABm)은 모두 접지 전압(Vg)으로써 인가된다.
리셋 단계(Ra)의 벽전하 축적 시간(t1~t2) 동안, Y전극 구동신호들(Sy1∼Syn) 및 어드레스전극 구동신호들(SAR1∼SABm)은 모두 접지 전압(Vg)으로 계속 유지되고, M전극 구동신호들(Sm1∼Sm2n-1)은 접지 전압(Vg)에서 고전압(Vset)으로 상승하고, X전극 구동신호들(Sx1∼Sxn)은 소정 시간(tk) 동안 플러스 전압으로써 인가된다. 즉, M 전극라인들(도 1의 M1∼M2n-1)에는 램프 파형의 고전압(Vset)이 인가되며, M전극 구동신호들(Sm1∼Sm2n-1)이 서서히 증가되는 과정에서, M 전극라인들(도 1 의 M1∼M2n-1)과 다른 전극라인들(도 1의 X1∼Xn/Y1∼Yn/AR1∼ABm) 사이에서 방전이 발생하여 M 전극라인들(도 1의 M1∼M2n-1)에는 마이너스 벽전하들이 축적되고, X 전극라인들(도 1의 X1∼Xn)과 Y 전극라인들(도 1의 Y1∼Yn) 및 어드레스 전극라인들(도 1의 AR1∼ABm)에는 플러스 벽전하들이 축적된다. 그러다가 X 전극라인들(도 1의 X1∼Xn)에 램프 파형의 플러스 전압(Vr)이 인가됨에 따라 X 전극라인들(도 1의 X1∼Xn)에는 적은 량의 플러스 벽전하들이 축적되며, 대신 어드레스 전극라인들(도 1의 AR1∼ABm)에 보다 많은 양의 플러스 벽전하들이 축적된다.
이와 같이, M 전극라인들(도 1의 M1∼M2n-1)에 램프 파형의 고전압(Vset)을 인가하는 동안의 소정 시간(tk) 동안에 X 전극라인들(도 1의 X1∼Xn)에 램프 파형의 저전압(Vr)을 인가함으로써 M 전극라인들(도 1의 M1∼M2n-1)과 X 전극라인들(도 1의 X1∼Xn) 사이의 방전이 억제되어 방전 발광량이 감소되며, 또한, X 전극라인들(도 1의 X1∼Xn)에 플럭스 벽전하가 불필요하게 축적되는 것을 방지하고 대신에 어드레스 전극들(도 1의 AR1∼ABm)에 플러스 벽전하들이 많이 축적되어 어드레스 전극라인들(도 1의 AR1∼ABm)의 벽전압을 감소시켜서 이어지는 어드레싱 단계(Aa)에서 낮은 어드레싱 전압(Va)을 인가하더라도 어드레싱 방전이 원활하게 수행될 수가 있다.
리셋 단계(Ra)의 벽전하 배분 시간(t2~t3) 동안, Y전극 구동신호들(Sy1∼Syn)과 어드레스전극 구동신호들(SAR1∼SABm)은 모두 접지 전압(Vg)으로 계속 유지되고, X전극 구동신호들(Sx1∼Sxn)은 플러스 전압(Vs)으로써 상승하며, M전극 구동 신호들(Sm1∼Sm2n-1)은 마이너스 전압(Vnf)까지 지속적으로 하강한다. 그러면, 모든 디스플레이 셀들의 전극들 사이에서 약한 방전이 일어나면서, M 전극라인들(도 1의 M1∼M2n-1) 주위에 축적되어 있던 마이너스 벽전하들의 일부가 X 전극라인들(도 1의 X1∼Xn) 주위로 이동하게 되어, M 전극라인들(도 1의 M1∼M2n-1)에 축적되어 있던 마이너스 벽전하들의 수가 감소된다.
이에 따라, 어드레스 전극라인들(도 1의 AR1∼ABm)의 벽전위(wall electric-potential)가 M 전극라인들(도 1의 M1∼M2n-1)의 벽전위보다 높아진다. 이것은 곧 이어지는 어드레싱 단계(Aa)에서 선택된 어드레스 전극라인들(도 1의 AR1∼ABm)과 M 전극 라인들(도 1의 M1∼M2n-1) 사이의 대향 방전에 요구되는 어드레싱 전압을 낮추어 준다.
어드레싱 단계(Aa) 동안, 어드레스 전극라인들(도 1의 AR1∼ABm)에 디스플레이 데이터 신호들이 인가되고, 전압(Vnf)보다 높고 접지 전압(Vg)보다 낮은 전압으로 바이어싱된 M 전극라인들(도 1의 M1∼M2n-1)에 마이너스 전압(Vnf)의 스캔 펄스가 순차적으로 인가된다. 어드레스 전극라인들(도 1의 AR1∼ABm)에 인가되는 디스플레이 데이터 신호들은 디스플레이 셀을 선택할 경우에는 플러스 어드레싱 전압(Va)을, 디스플레이 셀을 선택하지 않을 경우에는 접지 전압(Vg)을 갖는다. 이와 같이, M 전극라인들(도 1의 M1∼M2n-1)에 마이너스 전압(Vnf)의 스캔 펄스가 인가되는 동안에 어드레스 전극라인들(도 1의 AR1∼ABm)에 플러스 어드레싱 전압(Va)의 디스 플레이 데이터 신호들이 인가되면 선택된 디스플레이 셀들에서 어드레싱 방전이 일어난다. 따라서, 상기 어드레싱 방전으로 인하여 선택된 디스플레이 셀들의 M 전극라인들(도 1의 M1∼M2n-1) 주위에는 플러스 벽전하들이 형성되고, 선택된 디스플레이 셀들의 어드레스 전극라인들(도 1의 AR1∼ABm) 주위와 X 전극라인들(도 1의 X1∼Xn) 주위에는 마이너스 벽전하들이 형성된다.
여기서, X 전극라인들(도 1의 X1∼Xn)에는 플러스 전압(Vs)을 인가하여 X 전극라인들(도 1의 X1∼Xn) 주위에는 마이너스 벽전하들이 축적된다. 이것은 이어지는 디스플레이-유지 단계(Sa)에서 유지 방전이 원활하게 수행되는 것을 도와준다.
유지 방전 단계(Sa)의 초기(t4∼t5)에, X 전극라인들(도 1의 X1∼Xn)에 접지 전압(Vg)을 인가하고, M 전극라인들(도 1의 M1∼M2n-1)에 플러스 전압(Vs)을 인가하며, Y 전극라인들(도 1의 Y1∼Yn)에 정극성 펄스를 인가한다. 이에 따라 M 전극라인들(도 1의 M1∼M2n-1)과 X 전극라인들(도 1의 X1∼Xn) 사이에 트리거 방전이 발생하며, 이어서 X 전극라인들(도 1의 X1∼Xn)과 Y 전극라인들(도 1의 Y1∼Y2) 사이에 롱갭(long gap) 방전이 발생한다. 이 상태에서, X 전극라인들(도 1의 X1∼Xn)과 Y 전극라인들(도 1의 Y1∼Yn)에 플러스 전압(Vs)을 갖는 유지 방전 펄스들을 교번적으로 인가함으로써 어드레싱 단계(Aa) 동안에 벽전하들이 형성되었던 디스플레이 셀들에서 유지 방전이 발생한다.
도 6은 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 장치의 구동 방법을 설명하기 위한 신호들의 파형도이다. 도 6을 참조하면, 리셋 단계(Ra)의 소정 시간(tk) 동안, X 전극라인들(도 1의 X1∼Xn)에 램프 파형의 플러스 전압을 인가하지 않고, Y 전극라인들(도 1의 Y1∼Yn)에 램프 파형의 플러스 전압(Vr)을 인가한다. 즉, 도 6의 리셋 단계(Ra)만 도 5와 다르고, 어드레싱 단계(Aa)와 디스플레이-유지 단계(Sa)는 도 5와 동일함으로 중복 설명은 생략하고, 리셋 단계(Ra)에 대해서만 설명하기로 한다.
리셋 단계(Ra) 동안, X 전극라인들에는 시간(t0∼t2)에는 접지 전압(Vg)을 인가하고 시간(t2∼t3)에는 플러스 전압(Vs)을 인가하며, M 전극라인들(도 1의 M1∼M2n-1)에는 정극성과 부극성을 갖는 리셋 펄스를 인가하며, Y 전극라인들(도 1의 Y1∼Yn)에 소정 시간(tk) 동안 램프 파형의 플러스 전압(Vr)을 인가하며, 어드레스 전극라인들(도 1의 AR1∼ABm)에는 접지 전압(Vg)을 인가한다. 이와 같이, M 전극라인들(도 1의 M1∼M2n-1)에 램프 파형의 고전압(Vset)을 인가하는 동안 Y 전극라인들(도 1의 Y1∼Yn)에 램프 파형의 저전압(Vr)을 인가함으로써, M 전극라인들(도 1의 M1∼M2n-1)과 Y 전극라인들(도 1의 Y1∼Yn) 사이의 방전이 억제되어, 이 때 발생하는 백그라운드 발광량이 50% 이상 감소된다. 리셋 단계(Ra)에 대해 보다 상세히 설명하기로 한다.
리셋 단계(Ra)의 벽전하 소거 시간(t0~t1) 동안, X전극 구동신호들(Sx1∼Sxn), M전극 구동신호들(Sm1∼Sm2n-1), Y전극 구동신호들(Sy1∼Syn) 및 어드레스전극 구동신호들(SAR1∼SABm)은 모두 접지 전압(Vg)으로써 인가된다.
리셋 단계(Ra)의 벽전하 축적 시간(t1~t2) 동안, X전극 구동신호들(Sx1∼ Sxn) 및 어드레스전극 구동신호들(SAR1∼SABm)은 모두 접지 전압(Vg)으로 계속 유지되고, M전극 구동신호들(Sm1∼Sm2n-1)은 접지 전압(Vg)에서 고전압(Vset)으로 상승하며, Y전극 구동신호들(Sy1∼Syn)은 소정 시간(tk) 동안 플러스 전압(Vr)으로써 인가된다. 즉, M 전극라인들(도 1의 M1∼M2n-1)에는 램프 파형의 고전압(Vset)이 인가되며, M전극 구동신호들(Sm1∼Sm2n-1)이 서서히 증가되는 과정에서, M 전극라인들(도 1의 M1∼M2n-1)과 다른 전극라인들(도 1의 X1∼Xn/Y1∼Yn/AR1∼ABm) 사이에서 방전이 발생하여 M 전극라인들(도 1의 M1∼M2n-1)에는 마이너스 벽전하들이 축적되고, X 전극라인들(도 1의 X1∼Xn)과 Y 전극라인들(도 1의 Y1∼Yn) 및 어드레스 전극라인들(도 1의 AR1∼ABm)에는 플러스 벽전하들이 축적된다. 그러다가 Y 전극라인들(도 1의 Y1∼Yn)에 램프 파형의 플러스 전압(Vr)이 인가됨에 따라 Y 전극라인들(도 1의 Y1∼Yn)에는 적은 량의 플러스 벽전하들이 축적되며, 대신 어드레스 전극라인들(도 1의 AR1∼ABm)에 보다 많은 양의 플러스 벽전하들이 축적된다.
이와 같이, M 전극라인들(도 1의 M1∼M2n-1)에 램프 파형의 고전압(Vset)을 인가하는 동안의 소정 시간(tk) 동안에 Y 전극라인들(도 1의 Y1∼Yn)에 램프 파형의 저전압(Vr)을 인가함으로써, M 전극라인들(도 1의 M1∼M2n-1)과 Y 전극라인들(도 1의 Y1∼Yn) 사이의 방전이 억제되어 방전 발광량이 감소되며, 또한, Y 전극라인들(도 1의 Y1∼Yn)에 불필요한 플러스 벽전하들이 축적되는 것을 방지하고, 대신에 어드레스 전극들(도 1의 AR1∼ABm)에 플러스 벽전하들이 많이 축적되어 어드레스 전극라인들(도 1의 AR1∼ABm)의 벽전압을 감소시켜서 이어지는 어드레싱 단계(Aa)에서 낮은 어드레싱 전압(Va)을 인가하더라도 어드레싱 방전이 원활하게 수행될 수가 있다.
리셋 단계(Ra)의 벽전하 배분 시간(t2~t3) 동안, Y전극 구동신호들(Sy1∼Syn)과 어드레스전극 구동신호들(SAR1∼SABm)은 모두 접지 전압(Vg)으로 계속 유지되고, X전극 구동신호들(Sx1∼Sxn)은 플러스 전압(Vs)으로써 상승하며, M전극 구동신호들(Sm1∼Sm2n-1)은 마이너스 전압(Vnf)까지 지속적으로 하강한다. 그러면, 모든 디스플레이 셀들의 전극들 사이에서 약한 방전이 일어나면서, M 전극라인들(도 1의 M1∼M2n-1) 주위에 축적되어 있던 마이너스 벽전하들의 일부가 X 전극라인들(도 1의 X1∼Xn) 주위로 이동하게 되어, M 전극라인들(도 1의 M1∼M2n-1)에 축적되어 있던 마이너스 벽전하들의 수가 감소되며, 이로 인하여 이어지는 어드레싱 단계(Aa)에서 원활한 어드레싱 동작이 수행될 수가 있다.
도 7은 본 발명의 제3 실시예에 따른 플라즈마 디스플레이 장치의 구동 방법을 설명하기 위한 신호들의 파형도이다. 도 7을 참조하면, 리셋 단계(Ra)의 소정 시간(tk) 동안 X 전극라인들(도 1의 X1∼Xn)과 Y 전극라인들(도 1의 Y1∼Yn)에 모두 램프 파형의 플러스 전압(Vr)을 인가한다. 즉, 도 7의 리셋 단계(Ra)만 도 5와 다르고, 어드레싱 단계(Aa)와 디스플레이-유지 단계(Sa)는 도 5와 동일함으로 중복 설명은 생략하고, 리셋 단계(Ra)에 대해서만 설명하기로 한다.
리셋 단계(Ra) 동안, M 전극라인들(도 1의 M1∼M2n-1)에 정극성과 부극성을 갖는 리셋 펄스를 인가하며, X 전극라인들(도 1의 X1∼Xb)과 Y 전극라인들(도 1의 Y1∼Yn)에 소정 시간(tk) 동안 램프 파형의 플러스 전압(Vr)을 인가하며, 시간(t2∼t3) 동안 X 전극라인들(도 1의 X1∼Xn)에 플러스 전압(Vs)을 인가하며, 어드레스 전극라인들(도 1의 AR1∼ABm)에는 접지 전압(Vg)을 인가한다. 이와 같이, M 전극라인들(도 1의 M1∼M2n-1)에 램프 파형의 고전압(Vset)을 인가하는 동안, X 전극라인들(도 1의 X1∼Xb)과 Y 전극라인들(도 1의 Y1∼Yn)에 램프 파형의 저전압(Vr)을 인가함으로써, M 전극라인들(도 1의 M1∼M2n-1)과 X/Y 전극라인들(도 1의 X1∼Xn/Y1∼Yn) 사이의 방전이 억제되어, 이 때 발생하는 백그라운드 발광량이 50% 이상 감소된다. 리셋 단계(Ra)에 대해 보다 상세히 설명하기로 한다.
리셋 단계(Ra)의 벽전하 소거 시간(t0~t1) 동안, X전극 구동신호들(Sx1∼Sxn), M전극 구동신호들(Sm1∼Sm2n-1), Y전극 구동신호들(Sy1∼Syn) 및 어드레스전극 구동신호들(SAR1∼SABm)은 모두 접지 전압(Vg)으로써 인가된다.
리셋 단계(Ra)의 벽전하 축적 시간(t1~t2) 동안, M전극 구동신호들(Sm1∼Sm2n-1)은 접지 전압(Vg)에서 고전압(Vset)으로 상승하며, X전극 구동신호들(Sx1∼Sxn)과 Y전극 구동신호들(Sy1∼Syn)은 소정 시간(tk) 동안 플러스 전압(Vr)으로써 인가하며, 어드레스전극 구동신호들(SAR1∼SABm)은 접지 전압(Vg)으로 계속 유지된다.
구체적으로, M 전극라인들(도 1의 M1∼M2n-1)에는 램프 파형의 고전압(Vset) 을 인가하며, M전극 구동신호들(Sm1∼Sm2n-1)이 서서히 상승하는 과정에서, M 전극라인들(도 1의 M1∼M2n-1)과 다른 전극라인들(도 1의 X1∼Xn/Y1∼Yn/AR1∼ABm) 사이에서 방전이 발생하여 M 전극라인들(도 1의 M1∼M2n-1)에는 마이너스 벽전하들이 축적되고, X 전극라인들(도 1의 X1∼Xn)과 Y 전극라인들(도 1의 Y1∼Yn) 및 어드레스 전극라인들(도 1의 AR1∼ABm)에는 플러스 벽전하들이 축적된다. 그러다가 X 전극라인들(도 1의 X1∼Xn)과 Y 전극라인들(도 1의 Y1∼Yn)에 램프 파형의 플러스 전압(Vr)을 인가함에 따라 X 전극라인들(도 1의 X1∼Xn)과 Y 전극라인들(도 1의 Y1∼Yn)에는 적은 량의 플러스 벽전하들이 축적되며, 대신 어드레스 전극라인들(도 1의 AR1∼ABm)에 매우 많은 양의 플러스 벽전하들이 축적된다.
이와 같이, M 전극라인들(도 1의 M1∼M2n-1)에 램프 파형의 고전압(Vset)을 인가하는 동안의 소정 시간(tk) 동안에 X 전극라인들(도 1의 X1∼Xn)과 Y 전극라인들(도 1의 Y1∼Yn)에 램프 파형의 저전압(Vr)을 인가함으로써, M 전극라인들(도 1의 M1∼M2n-1)과 X/Y 전극라인들(도 1의 X1∼Xn/Y1∼Yn) 사이의 방전이 억제되어 방전 발광량이 감소되며, 또한, X 전극라인들(도 1의 X1∼Xn)과 Y 전극라인들(도 1의 Y1∼Yn)에 불필요한 플러스 벽전하들이 축적되는 것이 방지되고, 대신에 어드레스 전극들(도 1의 AR1∼ABm)에 플러스 벽전하들이 많이 축적되어 어드레스 전극라인들(도 1의 AR1∼ABm)의 벽전압을 감소시켜서 이어지는 어드레싱 단계(Aa)에서 낮은 어드레싱 전압(Va)을 인가하더라도 어드레싱 방전이 원활하게 수행될 수가 있다.
리셋 단계(Ra)의 벽전하 배분 시간(t2~t3) 동안, Y전극 구동신호들(Sy1∼Syn)과 어드레스전극 구동신호들(SAR1∼SABm)은 모두 접지 전압(Vg)으로 계속 유지되고, X전극 구동신호들(Sx1∼Sxn)은 플러스 전압(Vs)으로써 상승하며, M전극 구동신호들(Sm1∼Sm2n-1)은 마이너스 전압(Vnf)까지 지속적으로 하강한다. 그러면, 모든 디스플레이 셀들의 전극들 사이에서 약한 방전이 일어나면서, M 전극라인들(도 1의 M1∼M2n-1) 주위에 축적되어 있던 마이너스 벽전하들의 일부가 X 전극라인들(도 1의 X1∼Xn) 주위로 이동하게 되어, M 전극라인들(도 1의 M1∼M2n-1)에 축적되어 있던 마이너스 벽전하들의 수가 감소되며, 이로 인하여 이어지는 어드레싱 단계(Aa)에서 원활한 어드레싱 동작이 수행될 수가 있다.
본 기술 분야의 통상의 지식을 가진 자라면 본 발명의 실시예로부터 다양한 변형 및 균등한 타 실시가 가능할 것이다. 그러므로, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이, 4전극 면방전 구조를 갖는 플라즈마 디스플레이 장치(101)에 있어서, 리셋 단계(Ra)의 소정 시간(tk) 동안에 X 전극라인들과 Y 전극라인들에 램프 파형의 플러스 전압(Va)을 선택적으로 인가함으로써 리셋 방전시 발생하는 백그라운드 발광량을 50% 이상 감소시킨다. 또한, X 전극라인들(도 1의 X1∼Xn)과 Y 전극라인들(도 1의 Y1∼Yn)에 플러스 벽전하들이 불필요하게 축적되는 것을 방지하고 대신에 어드레스 전극들(도 1의 AR1∼ABm)에 축적되는 플러스 벽전하 들의 양을 증가시켜서 어드레싱 방전이 원활하게 수행되게 한다.

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  4. 서로 대향 이격된 전면 기판과 후면 기판을 가지며, 상기 기판들 사이에 X 전극 라인들과 Y 전극 라인들이 교번적으로 평행하게 형성되며, 상기 X 전극 라인들과 Y 전극 라인들에 대하여 어드레스 전극라인들이 교차되게 형성되는 영역들에서 디스플레이 셀들이 설정되며, 상기 X 전극라인들과 Y 전극라인들 사이 및 상기 Y 전극라인들과 X 전극라인들 사이에 M 전극들이 형성되는 플라즈마 디스플레이 장치의 구동 방법에 있어서,
    상기 플라즈마 디스플레이 장치에 인가되는 단위 프레임은 복수의 서브 필드들로 구성되고, 상기 서브 필드들은 각각 리셋 단계와 어드레싱 단계 및 디스플레이-유지 단계로 구분되며,
    (a) 상기 리셋 단계에서, 상기 M 전극라인들에 정극성의 리셋 펄스를 인가하고, 상기 정극성의 리셋 펄스가 인가되는 동안의 소정 시간 동안 상기 Y 전극라인들에 램프 파형의 플러스 전압을 인가하는 단계; 및
    (b) 상기 리셋 단계에서, 상기 M 전극라인들에 부극성의 리셋 펄스를 인가하고, 상기 부극성의 리셋 펄스가 인가되는 동안 상기 Y 전극라인들에는 접지 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 장치의 구동 방법.
  5. 삭제
  6. 제4항에 있어서, 상기 리셋 단계 동안, 상기 어드레스 전극라인들에 접지 전압을 인가하는 것을 특징으로 하는 플라즈마 디스플레이 장치의 구동 방법.
  7. 제4항에 있어서, 상기 리셋 단계 동안, 상기 M 전극라인들에 인가되는 리셋 펄스가 정극성일 때는 상기 X 전극라인들에 접지 전압을 인가하고, 상기 M 전극라인들에 인가되는 리셋 펄스가 부극성일 때는 상기 X 전극라인들에 플러스 전압을 인가하는 것을 특징으로 하는 플라즈마 디스플레이 장치의 구동 방법.
  8. 서로 대향 이격된 전면 기판과 후면 기판을 가지며, 상기 기판들 사이에 X 전극 라인들과 Y 전극 라인들이 교번적으로 평행하게 형성되며, 상기 X 전극 라인들과 Y 전극 라인들에 대하여 어드레스 전극라인들이 교차되게 형성되는 영역들에서 디스플레이 셀들이 설정되며, 상기 X 전극라인들과 Y 전극라인들 사이 및 상기 Y 전극라인들과 X 전극라인들 사이에 M 전극들이 형성되는 플라즈마 디스플레이 장치의 구동 방법에 있어서,
    상기 플라즈마 디스플레이 장치에 인가되는 단위 프레임은 복수의 서브 필드들로 구성되고, 상기 서브 필드들은 각각 리셋 단계와 어드레싱 단계 및 디스플레이-유지 단계로 구분되며,
    (a) 상기 리셋 단계에서, 상기 M 전극라인들에 리셋 펄스를 인가하고, 상기 리셋 펄스가 인가되는 동안의 소정 시간 동안 상기 X 전극라인들과 상기 Y 전극라인들에 램프 파형의 플러스 전압을 인가하는 단계; 및
    (b) 상기 리셋 단계에서, 상기 M 전극라인들에 부극성의 리셋 펄스를 인가하고, 상기 부극성의 리셋 펄스가 인가되는 동안 상기 Y 전극라인들에 접지 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 장치의 구동 방법.
  9. 제8항에 있어서, 상기 리셋 단계 동안, 상기 소정 시간 전에는 상기 X 전극라인들에 접지 전압을 인가하고, 상기 소정 시간 이후에는 상기 X 전극라인들에 플러스 전압을 인가하는 것을 특징으로 하는 플라즈마 디스플레이 장치의 구동 방법.
  10. 삭제
  11. 제8항에 있어서, 상기 리셋 단계 동안에 상기 어드레스 전극라인들에 접지 전압을 인가하는 것을 특징으로 하는 플라즈마 디스플레이 장치의 구동 방법.
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KR20040105918A (ko) * 2003-06-10 2004-12-17 엘지전자 주식회사 플라즈마 디스플레이 패널의 리셋 방법 및 장치
KR20050036336A (ko) * 2003-10-16 2005-04-20 엘지전자 주식회사 테스트용 클럭신호 발생장치

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