JPH10135830A - ダイナミック入力制御付きａ／ｄ変換装置 - Google Patents
ダイナミック入力制御付きａ／ｄ変換装置Info
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- JPH10135830A JPH10135830A JP9289584A JP28958497A JPH10135830A JP H10135830 A JPH10135830 A JP H10135830A JP 9289584 A JP9289584 A JP 9289584A JP 28958497 A JP28958497 A JP 28958497A JP H10135830 A JPH10135830 A JP H10135830A
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- 101100464779 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CNA1 gene Proteins 0.000 abstract description 4
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
- H03M1/129—Means for adapting the input signal to the range the converter can handle, e.g. limiting, pre-scaling ; Out-of-range indication
- H03M1/1295—Clamping, i.e. adjusting the DC level of the input signal to a predetermined value
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
- H04N5/16—Circuitry for reinsertion of dc and slowly varying components of signal; Circuitry for preservation of black or white level
- H04N5/18—Circuitry for reinsertion of dc and slowly varying components of signal; Circuitry for preservation of black or white level by means of "clamp" circuit operated by switching circuit
- H04N5/185—Circuitry for reinsertion of dc and slowly varying components of signal; Circuitry for preservation of black or white level by means of "clamp" circuit operated by switching circuit for the black level
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/64—Circuits for processing colour signals
- H04N9/72—Circuits for processing colour signals for reinsertion of DC and slowly varying components of colour signals
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Abstract
(57)【要約】
【課題】 平均ＤＣ成分の電圧レベルを調整するように
したＡ／Ｄ変換装置を提供することにある。 【解決手段】 アナログ入力信号(Vin) を受信する増幅
器(A) を具え、入力信号(Vin) のＡ／Ｄ変換により得ら
れた出力信号(Vout(0:7)) の基準しきい値の電圧レベル
を、蓄積キャパシタ(Cs)の端子に存在する電圧を制御す
る調整モジュール(CMP1,IS) により一定に維持するＡ／
Ｄ変換装置である。本発明では、このような装置により
入力信号(Vin) の平均ＤＣ成分を制御して前記信号(Vi
n) の変化の大きさを制限し、この変化により増幅器(A)
の飽和が生じないようにする。 用途：基準レベル制御を有する任意のタイプのＡ／Ｄ変
換器。
したＡ／Ｄ変換装置を提供することにある。 【解決手段】 アナログ入力信号(Vin) を受信する増幅
器(A) を具え、入力信号(Vin) のＡ／Ｄ変換により得ら
れた出力信号(Vout(0:7)) の基準しきい値の電圧レベル
を、蓄積キャパシタ(Cs)の端子に存在する電圧を制御す
る調整モジュール(CMP1,IS) により一定に維持するＡ／
Ｄ変換装置である。本発明では、このような装置により
入力信号(Vin) の平均ＤＣ成分を制御して前記信号(Vi
n) の変化の大きさを制限し、この変化により増幅器(A)
の飽和が生じないようにする。 用途：基準レベル制御を有する任意のタイプのＡ／Ｄ変
換器。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ入力電圧
を受信するアナログ入力端子と、基準電圧を供給すべき
基準入力端子と、アナログ入力電圧を変換して得られた
ディジタル信号を出力するディジタル出力端子とを有す
るＡ／Ｄ変換装置であって、アナログ入力端子に結合キ
ャパシタを経て接続されるとともに基準入力端子に結合
抵抗を経て接続された第１入力端子と、電源端子に蓄積
キャパシタを経て接続された第２入力端子と、第１及び
第２入力端子に受信された信号間の差を増幅して得られ
た信号を出力する出力端子を有する増幅器と、前記増幅
器の出力端子に接続されたアナログ入力端子と装置の出
力端子を構成する出力端子を有するＡ／Ｄ変換器と、前
記蓄積キャパシタに接続され、前記蓄積キャパシタの端
子電圧を変化させ得る可制御電流源と、予め定められた
調整信号と前記増幅器の出力信号を表す信号とを比較
し、前記電流源の導通を制御する信号を供給する第１比
較器とを具え、アナログ入力電圧が基準しきい値を有す
るときアクティブになる調整モジュールと、を具えるＡ
／Ｄ変換装置に関するものである。
を受信するアナログ入力端子と、基準電圧を供給すべき
基準入力端子と、アナログ入力電圧を変換して得られた
ディジタル信号を出力するディジタル出力端子とを有す
るＡ／Ｄ変換装置であって、アナログ入力端子に結合キ
ャパシタを経て接続されるとともに基準入力端子に結合
抵抗を経て接続された第１入力端子と、電源端子に蓄積
キャパシタを経て接続された第２入力端子と、第１及び
第２入力端子に受信された信号間の差を増幅して得られ
た信号を出力する出力端子を有する増幅器と、前記増幅
器の出力端子に接続されたアナログ入力端子と装置の出
力端子を構成する出力端子を有するＡ／Ｄ変換器と、前
記蓄積キャパシタに接続され、前記蓄積キャパシタの端
子電圧を変化させ得る可制御電流源と、予め定められた
調整信号と前記増幅器の出力信号を表す信号とを比較
し、前記電流源の導通を制御する信号を供給する第１比
較器とを具え、アナログ入力電圧が基準しきい値を有す
るときアクティブになる調整モジュールと、を具えるＡ
／Ｄ変換装置に関するものである。
【０００２】
【従来の技術】このタイプの装置では、増幅器の第１入
力端子はアナログ入力電圧の基準しきい値の電圧レベル
変化の平均値に相当するＤＣ成分（平均ＤＣ成分とい
う）を有する電圧を受信する。増幅器の第２入力端子は
蓄積キャパシタの端子電圧を受信する。前記端子電圧と
平均ＤＣ成分との差が、増幅器の出力電圧が調整信号に
より決まる一定の電圧レベルの基準しきい値を有するよ
うに調整される。平均ＤＣ成分が変化する場合には、調
整モジュールが蓄積キャパシタの端子電圧の値を、増幅
器の出力信号の基準しきい値の電圧レベルが不変のまま
維持されるように調整する。平均ＤＣ成分の変化はかな
り大きいことがある。従って、増幅器の第１入力端子に
おける信号のＡＣ成分であって、変換の対象である情報
を表すダイナミック信号の電位の瞬時値は増幅器の許容
入力レンジを越える大きな変化振幅になり、増幅器の飽
和を導き、クリッピングを生じて情報の損失を生ずるこ
とが起こり得る。
力端子はアナログ入力電圧の基準しきい値の電圧レベル
変化の平均値に相当するＤＣ成分（平均ＤＣ成分とい
う）を有する電圧を受信する。増幅器の第２入力端子は
蓄積キャパシタの端子電圧を受信する。前記端子電圧と
平均ＤＣ成分との差が、増幅器の出力電圧が調整信号に
より決まる一定の電圧レベルの基準しきい値を有するよ
うに調整される。平均ＤＣ成分が変化する場合には、調
整モジュールが蓄積キャパシタの端子電圧の値を、増幅
器の出力信号の基準しきい値の電圧レベルが不変のまま
維持されるように調整する。平均ＤＣ成分の変化はかな
り大きいことがある。従って、増幅器の第１入力端子に
おける信号のＡＣ成分であって、変換の対象である情報
を表すダイナミック信号の電位の瞬時値は増幅器の許容
入力レンジを越える大きな変化振幅になり、増幅器の飽
和を導き、クリッピングを生じて情報の損失を生ずるこ
とが起こり得る。
【０００３】
【発明が解決しようとする課題】本発明の目的は、平均
ＤＣ成分の電圧レベルも調整するようにしたＡ／Ｄ変換
装置を提供することにより上記の欠点を除去することに
ある。
ＤＣ成分の電圧レベルも調整するようにしたＡ／Ｄ変換
装置を提供することにより上記の欠点を除去することに
ある。
【０００４】
【課題を解決するための手段】本発明は、頭書に記載し
たタイプのＡ／Ｄ変換装置において、当該装置は、更
に、基準入力端子と結合抵抗との間に配置された第２比
較器を具え、該比較器は基準入力端子に接続された第１
入力端子と、蓄積キャパシタに接続された第２入力端子
と、結合抵抗に接続された出力端子とを有することを特
徴とする。
たタイプのＡ／Ｄ変換装置において、当該装置は、更
に、基準入力端子と結合抵抗との間に配置された第２比
較器を具え、該比較器は基準入力端子に接続された第１
入力端子と、蓄積キャパシタに接続された第２入力端子
と、結合抵抗に接続された出力端子とを有することを特
徴とする。
【０００５】このＡ／Ｄ変換装置においては、永久モー
ドでは、即ち平均ＤＣ成分の電圧レベル及び増幅器の出
力信号の基準しきい値の電圧レベルが一定であるとき
は、蓄積キャパシタの端子電圧が基準電圧に等しい。こ
の場合には第２比較器の出力はイナクティブ状態にな
り、平均ＤＣ成分に何の補正作用も与えない。平均ＤＣ
成分の変化は調整モジュールにより急速に補償され、こ
れは、調整モジュールが蓄積キャパシタＣｓの端子電圧
に同程度の変化を与え、電圧Ｖ＋とＶ−のＤＣ成分の値
の差を不変のまま維持するためである。このとき、蓄積
キャパシタの端子電圧が基準電圧と相違するので、第２
比較器ＣＭＰの出力がアクティブ状態になり、結合キャ
パシタＣ１の端子電圧の値を変更し、その結果として平
均ＤＣ成分の電圧レベルが永久モード時の値に戻る。こ
れに応じて蓄積キャパシタＣｓの端子電圧も調整モジュ
ールの作用により同様に次第に変化し、第２比較器によ
り行われる補正の大きさが次第に小さくなる。永久モー
ドに再び到達すると、この比較器の出力は再びイナクテ
ィブになる。
ドでは、即ち平均ＤＣ成分の電圧レベル及び増幅器の出
力信号の基準しきい値の電圧レベルが一定であるとき
は、蓄積キャパシタの端子電圧が基準電圧に等しい。こ
の場合には第２比較器の出力はイナクティブ状態にな
り、平均ＤＣ成分に何の補正作用も与えない。平均ＤＣ
成分の変化は調整モジュールにより急速に補償され、こ
れは、調整モジュールが蓄積キャパシタＣｓの端子電圧
に同程度の変化を与え、電圧Ｖ＋とＶ−のＤＣ成分の値
の差を不変のまま維持するためである。このとき、蓄積
キャパシタの端子電圧が基準電圧と相違するので、第２
比較器ＣＭＰの出力がアクティブ状態になり、結合キャ
パシタＣ１の端子電圧の値を変更し、その結果として平
均ＤＣ成分の電圧レベルが永久モード時の値に戻る。こ
れに応じて蓄積キャパシタＣｓの端子電圧も調整モジュ
ールの作用により同様に次第に変化し、第２比較器によ
り行われる補正の大きさが次第に小さくなる。永久モー
ドに再び到達すると、この比較器の出力は再びイナクテ
ィブになる。
【０００６】本発明の一実施例は調整信号を装置内で簡
単に発生することができ、本発明Ａ／Ｄ変換装置のこの
実施例では、Ａ／Ｄ変換器に抵抗ラダーを設け、該抵抗
ラダーに所定の電位差を供給し、２つの抵抗間の各接続
点に、Ａ／Ｄ変換器がそのアナログ入力端子に受信され
る信号との比較のために使用するサンプリング電圧を発
生させ、且つ調整信号をこれらのサンプリング電圧のう
ちの少なくとも１つに基づいて処理することを特徴とす
る。
単に発生することができ、本発明Ａ／Ｄ変換装置のこの
実施例では、Ａ／Ｄ変換器に抵抗ラダーを設け、該抵抗
ラダーに所定の電位差を供給し、２つの抵抗間の各接続
点に、Ａ／Ｄ変換器がそのアナログ入力端子に受信され
る信号との比較のために使用するサンプリング電圧を発
生させ、且つ調整信号をこれらのサンプリング電圧のう
ちの少なくとも１つに基づいて処理することを特徴とす
る。
【０００７】この場合、これらのサンプリング電圧は、
予め存在する電圧に基づいて設定される大きなレンジか
ら取り出される値を調整信号に与えることを可能にす
る。
予め存在する電圧に基づいて設定される大きなレンジか
ら取り出される値を調整信号に与えることを可能にす
る。
【０００８】この実施例の変形例では、調整信号はこれ
らのサンプリング電圧の１つとすることができる。
らのサンプリング電圧の１つとすることができる。
【０００９】
【発明の実施の形態】本発明のこれらの特徴及び他の特
徴は以下に記載する実施例の説明から明らかになる。図
１は本発明の有利な実施例に従うＡ／Ｄ変換装置を示す
部分機能図である。
徴は以下に記載する実施例の説明から明らかになる。図
１は本発明の有利な実施例に従うＡ／Ｄ変換装置を示す
部分機能図である。
【００１０】このＡ／Ｄ変換装置はアナログ入力電圧Ｖ
inを受信するアナログ入力端子と、基準電圧Ｖref を供
給すべき基準入力端子と、アナログ入力電圧Ｖinを変換
して得られたディジタル信号Ｖout(0:7)を出力するディ
ジタル出力端子とを有する。この装置は、アナログ入力
端子に結合キャパシタＣ１を経て接続されるとともに基
準入力端子に結合抵抗Ｒ１を経て接続された第１入力端
子と、電源端子ＧＮＤに蓄積キャパシタＣｓを経て接続
された第２入力端子と、第１及び第２入力端子に受信さ
れた信号の差を増幅して得られた信号を出力する出力端
子を有する増幅器Ａと、前記増幅器Ａの出力端子に接続
されたアナログ入力端子と、装置の出力端子を構成し、
本例では８ビットで符号化された出力信号Ｖout(0:7)を
出力する出力端子を有するＡ／Ｄ変換器ＡＤＣと、前記
蓄積キャパシタＣｓに接続され、前記蓄積キャパシタＣ
ｓの端子電圧を変化させ得る可制御電流源Ｉｓと、予め
決められた調整信号Ｖreg と前記増幅器Ａの出力信号を
表す信号との比較を行い、前記電流源Ｉｓの導通を制御
する信号を供給する第１比較器ＣＭＰ１とを具える調整
モジュールと、を具える。
inを受信するアナログ入力端子と、基準電圧Ｖref を供
給すべき基準入力端子と、アナログ入力電圧Ｖinを変換
して得られたディジタル信号Ｖout(0:7)を出力するディ
ジタル出力端子とを有する。この装置は、アナログ入力
端子に結合キャパシタＣ１を経て接続されるとともに基
準入力端子に結合抵抗Ｒ１を経て接続された第１入力端
子と、電源端子ＧＮＤに蓄積キャパシタＣｓを経て接続
された第２入力端子と、第１及び第２入力端子に受信さ
れた信号の差を増幅して得られた信号を出力する出力端
子を有する増幅器Ａと、前記増幅器Ａの出力端子に接続
されたアナログ入力端子と、装置の出力端子を構成し、
本例では８ビットで符号化された出力信号Ｖout(0:7)を
出力する出力端子を有するＡ／Ｄ変換器ＡＤＣと、前記
蓄積キャパシタＣｓに接続され、前記蓄積キャパシタＣ
ｓの端子電圧を変化させ得る可制御電流源Ｉｓと、予め
決められた調整信号Ｖreg と前記増幅器Ａの出力信号を
表す信号との比較を行い、前記電流源Ｉｓの導通を制御
する信号を供給する第１比較器ＣＭＰ１とを具える調整
モジュールと、を具える。
【００１１】ここに記載する実施例では、Ａ／Ｄ変換器
ＡＤＣは所定の電位差を受ける抵抗ラダーＬＤを具え
る。この抵抗ラダーＬＤは２つの抵抗間の各接続点にサ
ンプリング電圧Ｖｉ（ここでｉ＝０〜ｎ）を供給し、Ａ
／Ｄ変換器ＡＤＣがこれらの電圧を用いてそのアナログ
入力端子に受信する信号との比較を行う。調整信号Ｖre
g は信号ＣＭＤにより制御されるモジュールＩＭにより
これらのサンプリング電圧に基づいて処理され、信号Ｃ
ＭＤは、例えばプログラマブルディジタルレジスタ（図
示せず）から発生するものとすることができる。得たい
調整信号Ｖreg の性質に応じて、モジュールＩＭは種々
の形態にすることができる。調整信号Ｖreg をサンプリ
ング電圧Ｖｉ（ここでｉ＝０〜ｎ）のうちの１つとする
のが望ましい場合には、モジュールＩＭは、これらのサ
ンプリング電圧をそれぞれ１つづつ受信するｎ＋１個の
データ入力端子及びｐ個（ここでｎ＋１＝２P ）の選択
入力端子を有するマルチプレクサにより構成するととも
に、制御信号ＣＭＤをｐビットで符号化する。調整信号
Ｖreg のより精密な値を得る必要がある場合には、前記
信号Ｖreg を２つの連続するサンプリング電圧Ｖｉ及び
Ｖi+1 （ここでｉ＝０〜ｎ−１）間の中間値にすること
ができる。これは、直列接続抵抗からなる補間ラダーで
構成される補間モジュールをモジュールＩＭ内に組み込
むことにより実現することができる。この補間ラダーの
両端は制御信号ＣＭＤにより選択された２つの連続する
サンプリング電圧Ｖｉ及びＶi+1 を受信し、この場合に
は上述の簡単なマルチプレクサの場合の構造と相違した
構造になる。補間ラダーの２つの連続する抵抗間の接続
点はサンプリング電圧に対し中間電圧である電圧を供給
し、これらの中間電圧の１つが制御信号ＣＭＤにより選
択されて調整信号Ｖreg を構成する。このような実施例
は当業者に容易に考えられ、本発明の範囲に含まれるも
のである。
ＡＤＣは所定の電位差を受ける抵抗ラダーＬＤを具え
る。この抵抗ラダーＬＤは２つの抵抗間の各接続点にサ
ンプリング電圧Ｖｉ（ここでｉ＝０〜ｎ）を供給し、Ａ
／Ｄ変換器ＡＤＣがこれらの電圧を用いてそのアナログ
入力端子に受信する信号との比較を行う。調整信号Ｖre
g は信号ＣＭＤにより制御されるモジュールＩＭにより
これらのサンプリング電圧に基づいて処理され、信号Ｃ
ＭＤは、例えばプログラマブルディジタルレジスタ（図
示せず）から発生するものとすることができる。得たい
調整信号Ｖreg の性質に応じて、モジュールＩＭは種々
の形態にすることができる。調整信号Ｖreg をサンプリ
ング電圧Ｖｉ（ここでｉ＝０〜ｎ）のうちの１つとする
のが望ましい場合には、モジュールＩＭは、これらのサ
ンプリング電圧をそれぞれ１つづつ受信するｎ＋１個の
データ入力端子及びｐ個（ここでｎ＋１＝２P ）の選択
入力端子を有するマルチプレクサにより構成するととも
に、制御信号ＣＭＤをｐビットで符号化する。調整信号
Ｖreg のより精密な値を得る必要がある場合には、前記
信号Ｖreg を２つの連続するサンプリング電圧Ｖｉ及び
Ｖi+1 （ここでｉ＝０〜ｎ−１）間の中間値にすること
ができる。これは、直列接続抵抗からなる補間ラダーで
構成される補間モジュールをモジュールＩＭ内に組み込
むことにより実現することができる。この補間ラダーの
両端は制御信号ＣＭＤにより選択された２つの連続する
サンプリング電圧Ｖｉ及びＶi+1 を受信し、この場合に
は上述の簡単なマルチプレクサの場合の構造と相違した
構造になる。補間ラダーの２つの連続する抵抗間の接続
点はサンプリング電圧に対し中間電圧である電圧を供給
し、これらの中間電圧の１つが制御信号ＣＭＤにより選
択されて調整信号Ｖreg を構成する。このような実施例
は当業者に容易に考えられ、本発明の範囲に含まれるも
のである。
【００１２】図１に示す実施例では、比較器ＣＭＰ１は
増幅器Ａの出力信号をアナログ形態の調整信号Ｖreg と
比較するアナログ比較器である。本発明の他の実施例で
は、Ａ／Ｄ変換器ＡＤＣの出力信号とディジタル調整信
号とのディジタル比較をディジタル形の比較器により実
行し、その出力により可制御電流源Ｉｓの導通をオン／
オフモードで制御することができる。
増幅器Ａの出力信号をアナログ形態の調整信号Ｖreg と
比較するアナログ比較器である。本発明の他の実施例で
は、Ａ／Ｄ変換器ＡＤＣの出力信号とディジタル調整信
号とのディジタル比較をディジタル形の比較器により実
行し、その出力により可制御電流源Ｉｓの導通をオン／
オフモードで制御することができる。
【００１３】調整モジュールは、イネーブル信号Ｅｎに
よりアクティブにされたときにのみ蓄積キャパシタＣs
の端子電圧に作用することができる。このイネーブル信
号は入力信号Ｖinに基づいて検出器ＥＭにより発生さ
れ、この検出器は入力信号Ｖinの基準しきい値を識別
し、信号Ｅｎをこれらのしきい値の各期間中アクティブ
状態にし、他の期間中イナクティブ状態にする。この検
出器ＥＭの構造は当業者に既知であり、図示してない。
よりアクティブにされたときにのみ蓄積キャパシタＣs
の端子電圧に作用することができる。このイネーブル信
号は入力信号Ｖinに基づいて検出器ＥＭにより発生さ
れ、この検出器は入力信号Ｖinの基準しきい値を識別
し、信号Ｅｎをこれらのしきい値の各期間中アクティブ
状態にし、他の期間中イナクティブ状態にする。この検
出器ＥＭの構造は当業者に既知であり、図示してない。
【００１４】このＡ／Ｄ変換装置は、更に、基準入力端
子と結合抵抗Ｒ１との間に配置された第２比較器ＣＭＰ
２を具える。この比較器ＣＭＰ２は基準入力端子に接続
された第１入力端子と、蓄積キャパシタＣｓに接続され
た第２入力端子と、結合抵抗Ｒ１に接続された出力端子
とを有する。比較器ＣＭＰ２は平均ＤＣ成分を制御し、
その動作モードは次のように説明することができる。
子と結合抵抗Ｒ１との間に配置された第２比較器ＣＭＰ
２を具える。この比較器ＣＭＰ２は基準入力端子に接続
された第１入力端子と、蓄積キャパシタＣｓに接続され
た第２入力端子と、結合抵抗Ｒ１に接続された出力端子
とを有する。比較器ＣＭＰ２は平均ＤＣ成分を制御し、
その動作モードは次のように説明することができる。
【００１５】永久モードでは、即ち電圧Ｖ＋のＤＣ成分
の値に対応する平均ＤＣ成分の電圧レベル及び増幅器Ａ
の出力信号の基準しきい値の電圧レベルが一定であると
きは、蓄積キャパシタＣｓの端子電圧Ｖ−は基準電圧Ｖ
ref に等しい。この場合には第２比較器ＣＭＰ２の出力
はイナクティブであり、電圧Ｖ＋のＤＣ成分に何の補正
作用も与えない。例えば、アナログ入力電圧Ｖinの基準
しきい値の電圧レベルが強く永続的に減少すると、電圧
Ｖ＋のＤＣ成分の値も減少する。この減少は調整モジュ
ールにより急速に補償され、これは、調整モジュールが
蓄積キャパシタＣｓの端子電圧に同程度の減少を与え、
電圧Ｖ＋とＶ−のＤＣ成分の値の差が不変のまま維持さ
れるためである。このとき、Ｖref に対するＶ−の値の
減少のために、第２比較器ＣＭＰの出力がアクティブ状
態になり、電流Ｉａ（追加の電流という）を結合キャパ
シタＣ１に注入し、このキャパシタＣ１の端子電圧の値
を変更させ、その結果として電圧Ｖ＋のＤＣ成分の値を
永久モード状態の値に向け増大する。これに応じて蓄積
キャパシタＣｓの端子電圧Ｖ−も調整モジュールの作用
により同様に変化し、第２比較器ＣＭＰ２により行われ
る補正の大きさが次第に小さくなるとともに結合キャパ
シタＣ１に注入される電流の値が次第に小さくなる。永
久モードに再び到達すると、比較器ＣＭＰ２の出力は再
びイナクティブになる。このような動作の説明は平均Ｄ
Ｃ成分が増大する場合にも容易に適用することができ、
この場合にはＶ−がＶref を越えるとき追加の電流Ｉａ
が図示の方向と反対の方向に流れ、結合キャパシタＣ１
を放電してその端子電圧を減少する。
の値に対応する平均ＤＣ成分の電圧レベル及び増幅器Ａ
の出力信号の基準しきい値の電圧レベルが一定であると
きは、蓄積キャパシタＣｓの端子電圧Ｖ−は基準電圧Ｖ
ref に等しい。この場合には第２比較器ＣＭＰ２の出力
はイナクティブであり、電圧Ｖ＋のＤＣ成分に何の補正
作用も与えない。例えば、アナログ入力電圧Ｖinの基準
しきい値の電圧レベルが強く永続的に減少すると、電圧
Ｖ＋のＤＣ成分の値も減少する。この減少は調整モジュ
ールにより急速に補償され、これは、調整モジュールが
蓄積キャパシタＣｓの端子電圧に同程度の減少を与え、
電圧Ｖ＋とＶ−のＤＣ成分の値の差が不変のまま維持さ
れるためである。このとき、Ｖref に対するＶ−の値の
減少のために、第２比較器ＣＭＰの出力がアクティブ状
態になり、電流Ｉａ（追加の電流という）を結合キャパ
シタＣ１に注入し、このキャパシタＣ１の端子電圧の値
を変更させ、その結果として電圧Ｖ＋のＤＣ成分の値を
永久モード状態の値に向け増大する。これに応じて蓄積
キャパシタＣｓの端子電圧Ｖ−も調整モジュールの作用
により同様に変化し、第２比較器ＣＭＰ２により行われ
る補正の大きさが次第に小さくなるとともに結合キャパ
シタＣ１に注入される電流の値が次第に小さくなる。永
久モードに再び到達すると、比較器ＣＭＰ２の出力は再
びイナクティブになる。このような動作の説明は平均Ｄ
Ｃ成分が増大する場合にも容易に適用することができ、
この場合にはＶ−がＶref を越えるとき追加の電流Ｉａ
が図示の方向と反対の方向に流れ、結合キャパシタＣ１
を放電してその端子電圧を減少する。
【００１６】
【発明の効果】従って、平均ＤＣ成分の変化が比較器Ｃ
ＭＰ２により実現される制御系により急速に補正され、
その結果としてこの制御系のない場合に増幅器Ａの飽和
により発生し得る情報の損失の恐れが著しく抑制され
る。
ＭＰ２により実現される制御系により急速に補正され、
その結果としてこの制御系のない場合に増幅器Ａの飽和
により発生し得る情報の損失の恐れが著しく抑制され
る。
【図１】本発明Ａ／Ｄ変換装置の有利な実施例の部分機
能図を示す。
能図を示す。
Ｖin アナログ入力電圧 Ｖref 基準電圧 Ｖout(0:7) 電圧出力信号 Ａ 増幅器 Ｃ１ 結合キャパシタ Ｒ１ 結合抵抗 ＡＤＣ Ａ／Ｄ変換器 Ｉｓ 可制御電流源 Ｃｓ 蓄積キャパシタ ＣＭＰ１ 第１比較器 Ｖreg 調整信号 ＬＤ 抵抗ラダー ＩＭ マルチプレクサ ＣＭＤ 制御信号
Claims (3)
- 【請求項１】 アナログ入力電圧を受信するアナログ入
力端子と、基準電圧を供給すべき基準入力端子と、アナ
ログ入力電圧を変換して得られたディジタル信号を出力
するディジタル出力端子とを有するＡ／Ｄ変換装置であ
って、 アナログ入力端子に結合キャパシタを経て接続されると
ともに基準入力端子に結合抵抗を経て接続された第１入
力端子と、電源端子に蓄積キャパシタを経て接続された
第２入力端子と、第１及び第２入力端子に受信された信
号間の差を増幅して得られる信号を出力する出力端子を
有する増幅器と、 前記増幅器の出力端子に接続されたアナログ入力端子と
装置の出力端子を構成する出力端子を有するＡ／Ｄ変換
器と、 前記蓄積キャパシタに接続され、前記蓄積キャパシタの
端子電圧を変化させる可制御電流源と、所定の調整信号
と前記増幅器の出力信号を表す信号との比較を行い、前
記電流源の導通を制御する信号を供給する第１比較器と
を具え、アナログ入力電圧が基準しきい値を有するとき
アクティブになる調整モジュールと、を具えるＡ／Ｄ変
換装置において、 当該装置は、更に、基準入力端子と結合抵抗との間に配
置された第２比較器を具え、該比較器は基準入力端子に
接続された第１入力端子と、蓄積キャパシタに接続され
た第２入力端子と、結合抵抗に接続された出力端子とを
有することを特徴とするＡ／Ｄ変換装置。 - 【請求項２】 Ａ／Ｄ変換器に抵抗ラダーを設け、該抵
抗ラダーに所定の電位差を供給し、連続する２つの抵抗
間の各接続点に、Ａ／Ｄ変換器がそのアナログ入力端子
に受信される信号との比較のために使用するサンプリン
グ電圧を発生させ、且つ調整信号をこれらのサンプリン
グ電圧のうちの少なくとも１つに基づいて処理すること
を特徴とする請求項１記載のＡ／Ｄ変換装置。 - 【請求項３】 調整信号が前記サンプリング信号のうち
の１つであることを特徴とする請求項２記載のＡ／Ｄ変
換装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9613068A FR2755326A1 (fr) | 1996-10-25 | 1996-10-25 | Dispositif de conversion analogique/numerique a dynamique d'entree regulee |
| FR9613068 | 1996-10-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10135830A true JPH10135830A (ja) | 1998-05-22 |
Family
ID=9497050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9289584A Abandoned JPH10135830A (ja) | 1996-10-25 | 1997-10-22 | ダイナミック入力制御付きａ／ｄ変換装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5907300A (ja) |
| EP (1) | EP0838901B1 (ja) |
| JP (1) | JPH10135830A (ja) |
| DE (1) | DE69718271T2 (ja) |
| FR (1) | FR2755326A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015204541A (ja) * | 2014-04-15 | 2015-11-16 | 日本電信電話株式会社 | センサ回路 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3708742A (en) * | 1971-06-30 | 1973-01-02 | Ibm | High dc to low dc voltage converter |
| JPS6139625A (ja) * | 1984-07-28 | 1986-02-25 | Victor Co Of Japan Ltd | アナログ／デイジタル変換装置 |
| EP0341326A1 (de) * | 1988-05-09 | 1989-11-15 | ANT Nachrichtentechnik GmbH | Verfahren zur Wiederherstellung des Gleichspannungswertes bei Videosignalen sowie Anordnung |
| US5103230A (en) * | 1991-04-02 | 1992-04-07 | Burr-Brown Corporation | Precision digitized current integration and measurement circuit |
| US5371552A (en) * | 1991-10-31 | 1994-12-06 | North American Philips Corporation | Clamping circuit with offset compensation for analog-to-digital converters |
| US5371522A (en) * | 1992-03-18 | 1994-12-06 | Ricoh Company, Ltd. | Apparatus for erasing and recording data in a thermosensitive recording medium |
| US5754414A (en) * | 1996-02-23 | 1998-05-19 | Hanington; Gary J. | Self-compensating switching power converter |
| US5825166A (en) * | 1996-03-04 | 1998-10-20 | Sierra Semiconductor | Power supply self-adjusted circuit for dual or multiple voltage integrated circuits |
-
1996
- 1996-10-25 FR FR9613068A patent/FR2755326A1/fr not_active Withdrawn
-
1997
- 1997-10-14 EP EP97203198A patent/EP0838901B1/fr not_active Expired - Lifetime
- 1997-10-14 DE DE69718271T patent/DE69718271T2/de not_active Expired - Fee Related
- 1997-10-22 JP JP9289584A patent/JPH10135830A/ja not_active Abandoned
- 1997-10-23 US US08/956,751 patent/US5907300A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015204541A (ja) * | 2014-04-15 | 2015-11-16 | 日本電信電話株式会社 | センサ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0838901B1 (fr) | 2003-01-08 |
| DE69718271T2 (de) | 2003-10-09 |
| US5907300A (en) | 1999-05-25 |
| EP0838901A1 (fr) | 1998-04-29 |
| FR2755326A1 (fr) | 1998-04-30 |
| DE69718271D1 (de) | 2003-02-13 |
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Legal Events
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|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041020 |
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| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20050707 |