JPH01146464A - 画像読取装置におけるａｇｃ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はファクシミリ装置等の画像読取装置におけるＡ
ＧＣ（自動利得制御）回路に関するものである。

（従来の技術） ファクシミリ装置等の画像入力装置においては、光源（
けい光灯なと）の劣化・光源の温度特性・原稿の地色な
どによる画像読取部のレベル変化に対して、信号処理部
ではその値を一定に保つ必要がある。このような役割を
行う回路としては、例えばＨＤ６３０８４　ＤＩＰＰ（
Ｄｏｃｕｍｅｎｔ　Ｉｍａｇｅ　Ｐｒｅ−Ｐｒｏｃｅｓ
ｓｏｒ）ユーザーズマニュアル、　６−２５．日立製作
所、１９８６年９月に記載されたものがある。

第７図はこの種の従来のＡＧＣ回路を示すものである。

第７図において、画像読取部（読取センサ７１）からの
アナログ信号は、抵抗７２とＦＥＴ７３のドレイン・ソ
ース間抵抗により分割され、オペアンプ７４に人力する
。オペアンプ７４で信号は所定の増幅率で増幅され、ダ
イオード７５を通りコンデンサ７６に充電される。この
ダイオード７５とコンデンサ７６でピークホールド回路
を形成している。コンデンサ７６に充電された信号のピ
ーク電圧はボルテージフロアのオペアンプ７７を通り、
ＦＥＴ７３のゲートにフィードバックされる。したがっ
て画像読取部（読取センサ７１）からのアナログ信号が
ある範囲内で増減してもオペアンプ７４の出力レベルが
一定となるようにＦＥＴ７３のドレイン・ソース間抵抗
がフィードバックにより制御される。すなわち、画像読
取部（読取センサ７１）からのアナログ信号とオペアン
プ７４の出力との関係は１例えば第８図のようになる。

なお、第７図の抵抗７８はピークホールド放電回路用抵
抗である。

（発明が解決しようとする問題点） しかしながら、上記の従来回路では以下の問題点があっ
た。

■アナログ回路によるピークホールドでは早い立上りが
得られない。

■ピークホールドの放電時間がコンデンサと抵抗による
ためバラツキがある。

■ＦＥＴの特性の違いにより出力レベルにバラツキがで
る。

■オペアンプのオフセットや、抵抗値の誤差により出力
レベルにバラツキがでる。そのため調整作業が必要とな
る。

この発明は、以上述べた問題点を除去し、回路素子によ
る出力バラツキを低減した調整不用な精度の高い画像読
取装置のためのＡＧＣ回路を提供することを目的とする
。

（問題点を解決するための手段） この発明は、読取センサからの画像人力信号のレベルを
一定に保つための画像読取装置におけるＡＧＣ回路に係
るもので、前記従来技術の問題点を解決するため、前記
読取センサからのアナログ入力信号をデジタル信号に変
換するＡ／Ｄコンバータと、ｉｌＡ／Ｄコンバータの出
力を所定の設定値と比較する比較回路と、前記Ａ／Ｄコ
ンバータのリファレンス電圧を制御するための数値を格
納したメモリと、前記比較回路からの出力に基づきカウ
ント値が更新され、前記メモリのアドレスを指定するア
ドレスカウンタと、前記メモリからの出力をアナログ信
号に変換して前記Ａ／Ｄコンバータのリファレンス電圧
端子に供給するＤ／Ａコンバータを設けたことを特徴と
する。

（作用） 本発明では以上のように画像読取装置にあけるＡＧＣ回
路を構成したので、各技術手段は次のように作用する。

Ａ／Ｄコンバータは読取センサからのアナログ入力信号
を所定ビットのデジタル信号に変換して比較回路に出力
する。比較回路はＡ／Ｄコンバータからの出力を所定の
設定値（＾／Ｄ変換された値が飽和しているかどうかを
判断するための基準値）と比較し、Ａ／Ｄコンバータ出
力が飽和していれば、アドレスカウンタを＋１する。ア
ドレスカウンタはメモリのアドレスを指定する。メモリ
はへ１０コンバータのリファレンス電圧を制御するため
の情報値を格納しており、アドレスカウンタで指定され
たアドレスに格納されている情報値（デジタル値）が０
／八コンバータに出力される。０ハコンバータはこの情
報値をアナログ信号に変換してＡ／Ｄコンバータのリフ
ァレンス電圧として供給する。

したがって、へ〇Ｇ特性の設定が容易になるとともにＡ
ＧＣ出力のバラツキがなくなり、前記従来技術の問題点
が解決される。

（実施例） 以下この発明の実施例について詳細に説明する。

第１図はこの発明の実施例の構成を示すブロック図であ
り、読取センサ１、Ａ／Ｄコンバータ２、比較回路３．
アドレスカウンタ４、メモリ５及びＤ／Ａコンバータ６
から構成される。

読取センサ１は読取対象を光学的に読取ってアナログ信
号として出力する。Ａ／Ｄコンバータ２は全、１ｆｆ１
列比較型のコンバータで読取センサ１からのアナログ信
号を６ビツトのデジタル信号に変換する。比較回路３は
Ａ／Ｄコンバータ２の出力する６ビツトのデジタル信号
が１１１１１１　（３Ｆ）かどうか比較する。すなわち
へ／Ｄコンバータ出力が飽和しているか否かを調べる。

アドレスカウンタ４はメモリ５のアドレスを示すもので
、比較回路３が３Ｆと判断すると＋１される。メモリ５
はＡ／Ｄコンバータ２のリファレンス電圧の制御のため
の情報値を６ビツトで格納しており、その値はアドレス
カウンタ４で示されたアドレスにより読み出される。Ｄ
／Ａコンバータ６はメモリ５から読み出された値をアナ
ログ信号に変換し、Ａ／Ｄコンバータ１のリファレンス
電圧端子（ＲＥＦ）にフィードバックする。

次に上記構成の実施例の動作について第２図を参照して
説明する。第２図は本実施例の比較回路の動作フローチ
ャートである。

読取センサ１からのアナログ信号はＡ／Ｄコンバータ２
で６ビツトのデジタル信号に変換され、比較回路３に出
力される。比較回路３は、Ａ／Ｄ変換された６ビツトの
値を読み込み、１１１１１１　（３Ｆ　）かどうか判定
する。もし３Ｆならば、Ａ／Ｄ変換された値は飽和して
いる（　Ａ／Ｄコンバータ２の入力電圧≧リファレンス
電圧）ので、へ／Ｄコンバータ２のゲインを下げる（リ
ファレンス電圧を上げる）必要がある。そこでアドレス
カウンタ４においてアドレスの値を１増やす。メモリ５
の内容には、そのアドレスが増えるとリファレンス電圧
が上る＋−１報値が書込まれている。なお、アドレスカ
ウンタ４で示されたメモリ５の内容が１１１１１１（３
Ｆ）になっている時は、Ａ／Ｄコンバータ２のリファレ
ンス電圧が最大（Ａ／Ｄコンバータ２のゲインが最低）
になっているので、この時はアドレスの値を１増やす必
要は無い。メモリ５から読み出された値は、Ｄハ変換器
がアナログ信号に変換し、それをＡ／Ｄコンバータ２の
リファレンス電圧として印加することによりゲイン制御
が行われる。

ここで、第３図及び第４図を用いて更に詳細な動作説明
を行う。第３図はメモリ５に格納されている数値例を示
し、第４図は読取センサ１がらのアナログ入力信号とＡ
／Ｄコンバータ２のリファレンス電圧（メモリ５の内容
）とＡ／Ｄコンバータ２の出力の関係を示したものであ
る。これらの図において初期状態のメモリ５の出力は０
０１０１０　（リファレンス電圧Ｏ，ａＶ）とする。

クロック■で読取センサ１からアナログ入力信号がＡ／
Ｄコンバータ２に入ってくる。この時アナログ入力信号
〉リファレンス電圧であるからへ／Ｄ出力は１１１１１
１　（３Ｆ　）となり、これを比較回路３が検出し、ア
ドレスカウンタ４は１加算される。

そしてメモリアドレスは１、メモリ５の出力は０旧旧１
（リファレンス電圧０．９Ｖ）となる。クロック■にお
いても、アナログ入力信号〉リファレンス電圧であるか
ら、アドレスカウンタ４は１加算され、メモリアドレス
は２（リファレンス電圧は１、ＯＶ）となり、クロック
■へ移る。クロック■からクロックの［相］間は、アナ
ログ人力信号〈リファレンス電圧であるから、アドレス
カウンタ４の内容は変わらない（リファレンス電圧は１
．Ｏｖのままである。）。このクロック■〜［相］の間
は、アナログ入力信号は、Ａ／Ｄコンバータ２により、
リファレンス電圧をピーク値（３Ｆ）としてリファレン
ス電圧に比例して出力される。クロック■においては、
アナログ入力端子〉リファレンス電圧であるから、アド
レスカウンタ４は１加算され３となり、リファレンス電
圧は１．ＩＶとなる。この様にしてアナログ入力信号の
変動に対してＡ／Ｄコンバータ２の出力レベルをピーク
値（本例では３Ｆ）近傍に一定にする事ができる。従っ
て本回路を用いれば、アナログ入力信号におけるピーク
値が、へ／Ｄコンバータ出力において３Ｆ近傍の値とな
るため、ダイナミックレンジを広くとることができ、効
率よくアナログ入力信号をへ／Ｄ変換する事が可能であ
る。

第３図において、メモリアドレスが１増える毎に、リフ
ァレンス電圧が約１．１倍となる様に設定しているが、
これはアナログ人力信号とＡ／Ｄコンバータ出力の関係
が第５図となる事を意味している。すなわち、アナログ
入力信号がＯ，ａＶを超える（　へ／Ｄコンバータ２の
出力が３Ｆになる）とＡ／Ｄコンバータ２のリファレン
ス電圧は約１．１倍の０．９ｖとなる（＾／Ｄコンバー
タ２のゲインはｌ／１．１となる）。それでもＡ／Ｄコ
ンバータ２の出力が３Ｆならば、さらにリファレンス電
圧は約１．１倍となり、Ａ／Ｄのコンバータ２の出力が
３Ｆ未満になるまでリファレンス電圧は約１．１倍ずつ
増加する。この関係を示したのが第５図である。本実施
例の場合、その特性は第５図の斜線で示した範囲となる
。この斜線の領域（Ａ／Ｄコンバータ出力の幅）は、リ
ファレンス電圧（メモリ５に格納された値）が何倍ずつ
増えるかによって決まる。もし、１．２倍ずつ増加する
のであれば斜線の幅は３Ｆに対して約８３％（１７１，
２）以上の領域となる。

第６図は本実施例による具体的な回路例を示すものであ
る。第６図において、読取センサ１１からのアナログ人
力信号はＡ／Ｄコンバータ１２によって６ビツトのデジ
タル信号に変換される。この値は、あらかじめ設定値レ
ジスタ１３に設定された値（例えば３Ｆ）と比較回路１
４にて比較される。比較回路１４は、Ａ／Ｄ変換された
値が設定値（３Ｆ）以上の時、メモリ１６の値が３Ｆ（
Ａ／Ｄコンバータ１２のリファレンス電圧が最大値にな
っている時）でないならば、アドレスカウンタ１５を＋
１増加する。メモリ１６は、アドレスカウンタ１５によ
って指定されたアドレスの内容を６ビツトの信号でＤ／
Ａコンバータ１７に出力する。Ｄ／Ａコンバータ１７は
この信号をアナログ信号に変換してＡ／Ｄコンバータ１
２のリファレンス電圧端子（Ｖｒｅｆ）へ送出する。ア
ドレスカウンタ１５のカウントを下げるには、あらかじ
め設定したＣＬＯ（Ｊ毎（例えば、１ラインを読取〕た
接与）に外部よりアドレスカウンタカウントダウン信号
１８を人力し、１カウントダウンする。ただし、アドレ
スカウンタ１５がすてに０になっている時（Ａ／Ｄコン
バータ１２のリファレンス電圧が最小値になっている時
）は、アドレスカウンタ１５の値は減少させない。

（発明の効果） 以上詳細に説明したように、この発明によれば、以下の
利点がある。

■アナログ回路における回路素子（抵抗、コンデンサ、
オペアンプ、ダイオード等）によるＡＧＣ出力レベルの
バラツキか無い。

■ＦＥＴ等の特性に影習されない。

■メモリの内容によりＡＧＧの特性を任意に設定できる
。

■メモリのアドレスを増やす事により、より細かな利得
制御ができる。

■メモリの内容を適宜変更する事により、利得の増加、
減少の組合せが任意に設定できる。

■メモリの内容や設定値をＣＰｕにより制御する事が可
能である。

■Ｄハコンバータの出力を増幅する事により、八ＧＧの
特性（Ａ／Ｄコンバータ出力が平坦となるアナログ人力
信号値）を任意に設定できる。

【図面の簡単な説明】

第１図は本発明の実施例の構成を示すブロック図、第２
図は比較回路の動作フローチャート、第３図はメモリの
格納数値例を示す図、第４図はアナログ人力信号、リフ
ァレンス電圧及びへ／Ｄコンバータ出力の関係を示す図
、第５゛図はアナログ人力信号とへ／Ｄコンバータ出力
の関係を示す図、第６図は本実施例による具体的な回路
例を示す図、第７図は従来のＡＧＣ回路の構成図、第８
図はアナログ入力信号とオペアンプ出力との関係を示す
図である。 １．１１−・・読取センサ ２．１２−Ａ／Ｄコンバータ ３．１４−・・比較回路 ４．１５−・・アドレスカウンタ ５．１６−・・メモリ ６．１７・−Ｄハコンバータ

Claims (1)

1. 【特許請求の範囲】 読取センサからの画像入力信号のレベルを一定に保つた
   めの画像読取装置におけるＡＧＣ回路において、 前記読取センサからのアナログ入力信号をデジタル信号
   に変換するＡ／Ｄコンバータと、 該Ａ／Ｄコンバータの出力を所定の設定値と比較する比
   較回路と、 前記Ａ／Ｄコンバータのリファレンス電圧を制御するた
   めの数値を格納したメモリと、 前記比較回路からの出力に基づきカウント値が更新され
   、前記メモリのアドレスを指定するアドレスカウンタと
   、 前記メモリからの出力をアナログ信号に変換して前記Ａ
   ／Ｄコンバータのリファレンス電圧端子に供給するＤ／
   Ａコンバータを有することを特徴とする画像読取装置に
   おけるＡＧＣ回路。