JPS6117187B2

JPS6117187B2 -

Info

Publication number: JPS6117187B2
Application number: JP57117889A
Authority: JP
Inventors: Aren Bushau Kenesu; Deiin Giringamu Ronarudo; Uiriamu Yorujensun Geirii; Ruisu Maningu Kuraido; Ansonii Sutetsukusu Maikeru
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1981-07-31
Filing date: 1982-07-08
Publication date: 1986-05-06
Also published as: JPS5827462A; EP0071005A3; EP0071005B1; EP0071005A2; US4408231A; DE3279919D1

Description

【発明の詳細な説明】

産業上の利用分野本発明はフアクシミリや光学式文字読取り装置
等に用いる画像読取り用走査装置に関し、とくに
光感知素子アレイで感知した一連の絵素表示信号
を転送して出力するチヤネル、たとえばCCDの
信号レンジを有効利用すべく、光源の照度や光感
知素子アレイの感度（サンプリング時間によつて
設定）を動的に較正するようにしたものである。従来技術本発明はフアクシミリ装置または光学文字読取
装置のアレイ・スキヤナにおいて有益である。前
記スキヤナは通常、所定の電圧によつて示される
基準レベルに対してランプの照度またはビデオ信
号増幅器のゲインを調整することによつて較正さ
れる。アレイ較正システムの一例は論文“アレイ・ス
キヤナの照度調整”（Bassetti他、IBM
Technical Disclosure Bulletin、Vol.22、
No.8A、Jan.1980、pp3131〜3132）に示される。
この論文はスキヤナからのビデオ信号を基準電圧
によつて規定される白色基準レベルに調整する方
法を記述している。これには２つの方法があり、
スキヤナは白色基準を走査する。ビデオ信号は基
準電圧に等しくなるまでランプ輝度または光検出
器のサンプリング間隔を変化させることによつて
調整される。米国特許第4136277号（文書複写機における露
光制御システム）は照度較正システムのもう１つ
の例である。複写されている文書からの反射光は
１つの光検出器によつてセンスされる。ランプ輝
度は光検出器の信号が基準電圧によつて規定され
る所定の信号レベルに一致するまで調整される。若干複雑な照度制御システムが米国特許第
4153364号（静電式複写機における露光および現
像制御装置）の第１５〜１８図に示されている。
第１５図で、ランプ輝度は基準電圧に対して調整
される。第１８図で、ランプ輝度は所要の照度を
計算し、ランプ輝度を制御する信号を発生する
CPUによつて調整される。若干異なる照度較正システム米国特許第
4133008号（自動照度補償回路）に示されてい
る。前記特許ではランプ輝度を調整するというよ
りも、スキヤナに接続するアナログ・ビデオ増幅
器のゲインを調整する。調整されたたビデオ信号
は白色基準ビデオ・レベルを表わす所定の電圧と
対比される。従来のシステムに共通する問題点は、スキヤナ
のチヤネル、たとえばCCDの最大信号レベルに
対し十分な配慮がはらわれていない点である。ス
キヤナの光感知素子アレイからの信号レベルが
CCDの最大信号レベルに較べて小さすぎると、
CCDのダイナミツク・レンジが有効利用され
ず、Ｓ／Ｎが劣下する。他方CCDの最大信号レ
ベルに較べアレイからの信号レベルが大きくなつ
ていくと、CCDが飽和して、正しい信号転送が
できなくなつてしまう。したがつてCCD等スキ
ヤナのチヤネルの最大信号レンジに、光感知素子
アレイからの出力を最適化することが大切であ
る。従来のように光源の照度を固定基準電圧で較正
する場合では、どの程度の電圧レベルを固定基準
電圧にしたらよいかということを解決しないかぎ
り、上述のようなCCD等のチヤネルの有効利用
は困難である。また、かりに所望の固定基準電圧
を求めることができたとしても、光感知素子アレ
イの品質のバラツキや、光感知素子アレイおよび
光源の経年変化により、後天的に不都合が生じる
こととなる。発明の要約この発明は以上の事情を考慮してなされたもの
であり、スキヤナのチヤネルを有効利用できる画
像読取り用走査装置を提供することを目的として
いる。この発明ではこのような目的を達成するため較
正時に光源の照度またはアレイのサンプリング時
間（これはアレイの感度に影響する）を増大させ
てスキヤナのチヤネルを強制的に飽和させるよう
にしている。そして、このときの光源の照度また
はアレイのサンプリング時間に対して所定の割合
だけ小さなものを以降の動作時における光源の照
度またはアレイのサンプリング時間としている。
所定の割合だけ小さくしているのは、動作余裕を
もたせ、ノイズや信号レベルの変動を吸収できる
ようにするためである。この発明では、素子のバラツキや経年変化を問
題とすることなくスキヤナのチヤネルを有効利用
できる。詳細な説明第１図は本発明の良好な実施例を示す。ランプ
１０の輝度およびデイジタル制御可変ゲイン増幅
器１２（以下、可変ゲイン増幅器という）のゲイ
ンはマイクロプロセツサ１４によつて制御され
る。マイクロプロセツサ１４はＡ／Ｄコンバータ
１６によつてデイジタル化されたビデオ信号をモ
ニタする。CCDリニア・イメージ・センサ１８
（以下、センサ１８という）が白色基性ストリツ
プ２０からの反射光を感知している間に、ランプ
１０と可変ゲイン増幅器１２の較正が行われる。
走査システムは光学的に光をランプ１０から白色
基準ストリツプ２０を経てCCDリニア・イメー
ジ・センサ１８に案内する。走査システムは光学
的にどのような形態をとることもできるが、ここ
では開示しない。センサ１８は1728個の光電素子を含むCCDリ
ニア・アレイ・センサである。このセンンサ・ア
レイはCCD122リニア・イメージ・センサとして
Fairchild Camera and Instrument Corporation
から入手可能である。センサからの出力はCCD
アレイの光検出器の１つからの出力ビデオ・アナ
ログ・レベルを表わす時分割の直列信号をそれぞ
れ持つアナログ信号レベルの列である。時分割の
アナログ・ビデオ信号はセンサ１８から前置増幅
器２２で増幅され、デイジタル制御可変ゲイン増
幅器１２に送出される。可変ゲイン増幅器１２のゲインは、ゲイン・レ
ジスタ２４を介してマイクロプロセツサ１４から
得られるデイジタル・ワードによつてセツトされ
る。次に、増幅ビデオ信号はビデオ信号の直流レ
ベルを所定のレベルに復元する直流増幅器２６に
送出される。このレベルはＡ／Ｄコンバータ１６
のゼロ入力レベルである。このことは、増幅ビデ
オ信号をデイジタル化する際に、Ａ／Ｄコンバー
タ１６の最大レンジを利用可能とするうえで大切
である。通常のビデオ走査動作で、直流再生増幅器２６
からの増幅されたビデオ信号はゲート２８によつ
て直接Ａ／Ｄコンバータ１６に送出される。デイ
ジタル化されたビデオ信号はデイジタル・ビデ
オ・チヤネルに送出される。ゲート２８は制御レ
ジスタ２９を介してマイクロプロセツサ１４によ
つて制御される。マイクロプロセツサ１４は制御
レジスタ２９に制御ビツトを入れることによつ
て、デイジタル化されるのがビデオ信号か、また
は白色フオロワ回路３０からの信号レベルかを選
択する。較正実施中、ゲート２８は白色フオロワ回路３
０で検出された最大白色信号レベルをＡ／Ｄコン
バータ１６に送出するようにセツトされる。白色
フオロワ回路３０は直流再生増幅器２６からの増
幅されたビデオ信号をモニタし、時分割ビデオ信
号の最大白色レベルを記憶する。後で説明するよ
うに、白色ピーク信号はランプおよび可変ゲイン
増幅器１２の較正中に用いられる。白色ピーク信
号はＡ／Ｄコンバータ１６でデイジタル化された
後、入力レジスタ３２を経てマイクロプロセツサ
１４に送出される。ランプ輝度を制御するため、マイクロプロセツ
サ１４はデイジタル・ワードを発生し、ランプ・
レジスタ３３を介してＤ／Ａコンバータ（以下、
DACという）３４に送出する。DAC３４はラン
プ調整器３６をドライブするのに用いるアナログ
信号を発生し、ランプ調整器３６はランプ１０の
輝度を制御する。ランプ輝度をセンサ１８のCCDの信号飽和レ
ベルに対して調整するため、マイクロプロセツサ
１４はセンサ１８の飽和を検出しなければならな
い。マイクロプロセツサ１４はＡ／Ｄコンバータ
１６からのデイジタル化されたビデオ信号を所定
の値と比較し、信号レベルが所定の値よりも大き
いとき出力を発生する。後で説明するように、比
較はアレイの最後のセンサからのアナログ信号の
出力された直後に行なわれる。後述のように、ア
レイが飽和していなければ、その時のビデオ信号
はゼロに近いはずである。センサ１８のCCDが
飽和している場合にのみ有効な値（ゼロでない
値）を有する。前記デイジタル信号はアレイが飽
和している場合にのみ比較の条件を満足するよう
になつている。マイクロプロセツサ１４は通常の設計で、その
プログラムはROM４０に記憶される。作業用メ
モリ４２はプログラム実行時、読取／書込メモリ
としてマイクロプロセツサ１４が使用する。マイ
クロプロセツサ１４はゲイン・レジスタ２４、制
御レジスタ２９、入力レジスタ３２、ランプ・レ
ジスタ３３、ROM４０および作業用メモリ４２
へのアクセスをアドレス・チヤネル４４を介して
制御する。マイクロプロセツサ１４を前記レジス
タおよびメモリの間のデータ転送はデータ・チヤ
ネル４６によつて行われる。第１図の本発明の良好な実施例の動作説明を進
める前にセンサ１８と関連するビデオおよびタイ
ミング信号について説明する。第２図に、前記
CCD１２２の概略図を示す。ビデオ信号および
関連タイミング信号を第３図に示す。第２図で、光電セル５０のアレイは右から左に
４個の黒色基準セルＤ、４個の絶縁セルＩ、1728
個のビデオ・セル、４個の絶縁セル、および４個
の黒色基準セルで構成されている。黒色基準セル
は光を通さない物質で覆われているが、CCDア
ナログ・シフト・レジスタ（以下、アナログ・シ
フト・レジスタという）５２および５４に接続さ
れている。絶縁セルは前記アナログ・シフト・レ
ジスタに接続されていないので出力はない。ビデ
オ・セル１〜１７２８はビデオ検出器で、前記ア
ナログ・シフト・レジスタに転送され、電荷検出
器５６と出力増幅器５８に直列にシフト・アウト
されるビデオ・アナログ信号を与える。アナログ・シフト・レジスタ５２および５４は
CCD装置である。CCD装置はバケツト・ブリゲ
ート・デバイス（BBD）に似ている。前記アナ
ログ・シフト・レジスタの各々のセルは一定のレ
ベルまで帯電される。シフト信号が生じると、１
つのセルの帯電レベルは次のセルにシフトする。
最右端のCCDは帯電レベルを電荷検出器５６に
送出する。電荷検出器５６は各々の受領帯電レベ
ルをアナログ信号レベルに変換し、アナログ信号
レベルは出力増幅器５８で増幅される。第３図は第２図のセンサ・アレイにおける代表
的なビデオ信号とタイミング信号である。光電セ
ル５０が照明されると電荷を蓄積する。転送パル
スＴが生じると、転送ゲート６０は電荷を各光電
セル５０から、アナログ・シフト・レジスタ５２
または５４の関連セルに送出する。第２図に示す
ように、奇数番号の光電セル５０の電荷はアナロ
グ・シフト・レジスタ５４に送出され、偶数番号
の光電セル５０の電荷はアナログ・シフト・レジ
スタ５２に送出される。アナログ・シフト・レジスタ５２および５４は
第３図のクロツク信号によつて180゜の位相差で
クロツクされる。転送パルスＴはクロツク信号の
負の遷移の１つを包囲する。４クロツク・サイク
ル（８半クロツク・サイクル）後、最初の黒色基
準レベルがアナログ・シフト・レジスタ５４から
電荷検出器５６にシフトされて、アナログ・レベ
ルに変換される。続いて、アナログ・シフト・レ
ジスタ５２および５４は半サイクル毎に交互に帯
電信号を電荷検出器５６に送出される。その結
果、第３図に示すように、４黒色基準レベル（Ｄ
セルからの）、４絶縁レベル（Ｉセルからの）、
1728ビデオ・レベル、４絶縁レベルおよび４黒色
基準レベルで構成されるビデオ信号が得られる。
最後の４黒色基準レベル後、ビデオ信号は低いレ
ベルのままである。クロツク信号は前記アナログ・シフト・レジス
タから帯電レベルをシフトし続けるのが、次の転
送パルスが現われるまで前記アナログ・シフト・
レジスタから情報が得られない。転送パルスと次
の転送パルスの間の期間はビデオ・セル１〜１７
２８が電荷を蓄積するのに十分な露光を可能にす
るように選択される。約８〜10ミリ秒の露光時間
が用いられているが、勿論これはランプ１０の照
度の強さに左右される。再び転送パルスＴが生じ
ると、ビデオ・データのゲート作用が第３図に示
すように反復される。センサ１８のCCDが飽和すると、センサ１８
からのビデオ信号は第４図のように現われる。ビ
デオ・セル１〜１７２８からすべてのアナログ信
号レベルは実質的に同じレベル、100％または飽
和レベルである。ビデオ・セルの後の最後の絶縁
セル（セル１７２９とも呼ばれる）も以下詳述す
るようにアナログ信号レベルを有する。セル１７
２９でで信号レベルが存在することは飽和を表わ
すものである。センサ１８のCCDの飽和は次のように生じ
る。光電セル５０（第２図）は検出された照度に
比例してCCDに電荷を転送する。CCDセルがバ
ケツリレー・シフト動作で互いに送出できる量よ
りも転送される電荷が大きい場合、送出されなか
つた残りの電荷はその場所に留まる。そしてビデ
オ・セルの直後のすなわち隣接する絶縁セルの電
荷（ゼロ電荷）がCCDを転送させられていく際
に、この電荷にビデオ・セルから残留電荷のすべ
てが加算されていく。従つて、最初の絶縁セル、
セル１７２９のタイム・スロツトがセンサ１８か
ら読出されると、前記タイム・スロツトの有効な
アナログ信号レベルが検出され、これがCCDす
なわちセンサ１８が飽和したことを示す。第４図
に示すように、ビデオ・セルの飽和レベルの15％
のセル１７２８のしきい値レベルがセンサ１８の
飽和を示すものとして選択されている。第１図で、タイミング回路６１はクロツク信号
と、アナログ・ビデオ信号をゲートアウトするセ
ンサ１８で用いられる転送パルスＴを発生する。
また、タイミング回路６１は最初の絶縁セル、セ
ル１７２８に対応するタイミング・パルスＣ１７
２９を発生する。このC1729信号はマイクロプロ
セツサ１４に対するC1729割込み信号を発生する
のに用いられる。マイクロプロセツサ１４はC1729割込みをアレ
イの飽和について入力レジスタ３２を検査するタ
イミングを制御するのに用いる。また、タイミン
グ回路６１からのC1729パルスは1729セルのデイ
ジタル信号をＡ／Ｄコンバータ１６から入力レジ
スタ３２にゲートするのに用いられる。 C1729割込みはAND６２およびFF（フリツプ
フロツプ）６４で行なわれる。マイクロプロセツ
サ１４が割込みをイネーブルすることを望むと、
制御レジス２９にビツトをセツトする。制御レジ
スタ２９の前記割込みイネーブル・ビツトは
AND６２をイネーブルする。割込みイネーブル
の後に次のC1729タイミング信号が生じると、
AND６２はそれをFF６４にパスし、割込み状態
をセツトする。マイクロプロセツサ１４はC1729
割込み検出した後、FF６４をリセツトする。マ
イクロプロセツサ１４はまたタイミング回路６１
で発生する転送パルスＴの間の時間を制御する。
この時間間隔を変更することによつて、光電セル
ル５０（第２図）の露光時間を変更できる。マイ
クロプロセツサ１４は、制御レジスタ２９に
“2X”ビツトをセツトできる。この2Xビツトは転
送パルスＴの間の時間間隔を倍にすることをタイ
ミング回路６１に知らせる。動作ビデオ信号をセンサ１８の動作レンジとＡ／Ｄ
コンバータ１６の動作レンジに対して最適化する
ため、マイクロプロセツサ１４は第１図のシステ
ムを次のように制御する。第１に、マイクロプロ
セツサ１４はセンサ１８が飽和点に達するように
ランプ１０の輝度を調整する。飽和レベルのビデ
オ信号によつて、マイクロプロセツサ１４は可変
ゲイン増幅器１２を制御し、100％のビデオ信号
をＡ／Ｄコンバータ１６の100％のレンジに調整
する。ランプと輝度とゲインの両方がアナログ・
ビデオ・チヤネル部分の最大信号レンジに調整さ
れた後、マイクロプロセツサ１４はランプ輝度を
調整してビデオ信号を最大値の70％に近い点まで
下げる。次に、Ａ／Ｄコンバータ１６からのビデ
オ信号ができるだけ最大値の70％に近くように可
変ゲイン増幅器１２のゲインを調整することによ
つて、システムを前記70％動作点に微調整する。 70％動作点は白色ビデオ・レベルがCCDセル
を飽和し、またはＡ／Ｄコンバータのレンジを越
えることが決してないことを保証するために選択
されている。ビデオ・セルの非均一性、温度の変
動および回路素子の公差によつてビデオ信号から
の白色信号は予想以上に高くなることがある。70
％動作点を選択することによつて、白色セルがア
レイの100％または飽和点を越え、またはＡ／Ｄ
コンバータ・レンジを越えることは決してないこ
とを保証する。次に示すフローチヤート形式の表はアナログ・
ビデオ・チヤネル部分をセンサ・アレイ飽和と
Ａ／Ｄコンバータ・レンジに対して較正するのに
マイクロプロセツサ１４で用いる命令のステツプ
である。各々のプログラム・ルーチンは第１図に
関連して説明される。

【表】最初のルーチン、アレイ飽和セツトはゲイン
DAC値とランプDAC値をゼロにセツトすること
によつて開始する。ゼロの値は最小ゲインおよび
最小ランプ輝度に相当するものであつて、ゲイン
がゼロである、またはランプがオフであることを
意味しない。マイクロプロセツサ１４はゼロをゲ
イン・レジスタ２４とランプ・レジスタ３３にロ
ードすることによつて最小ゲインとランプ・セツ
テイングをそれぞれ確立する。これらの値がロー
ドされた後、マイクロプロセツサ１４はランプ１
０を安定させるため200ミリ秒待機する。次に制御レジスタ２９はマイクロプロセツサ１
４が飽和をモニタできるようにセツトアツプされ
る。これはマイクロプロセツサ１４が直流再生増
幅器２６から信号を直接Ａ／Ｄコンバータにパス
するゲート２８をイネーブルする制御レジスタ２
９にビツトをロードすることによつて行なわれ
る。言い換えれば、マイクロプロセツサ１４は白
色フオロワ回路３０からの最大白色値を調べるの
ではなく、特定のセル、セル１７２９の値を検査
するのである。次に、ルーチンは2Xまたは倍の時間間隔がセ
ンサ１８のアレイの立上り時間としてセツトされ
たかどうかを調べる。通常はセツトされないか
ら、ルーチンは“C1729割込みを待つ”に分岐す
る。C1729割込みが生じると、マイクロプロセツ
サ１４はC1729クロツク信号によつてセル１７２
９（第４図参照）のデイジタル値がロードされて
いる入力レジスタ３２を読取る。この値はフロー
チヤートでは飽和ペル（画素）として示されてい
る。マイクロプロセツサ１４は飽和ペルのデイジ
タル値を15％しきい値に相当する16進値と比較す
る。ランプ１０の輝度は最小値にセツトされてい
るから、飽和ペルはしきい値以下であり、ルーチ
ンは分岐してランプDAC値が最小ランプ輝度の
16進値3F以上であることを確認する。次に、ル
ーチンはハードウエアとソフトウエアのランプ
DAC値を増分するステツプに分岐する。ハードウエア・ランプDAC値はランプ・レジ
スタ３３における値である。また、、マイクロプ
ロセツサ１４はランプ・レジスタ３３における値
を読取る方法がないかから、ソフトウエアDAC
値を記憶する。このように、マイクロプロセツサ
１４は記憶したソフトウエアDAC値を読取り、
それを１増分し、その新しいDAC値をハードウ
エアDAC値としてランプ・レジスタ３３に出力
する。次いで、マイクロプロセツサ１４は再びラ
ンプ１０を安定させるため18のC1729割込みを待
つ。その後、ルーチンはリターンし、再び飽和ペ
ル検査を開始する。通常、飽和ペルはある点で16進値10以上に大き
くなる。その場合、プログラム・ルーチンは分岐
してC1729割込みをデイスエイブルし、“アレイ
飽和セツト”は完了する。C1729割込みはマイク
ロプロセツサ１４が制御レジスタ２９にロードさ
れた割込みイネーブル・ビツトの状態を変えるこ
とによつて行なわれる。ランプDAC値が16進値3Fに達し、飽和ペルが
まだしきい値より下の場合（アレイは飽和してい
ない）、マイクロプロセツサ１４は2Xフラグをセ
ツトし、同時にハードウエアおよびソフトウエア
のランプDACをゼロ（最小）に戻す。 2Xフラグがセツトされ、ランプDACが最小に
戻つた後、ルーチンは再びランプが安定するのを
待つてスキツプし、2Xフラグがセツトされたこ
とを確認する。従つて、マイクロプロセツサ１４
は制御レジスタ２９の2X立上りビツトをセツト
する。2Xビツトはタイミング回路６１の転送パ
ルスＴの時間間隔を倍にする。ルーチンは次の
C1729パルスを待つて2X立上りビツトをリセツト
する。次のC1729割込みで、ルーチンは飽和ペル
を検査して立上り時間を倍にしたことによつてア
レイ飽和が生じたかどうかを調べる。アレイ飽和
が生じていない場合は、ハードウエアおよびソフ
トウエアのランプDAC値が１だけ増分され、ル
ーチンは再び18回の割込みを待つてランプを安定
させる。このようにして、ルーチンはループを反復実行
し、飽和ペルが15％しきい値（第４図）を越える
までループごとに2Xビツトのセツトとリセツト
を行ない、立上り時間を倍にしてランプDAC値
を増加する。しきい値に達すると、ルーチンは
C1729割込みをデイスエイブルして終了する。2X
フラグがセツトされており、ランプDAC値がし
きい値を越える飽和ペルがないままに最大16進値
3Fを越えた場合、ルーチンは“アレイ飽和は不
可能”のメツセージをセツトし、スキヤン・アポ
ート・ルーチン（図示せず）を開始する。アレイ飽和セツト・ルーチン完了後、ランプ１
０からの光の強さはセンサ１８のビデオ・セル１
〜１７２８の100％飽和点よりも僅かに大きくな
る。この状態で、ビデオ信号は実質的に第４図に
示すようになり、マイクロプロセツサ１４は
VGA（可変ゲイン増幅器）１２のゲインをＡ／
Ｄコンバータ１６の最大レンジにセツトするルー
チンが開始可能である。VGAゲイン・セツト・
ルーチルを次に示す。

【表】 VGAゲイン・セツト・ルーチンはマイクロプ
ロセツサ１４が再びC1729割込みをイネーブルす
ることによつて開始する。前記イネーブル後、マ
イクロプロセツサ１４は最初のC1729割込みを待
つて、ゲート２８の状態を変えるため制御レジス
タ２９にビツトをセツトする。ゲート２８は、白
色フオロワ回路３０からのアナログをパスするよ
うにセツトされる。このようにして、C1729で
Ａ／Ｄコンバータ１６によつてデイジタル化され
る信号はビデオ・セル１〜１７２８からの最大白
色レベルである。ゲート２８切換後、マイクロプロセツサ１４は
2Xフラグがオンであるかどうかを調べる。通
常、前記フラグはオンではないから、ルーチンは
分岐して次のC1729割込みを待つ。前記割込みが
生じると、マイクロプロセツサ１４は入力レジス
タ３２がビデオ・セルからの最大白色レベルを有
すること識別する。ルーチンは前記白色フオロワ
（WF）が16進値7F以下であるかどうかを調べ
る。Ａ／Ｄコンバータ１６には128のレベルがあ
り、16進7FはＡ／Ｄコンバータ１６から得られ
る最大値を表わす。VGAゲイン・セツト・ルー
チンの最初では通常、白色フオロワ値は7F以下
であるから、ルーチンは分岐してゲインDAC値
を調べる。最大ゲインDAC値も7Fである。ゲイ
ンDAC値は最小値にセツトされているから、ル
ーチンは分岐してハードウエアおよびソフトウエ
アのゲインDAC値を増分する。マイクロプロセツサ１４はソフトウエア・ゲイ
ンDAC値を記憶することによつてVGA１２のゲ
インを追跡し、同時に同一のハードウエア・ゲイ
ンDAC値をゲイン・レジスタ２４に出力する。
こうして、増分動作はマイクロプロセツサ１４が
ソフトウエア・ゲインDAC値を増分し、ゲイ
ン・レジスタ２４のハードウエア・ゲインDAC
値を更新することによつて行なわれる。増分が完
了すると、ルーチンはスキツプして2Xフラグを
調べ、ループを反復実行する。白色フオロワ値（WF）がもはや16進7F以下で
ない場合、言い換れば、白色フオロワ値がＡ／Ｄ
コンバータ１６で最大である場合、ルーチンは分
岐してゲインDAC値がゼロ以上であるかどうか
を調べる。通常、ゲインDAC値はゼロ以上であ
るから、マイクロプロセツサ１４はハードウエア
およびソフトウエアのゲインDAC値を１減分す
る。これによつて、ゲインDAC値は白色フオロ
ワ値がＡ／Ｄコンバータ１６のレンジを越える直
前の値に戻る。ゲインDACがゼロよりも大きく
ない場合、ゲインDAC値は減分されない。これ
は負の値がゲインDAC値にセツトされないこと
を保証する。ゲインDAC値の検査と減分の後、C1729割込み
はデイスエイブルされる。マイクロプロセツサ１
４は現在のランプDAC値を“最後のランプ較
正”として記憶し、現在のゲインDAC値を“ラ
ンプ較正ゲイン”値として記憶する。これで
VGAゲイン・セツト・ルーチンは終了する。 VGAゲイン・セツト・ルーチンには前記のほ
かにも重要なパスがある。前記ルーチンで2Xフ
ラグを利用するセクシヨンはアレイ飽和セツト・
ルーチンの場合と同じ方法で動作する。アレイ飽
和セツト・ルーチンで2Xフラグがセツトされれ
ば、2X立上りはVGAゲイン・セツト・ルーチン
でも使用されることになる。事実上、倍の時間間
隔の立上りがアレイ飽和セツト・ルーチンで要求
された場合、前記立上りはVGAゲイン・セツ
ト・ルーチンでも使用される。 VGAゲイン・セツト・ルーチンの他の重要な
部分は、白色フオロワ値（WF）はゲインDAC値
が最大値16進7Fに達する前に、Ａ／Ｄコンバー
タ１６の最大値に達しないことである。ゲイン
DAC値が“7F”に達したのにWFが“7F”に達
していない場合には、ルーチンはWFが少なくと
も16進7Bであるかどうかを調べる。WFが“7B”
に達していれば、ルーチンはそれを使用可能なゲ
イン・セツテイグとして受入れ、前に説明した通
常の方法でルーチンを終了する。しかしながら、
WFが16進7B以下の場合、スキヤナは作動不可能
になる。マイクロプロセツサ１４はメツセージ
“最大ゲインは小さすぎる”をセツトし、スキヤ
ナ・アボート・ルーチン（図示せず）を開始す
る。以上で、アレイ飽和セツトおよびVGAゲイ
ン・セツト・ルーチンを終了する。この時点で、
ランプ値はアレイが飽和するようにセツトされて
おり、ゲイン値は最大白色レベルがＡ／Ｄコンバ
ータ１６から得られる最大値に非常に近くなるよ
うにセツトされている。言い換れば、アレイから
のビデオ信号は100％レベルであり、Ａ／Ｄコン
バータ１６はそのレンジの100％またはその近く
で動作中である。マイクロプロセツサ１４は次に標準ランプ較正
ルーチンを開始する。本ルーチンはアレイからの
ビデオ信号が飽和の70％の動作点になるようにラ
ンプ輝度をセツトする。標準ランプ較正ルーチン
を次に示す。

【表】マイクロプロセツサ１４はゲインDAC値をラ
ンプ較正ゲイン値にセツトすることによつて標準
ランプ較正ルーチンを開始する。次に、ルーチン
は上昇および下降フラグをゼロに初期設定する。
これらのフラグは後に使用される。マイクロプロ
セツサ１４は第１図の制御レジスタ２９の割込イ
ネーブル制御ビツトをセツトしてC1729割込みを
イネーブルする。同様に、マイクロプロセツサ１
４は信号を白色フオロワ回路３０からＡ／Ｄコン
バータ１６にゲートする制御ビツトを制御レジス
タ２９にロードすることによつて、白色フオロワ
値（WF）をサンプル・データとしてセツトアツ
プする。ルーチンが切期設定されると、マイクロプロセ
ツサ１４はC1729割込みを待ち、記憶された新
WF値の記憶場所に転送する。記憶された新WF
および前WFの値ははマイクロプロセツサ１４に
よつて保持される。毎回のループごとに、、マイ
クロプロセツサ１４はWFのサンプル・データを
新WF記憶場所に読込むが、その前に新WF記憶
場所の値を前WF記憶場所に転送しなければなら
ない。マイクロプロセツサ１４はC1729割込みで
ロードされたWFサンプル・データを入力レジス
タ３２から読取る。新WF値が70％動作点に相当する16進値59に等
しい場合、ルーチンはC1729割込みをデイスエイ
ブルし、最後のランプ較正値をランプDAC値に
セツトする出口点に分岐する。通常、新WFは16
進59に等しくないから、ルーチンは分岐して新
WFが16進59よりも大きいかどうかを調べる。新
WFが16進59よりも大きければ、ランプ較正ケー
ス２ルーチンを用いて較正を続行し、そうでない
場合は、ランプ較正ケース１ルーチンを用いて較
正を続行する。ランプ較正ケース２ルーチンはWF値が70％動
作点より上の場合に用いられ、ランプDAC値は
70％動作点に近づくように減分される。ランチ較
正ケース１ルーチンはWF値が70％動作点よりも
下の場合に用いられ、ランプDAC値は70％動作
点に近づくように増分される。ランプ較正ケース
１および２のルーチンを次に示す。

【表】

【表】これらのルーチンはWF値が所要の70％動作点
に接近する方向を除いて実質的に同じである。動
作は70％動作点を横切るまでは前記ルーチンの一
方を用い、再び動作点を横切るまでは他方のルー
チンに分岐する。よつて、ランプ較正ケース１ま
たはケース２ルーチンは最後にどちらかに分岐す
るかによつて、前WF値または新WF値に関連す
るランプDAC値を選択し、セツトする。選択さ
れたランプDAC値は16進59に近いWF値を生じた
ものである。これで標準ランプ較正ルーチンは終
了する。ランプ較正ケース２ルーチンで、動作は下降フ
ラグのセツトによつて開始し、上昇フラグが前に
セツトされているかどうかを調べる。上昇フラグ
がセツトされていれば、ランプ較正ケース１ルー
チンは70％動作点への最初のアプローチで用いら
れているので、方向反転を生じる。上昇フラグが
セツトされていない場合、ルーチンはブランチし
てランプDAC値がゼロ、すなわち最小セツテイ
ングよりも大きいかどうかを調べる。それがゼロ
よりも大きくない場合、ランプDACはこれ以上
低下できないことを表わすから、メツセージ、
“ランプ下降停止”が送られ、EXIT状態に入
る。通常、ランプDACはゼロよりも大きいから、
マイクロプロセツサ１４はハードウエアおよびソ
フトウエアのランプDAC値を減分し、200ミリ秒
待機してランプを安定させ、ルーチンは標準ラン
プ較正ルーチンに戻つて、次のC1729割込みで新
WF値が読取られる。標準ランプ較正ルーチンか
らランプ較正ケース２ルーチンのループは標準ラ
ンプ較正ルーチンが16進値59よりも小さいWFを
検出するまで続続く。これは70％動作点を横切つ
たことを示し、標準ランプ較正ルーチンはランプ
較正ケース１ルーチンに切換えられる。ランプ較正ルーチン１で、上昇フラグがセツト
され、マイクロプロセツサ１４は下際降フラグが
既にセツトされているかどかを調べる。ランプ較
正ケース２ルーチンの動作で動作点を横切つたば
かりであるから、下降フラグはセツトされてい
る。ランプ較正ケース１ルーチンは方向反転経路
に分岐し、前WF値が新WF値よりも16進59に接
近しているかどうかを調べる。その結果が否定な
らば、EXITフラグはセツトされ、標準ランプ較
正ルーチンはC1729割込みをデイスエイブルし、
ランプDAC値を最後のランプ較正値として記憶
してから終了する。前WF値が新WF値よりも16進59に接近してい
る場合、ランプ較正ケース１ルーチンはハードウ
エアおよびソストウエアのランプDAC値を増分
し、前WFに記憶された値に対するものと同じ
DAC値に戻した後、前WFに記憶された値は新
WF記憶場所にロードされ、マイクロプロセツサ
１４はランプを安定させるため200ミリ秒待つ。
その後、ランプ較正ケース１ルーチンはEXITフ
ラグをセツトし、標準ランプ較正ルーチンは前に
述べたようにして終了する。この時点で、ランプ輝度はビデオ信号がアレイ
の70％動作点に近づき、ランプ調整によつてＡ／
Ｄコンバータ１６の70％動作点のできるだけ接近
できるように調整されている。マイクロプロセツ
サ１４は微調整のためVGAゲイン・セツテイン
グを再調整できる。これは次に示すVGA較正ル
ーチンによつて行なわれる。

【表】

【表】 VGA較正ルーチンは実質的に標準ランプ較正
ルーチンと同じであるので詳細な説明は行なわな
い。相違点はランプDACではなくゲインDACが
調整されることと、ゲインDAC調整後に安定時
間を待つ必要がないことである。更に、Ａ／Ｄコ
ンバータ１６でビデオ信号に及ぼすVGAゲイン
の作用は比較的粗いランプ調整がＡ／Ｄコンバー
タ１６からのデイジタル値に及ぼす作用よりもは
るかに細かい。従つて、各々のゲイン調整のデイ
ジタル値の変化はずつと小さい。ゲイン較正完了
時、ビデオ信号は70％動作点に極めて近い。ランプ輝度較正における70％動作点とＡ／Ｄコ
ンバータ１６の最大レンジに対する70％動作点が
選択される間に、他の動作点が選択されることは
当業者によく理解される。アレイ飽和に対するラ
ンプ較正の動作点と、Ａ／Ｄコンバータ１６のレ
ンジに対するゲイン較植の動作点は同じでなくて
もよい。ランプ較正に対して70％の動作点、ゲイ
ン較正に対して80％または85％の動作点を選択す
ることもあり得る。更に、較正ステツプを実行す
るルーチンのシーケンスを変えることもできる。
例えば、アレイ飽和セツト、VGAゲイン・セツ
ト、標準ランプ較正およびVGA較正ルーチンの
シーケンスに従う代りに、アレイ飽和セツト、標
準ランプ較正、VGAゲイン・セツトおよびVGA
較正ルーチンとしてもよい。また、アレイ飽和セ
ツトおよびVGAゲイン・セツト・ルーチンは初
期の電源投入時に使用するだけでもよい。後で再
較正するには、標準ランプ較正およびVGA較正
ルーチンのみが必要とされる。第５図は第１図の可変ゲイン増幅器（VGA）
１２の詳細を示す。デイジタル的に制御される
VGAはVINとVOUTの間のゲインを制御する
DAC（Ｄ／Ａコンバータ）７２を有するギルバ
ート・セル７０を含む。７ビツト２進ワード（ゲ
イン値）はゲイン・レジスタ２４（第１図）から
DAC７２に加えられ、大きさが変る基準電流を
発生する。前記基準電流はギルバート・セル７０
の電流ゲインを変えるのに用いられる。入力電圧
VINはギルバート・セル７０によつて増幅される
電流に変換され、出力電圧VOUTに変換され
る。第５図の回路の動作で、DAC７２に入力され
たゲイン制御ワードはDAC７２に入る電流７４
および７６の大きさを制御する。DAC７２で電
流７４および７６の和は一定である。ゲイン制御
ワードがすべてゼロならば、電流７６はゼロ、電
流７４は最大となる。逆に、ゲイン制御ワードが
すべて１ならば、電流７４はゼロ、電流７６は最
大となる。ゲイン値またはゲイン制御ワードの中
間点では、電流７４と電流７６は等しい。電流７４および７６はトランジスタ８０および
７８におけるベース・エミツタ間電圧降下によつ
て電圧に変換される。これらの電圧はトランジス
タ８１，８２，８３および８４のベースに印加さ
れる。電流８６および８８はトランジスタ７８お
よび８０のエミツタ電流がゼロになるのを防ぐこ
とによつてゲインの上限および下限を確立する。入力信号VINはトランジスタ９０および９２の
ベースの間に印加され、電流９４および９６の間
のバイポーラ電流差に変換される。これらの電流
信号はギルバート・セル７０でトランジスタ８
１，８２，８３および８４のベースに印加された
バイアスに応じて増幅される。電流７６が電流７
４よりも大きい場合、トランジスタ８２および８
３のベース電圧はトランジスタ８１および８４の
ベース電圧よりも低くなる。トランジスタ８１お
よび８４が運ぶバイポーラ電流信号（電流９４お
よび９６）部分はトランジスタ８２および８３が
運ぶ部分よりも大きい。従つて、ゲインは増大す
る。電流７４が電流７６よりも大きい場合、トラ
ンジスタ８１および８４が運ぶバイポーラ電流信
号部分は小さくなり、ゲインは減少する。増幅さ
れたバイポーラ電流信号は抵抗９８および１００
の電圧降下によつて電圧VOUTに変換される。第５図のVGAからの信号VOUTは第１図の直
流再生増幅器２６（差動増幅器）に送られる。前
記増幅器の詳細を第６図に示す。第５図のVGA
からの信号VOUTは第６図の差動増幅器を構成
するトランジスタ１０２および１０４の入力信号
VIN２である。差動動増幅器の出力は電圧バツフ
ア１０６、オペアンプ１０８および電圧／電流コ
ンバータ１１０で構成する直流再生回路を通過す
る。直流再生回路は再生ゲート信号によつて制御
され、出力VOUT２の直流レベルを基準レベル
に復元する。バイポーラ入力信号VIN２はトランジスタ１０
２および１０４で増幅され、出力VCを与える。
この出力は電圧バツフア１０６（エミツタ・フオ
ロワ）の回路を通り、増幅器出力VOUT２を与
える。この出力の直流レベルは回路還境に応じて
時間とともに変化する。例えば、温度変化がVC
のDCレベルを変えるかもしれない。オペアンプ１０８、キヤパシタ１１２および電
圧／電流コンバータ１１０によつて直流レベルは
基準レベルに復元される。VIN2入力の交流分が
ゼロの場合、直流レベルはオペアンプ１０８の再
生ゲート信号を作動させることによつて復元され
る。オペアンプ１０８からキヤパシタ１１２、電
圧／電流コンバータ１１０および電圧バツフア１
０６にわたつて形成されるフイードバツク・ルー
プによつてVOUT２の直流レベルはVREFに等し
くなる。キヤパシタ１１２はVOUT２の直流レ
ベルをVREFに等しくするため電圧／電流コンバ
ータ１１０に電圧を与えるのに必要な電荷を蓄積
する。再生ゲート信号が取除かれたとき、キヤパ
シタ１１２は前記電圧を保持し続け、電流１１４
の値をVOUT２の直流レベルがVREFに等しくな
るように保持する。また、電圧バツフア１０６の
電圧降下が電圧バツフア１０６に流入する電流の
関数でない場合、VCの直流レベルはVREFに対
する電圧に復元される。これはトランジスタ１０
４が飽和するのを防ぐのに役立つ。 VCおよびVOUT２が直流再生し、再生ゲート
信号がオフのとき、差動増幅器は再生した直流レ
ベルに対する過渡入力信号で動作する。プリセツ
トされた時間の後、入力信号VIN２に過渡現象が
ない場合、再生ゲート信号が再び現われ、最後の
再生間隔以後の差動増幅器における直流レベルの
変化に修生する。本発明では、VREFはＡ／Ｄコ
ンバータ１６の基準電圧であるゼロ・ボルトに等
しい。転送タイミング・パルスＴは再生ゲート信
号として使用できるが、引伸ばしを必要とする。
再生ゲート信号は５個以上の空のセル（ビデオ信
号のないセル）をサンプルしなければならない。 VGA１２および直流再生増幅器２６の詳細に
ついて述べたが、VGA回路および直流再生増幅
器はいくつでも使用できることは当業者には明ら
かである。同様に、第１図に示すどの機能ブロツ
クに対しても多くの等価回路および部品を使用で
きる。

【図面の簡単な説明】

第１図はランプ輝度と、センサ・アレイおよび
Ａ／Ｄコンバータの最大動作レンジに基づくビデ
オ信号増幅器のゲインを制御するマイクロプロセ
ツサによつてスキヤナ較正を行なう本発明の良好
な実施例のブロツク図、第２図は第１図のCCD
リニア・イメージ・センサ１８の概略ブロツク
図、第３図は第２図に示すセンサにおけるビデオ
信号およびタイミング信号を示す図、第４図は第
２図のCCDアナログ・シフト・レジスタ飽和時
のビデオ信号を示す図、第５図は第１図のデイジ
タル制御可変ゲイン増幅器１２の詳細図、第６図
は第１図の差動増幅器２６の詳細図である。１０……ランプ、１２……可変ゲイン増幅器、
１４……マイクロプロセツサ、１６……Ａ／Ｄコ
ンバータ、１８……CCDリニア・イメージ・セ
ンサ、２０……白色基準ストリツプ、２２……前
置増幅器、２４……ゲイン・レジスタ、２６……
直流再生増幅器、２８……ゲート、２９……制御
レジスタ、３０……白色フオロワ回路、３２……
入力レジスタ、３３……ランプ・レジスタ、３４
……Ｄ／Ａコンバータ、３６……ランプ調整器、
４０……ROM、４２………作業用メモリ、４４
……アドレス・チヤネル、４６……データ・チヤ
ネル、５０……光電セル、５２，５４……CCD
アナログ・シフト・レジスタ、５６……電荷検出
器、５８……出力増幅器、６１……タイミング回
路、６２……AND、６４……FF、７０……ギル
バート・セル、７２……DAC、７４，７６……
電流、７８，８０，８１，８２，８３，８４……
トランジスタ、８６，８８……電流源、９０，９
２……トランジスタ、９４，９６……電流、９
８，１００……抵抗、１０２，１０４……トラン
ジスタ、１０６……電圧バツフア、１０８……オ
ペアンプ、１１０……電圧／電流コンバータ、１
１２……キヤパシタ、１１４……電流。

Claims

【特許請求の範囲】１対象領域に光照射を行う光照射手段と、上記対象領域の一連の絵素の各々から反射した
光をそれぞれ受光する一連の光感知素子であつ
て、予め定められた時間だけ光電変換を行つたの
ち変換結果を上記一連の絵素の各々の濃淡を表わ
す信号として生じるもの、からなる光感知素子ア
レイと、この光感知素子アレイの光感知素子の各々から
の信号を直列に転送して出力する転送出力手段
と、較正時に上記光照射手段の照度および上記光感
知素子アレイの光電変換の時間の一方または双方
を増分的に増大させる第１制御手段と、上記較正時に上記転送出力手段からの信号を監
視して上記転送出力手段が飽和したときに飽和検
出信号を生じる飽和検出手段と、上記較正時に上記飽和検出手段からの飽和検出
信号に応じて、上記光照射手段の照度および上記
光感知素子アレイの光電変換の時間の一方または
双方を、上記転送出力手段の飽和時の値に対し所
定の割合だけ減少させる第２制御手段とを有する
ことを特徴とする画像読取り用走査装置。