JP4056659B2 - 直流クランプ回路 - Google Patents
直流クランプ回路 Download PDFInfo
- Publication number
- JP4056659B2 JP4056659B2 JP24352499A JP24352499A JP4056659B2 JP 4056659 B2 JP4056659 B2 JP 4056659B2 JP 24352499 A JP24352499 A JP 24352499A JP 24352499 A JP24352499 A JP 24352499A JP 4056659 B2 JP4056659 B2 JP 4056659B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- amplification
- conversion
- signal
- amplifying
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【０００１】
【発明の属する技術分野】
本発明は、ビデオ信号などのように直流分を含むアナログ信号をＡ／Ｄ変換する際に、そのアナログ信号の直流レベルを所定レベルに固定する直流クランプ回路に関し、特に、利得が変化しても周波数帯域が一定である直流クランプ回路に関するものである。
【０００２】
【従来の技術】
従来、図８（Ａ）に示すようなビデオ信号をＡ／Ｄ変換器でＡ／Ｄ変換する場合には、直流クランプ回路により、ビデオ信号中の直流レベルを一定値にクランプする必要がある。このクランプには、そのビデオ信号に基づいて生成される図８（Ｂ）に示すようなクランプパルスが使用される。このように直流レベルがクランプされたビデオ信号は、Ａ／Ｄ変換器のダイナミックレンジに収まるように増幅されたのち、Ａ／Ｄ変換器でＡ／Ｄ変換される。
【０００３】
このような直流クランプ回路では、ビデオ信号のＤＣレベル（直流レベル）の変動がないことが望まれ、これを実現した従来技術としては、アメリカ特許（ＵＳｐａｔｅｎｔ）４４７３８４６号公報に記載の発明、同特許４９７０５９４号公報に記載の発明などが知られている。
【０００４】
【発明が解決しようとする課題】
ところが、アメリカ特許４４７３８４６号公報に記載の発明では、増幅回路（アンプ）の増幅率の違いによるループの安定性については、何ら考慮されていない。また、増幅回路のゲインが大きいほどループのゲインも高くなるため、最大ゲイン時に安定であるようなループの定数（具体的には、積分器の定数）にする必要がある。このため、ゲインが小さくなるとループの追従性が遅くなるという不都合がある。
【０００５】
また、同特許４９７０５９４号公報に記載の発明では、ＤＣクランプループをゲインアンプよりも後段で構成している。このため、ループの周波数帯域はゲインによらずに一定であるが、ＤＣレベルの変動分も増幅されるため、許容されるＤＣレベルの変動幅が入力換算で制限されたり、収束時間がかかるという不都合がある。
【０００６】
そこで、本発明の目的は、直流分を含むアナログ信号のＡ／Ｄ変換の際に、アナログ信号の増幅率を変化させてもそのアナログ信号に含まれる直流変動分の入力換算レンジを狭めることがなく、かつ、直流クランプの追従性が変わらない直流クランプ回路を提供することにある。
【０００７】
【課題を解決するための手段】
上記課題を解決し、本発明の目的を達成するために、請求項１〜請求項５に記載の各発明は以下のように構成した。
すなわち、請求項１に記載の発明は、直流分を含む入力アナログ信号とこの入力アナログ信号をクランプするための帰還信号とを加算する加算手段と、この加算手段の出力を増幅する第１増幅手段と、この第１増幅手段の出力をＡ／Ｄ変換してこれを出力信号として出力するＡ／Ｄ変換手段と、このＡ／Ｄ変換手段の出力を所定値と比較する比較手段と、この比較手段の出力をイネーブル信号の出力期間中に積分する積分手段と、この積分手段の出力を増幅して前記加算手段に前記帰還信号として帰還させる第２増幅手段とを備え、前記第１増幅手段と前記第２増幅手段は増幅率をそれぞれ独立に設定自在であり、前記第１増幅手段の増幅率の設定の際には、前記第１増幅手段の増幅率と前記第２増幅手段の増幅率の積が一定となるように前記第１増幅手段と前記第２増幅手段の増幅率を設定するようにしたことを特徴とするものである。
【０００８】
請求項２に記載の発明は、直流分を含む入力アナログ信号とこの入力アナログ信号をクランプするための帰還信号とを加算する加算手段と、この加算手段の出力を増幅する第１増幅手段と、この第１増幅手段の出力をＡ／Ｄ変換してこれを出力信号として出力するＡ／Ｄ変換手段と、このＡ／Ｄ変換手段の出力を所定値と比較する比較手段と、この比較手段の出力をＤ／Ａ変換するＤ／Ａ変換手段と、このＤ／Ａ変換手段の出力をイネーブル信号の出力期間中に積分し、この積分値を前記加算手段に前記帰還信号として帰還させる積分手段とを備え、前記第１増幅手段の増幅率と、前記Ｄ／Ａ変換手段のＤ／Ａ変換にかかる基準レベルとをそれぞれ独立に設定自在であり、前記第１増幅手段の増幅率の設定の際には、前記第１増幅手段の増幅率と前記Ｄ／Ａ変換手段の基準レベルの積が一定となるように前記第１増幅手段の増幅率と前記Ｄ／Ａ変換手段の基準レベルを設定するようにしたことを特徴とするものである。
【０００９】
請求項３に記載の発明は、直流分を含む入力アナログ信号とこの入力アナログ信号をクランプするための帰還信号とを加算する加算手段と、この加算手段の出力を増幅する第１増幅手段と、この第１増幅手段の出力をＡ／Ｄ変換してこれを出力信号として出力するＡ／Ｄ変換手段と、このＡ／Ｄ変換手段の出力を所定値と比較する比較手段と、この比較手段の出力をＤ／Ａ変換するＤ／Ａ変換手段と、このＤ／Ａ変換手段の出力をイネーブル信号の出力期間中に積分し、この積分値を前記加算手段に前記帰還信号として帰還させる積分手段と、この積分手段の出力を増幅して前記加算手段に前記帰還信号として帰還させる第２増幅手段とを備え、前記第１増幅手段と前記第２増幅手段の増幅率および前記Ｄ／Ａ変換手段のＤ／Ａ変換にかかる基準レベルをそれぞれ独立に設定自在であり、前記第１増幅手段の増幅率の設定の際には、前記第１増幅手段の増幅率と前記第２増幅手段の増幅率と前記Ｄ／Ａ変換手段の基準レベルとの積が一定となるように前記第１増幅手段の増幅率、前記第２増幅手段の増幅率、および前記Ｄ／Ａ変換手段の基準レベルを設定するようにしたことを特徴とするものである。
【００１０】
請求項４に記載の発明は、直流分を含む入力アナログ信号とこの入力アナログ信号をクランプするための帰還信号とを加算する加算手段と、この加算手段の出力をＡ／Ｄ変換してこれを出力信号として出力するＡ／Ｄ変換手段と、このＡ／Ｄ変換手段の出力を所定値と比較する比較手段と、この比較手段の出力をＤ／Ａ変換するＤ／Ａ変換手段と、このＤ／Ａ変換手段の出力をイネーブル信号の出力期間中に積分し、この積分値を前記加算手段に前記帰還信号として帰還させる積分手段とを備え、前記Ｄ／Ａ変換手段は、その出力レベルが前記加算手段の設定増幅率に反比例するようになっており、かつ、前記加算手段の増幅率は、前記入力アナログ信号については設定増幅率に基づいて設定され、前記加算手段、前記Ａ／Ｄ変換手段、前記比較手段、前記Ｄ／Ａ変換手段、前記積分手段、および前記加算手段への帰還信号からなるクランプループの増幅率は前記設定増幅率とは独立に設定されるようになっていることを特徴とするものである。
【００１１】
請求項５に記載の発明は、請求項１乃至請求項４のいずれかに記載の直流クランプ回路において、前記入力アナログ信号はビデオ信号であり、前記イネーブル信号は前記入力アナログ信号から生成されるクランプパルスであることを特徴とするものである。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明の直流クランプ回路の第１実施形態の全体の構成を示すブロック図である。
この第１実施形態にかかる直流クランプ回路は、図１に示すように、加算手段である加算器１と、第１増幅手段である第１増幅回路２と、Ａ／Ｄ変換手段であるＡ／Ｄ変換器３と、比較手段である比較器４と、Ｄ／Ａ変換器５と、スイッチ６と、積分手段である積分器７と、第２増幅手段である第２増幅回路８とを備えている。
【００１３】
さらに、この第１実施形態にかかる直流クランプ回路は、第１増幅回路２と第２増幅回路８とが、ゲインコントロール値ＣＯＮＴ１、ＣＯＮＴ２によって増幅率をそれぞれ独立に設定でき、第１増幅回路２の増幅率の設定の際には、その設定増幅率に依存して第２増幅回路８の増幅率を設定するようにしたものである。具体的には、第１増幅回路２の増幅率をＧ１、第２増幅回路８の増幅率をＧ２とすると、Ｇ１×Ｇ２＝一定、となるように各増幅率を設定するようにしたものである。
【００１４】
加算器１は、ビデオ信号のように直流分を含むアナログ信号と、第２増幅回路８から出力されてそのアナログ信号をクランプするための帰還信号とを加算し、その加算値を第１増幅回路２に出力するようになっている。第１増幅回路２は、加算器１から出力される加算信号を増幅してＡ／Ｄ変換器３に出力するようになっている。
【００１５】
Ａ／Ｄ変換器３は、第１増幅回路２からのアナログ形態の出力信号を所定ビットからなるデジタル信号にＡ／Ｄ変換し、このＡ／Ｄ変換されたデジタル信号を出力信号として出力端子に出力すると同時に、比較器４に出力するようになっている。比較器４は、Ａ／Ｄ変換器３から出力されるデジタル信号をデジタル形態の所定の設定値と比較し、その比較に応じたデジタル信号を出力するようになっている。
【００１６】
ここで、その所定の設定値は、後述のクランプループの形成時に、アナログ信号に含まれる直流分のＡ／Ｄ変換値（Ａ／Ｄ変換器３の出力）をいくらに設定するかによって決定される値である。
Ｄ／Ａ変換器５は、比較器４からのデジタル形態の信号をアナログ信号にＤ／Ａ変換して積分器７に出力するようになっている。スイッチ６は、Ｄ／Ａ変換器５の出力側と積分器７の入力側との間に設けられ、イネーブル信号によりその接点が開閉自在になっている。
【００１７】
積分器７は、イネーブル信号によりスイッチ６の接点が閉状態のときに、Ｄ／Ａ変換器５からの出力信号を積分し、その積分値を第２増幅回路８に出力するようになっている。第２増幅回路８は、積分器７の出力を入力して増幅して加算器１に上記の帰還信号として出力するようになっている。
次に、このような構成からなる第１実施形態の直流クランプ回路の動作について、図１を参照して説明する。
【００１８】
いま、スイッチ６を開閉するイネーブル信号が「Ｈ」レベルとすると、スイッチ６が閉状態となってクランプループを形成される。このときに、加算器１にビデオ信号のように直流分を含むアナログ信号が入力されると、そのアナログ信号と第２増幅回路８から出力されそのアナログ信号をクランプするための帰還信号とが加算器１で加算され、この加算信号は第１増幅回路２に出力される。
【００１９】
第１増幅回路２では、その加算信号が増幅されてＡ／Ｄ変換器３に出力される。Ａ／Ｄ変換器３では、第１増幅回路２の出力が所定ビットのデジタル信号にＡ／Ｄ変換され、そのデジタル信号が出力信号として出力端子に出力されると同時に、比較器４に出力される。
比較器４では、そのデジタル信号が設定値と比較され、その比較結果がデジタル信号でＤ／Ａ変換器５に出力される。Ｄ／Ａ変換器５では、そのデジタル信号がアナログ信号にＤ／Ａ変換される。スイッチ６は、クランプループの形成時にはその接点が閉状態になるので、その閉状態の期間にＤ／Ａ変換器５から出力されるアナログ信号が積分器７で積分される。この積分器７の出力信号は、第２増幅回路８で増幅されて加算器１に帰還される。
【００２０】
このような動作により、クランプループが形成されるイネーブル信号が「Ｈ」レベルの期間には、比較器４の設定値とＡ／Ｄ変換器３のＡ／Ｄ変換値との差が零になっていき、積分器７の出力が所定値に収束されていく。
以上説明したように、この第１実施形態に係る直流クランプ回路では、第１増幅回路２と第２増幅回路８とが、ゲインコントロール値ＣＯＮＴ１、ＣＯＮＴ２によって増幅率をそれぞれ独立に設定でき、第１増幅回路２の増幅率の設定の際には、その設定増幅率に依存して第２増幅回路８の増幅率を設定するようにした。このため、第１実施形態では、ビデオ信号のような直流分を含む入力アナログ信号の増幅率を変化させても直流変動分の入力換算レンジを狭めることがなく、かつ、直流クランプの追従性が変わらない。
【００２１】
次に、本発明の第２実施形態にかかる直流クランプ回路について、図２を参照して説明する。
この第２実施形態にかかる直流クランプ回路は、図１のＤ／Ａ変換器５を図２に示すＤ／Ａ変換器５Ａに置き換えたものであり、第１増幅回路２と第２増幅回路８とが、ゲインコントロール値ＣＯＮＴ１、ＣＯＮＴ２によって増幅率をそれぞれ独立に設定できる上に、上記のＤ／Ａ変換器５Ａは、Ｄ／Ａ変換にかかる基準レベルを独立に設定できるようにしたものである。
【００２２】
さらに、この第２実施形態では、第１増幅回路２の増幅率の設定の際には、その設定増幅率に依存して第２増幅回路８の増幅率とＤ／Ａ変換器５Ａの基準レベルを設定するようにした。具体的には、第１増幅回路２の増幅率をＧ１、第２増幅回路８の増幅率をＧ２、Ｄ／Ａ変換器５Ａの基準レベルＲＬとすると、Ｇ１×Ｇ２×ＲＬ＝一定、となるように各値を設定するようにした。
【００２３】
この第２実施形態の他の部分の構成は図１の第１実施形態と同様であるので、同一部分には同一符号を付してその説明は省略するものとする。また、この第２実施形態の動作は、第１実施形態の動作と基本的に同様であるので、その動作の説明はここでは省略する。
以上のような構成からなる第２実施形態にかかる直流クランプ回路によれば、第１実施形態と同様な効果を得ることができる。
【００２４】
なお、この第２実施形態では、第２増幅回路８を備えているが、その第２増幅回路８は必ずしも必要ではなく、省略することも可能である。この場合には、第１増幅回路２の増幅率の設定の際には、その設定増幅率に依存してＤ／Ａ変換器５Ａの基準レベルを設定することになる。
次に、本発明の第３実施形態にかかる直流クランプ回路について、図３を参照して説明する。
【００２５】
この第３実施形態にかかる直流クランプ回路は、図１に示す加算器１、第１増幅回路２、および第２増幅回路８を、図３に示すように、増幅回路１１により具体化したものであり、他の部分の構成は図１と同様であるので、同一部分には同一符号を付してその説明は適宜省略するものとする。
増幅回路１１は、図３に示すように、オペアンプ（演算増幅器）１１１、コンデンサ１１２、１１３、１１４、およびスイッチ１１５〜１２１から構成されている。
【００２６】
さらに詳述すると、ビデオ信号Ｖｉのようなアナログ信号が入力される入力端子が、スイッチ１１５とコンデンサ１１２を介してオペアンプ１１１の反転入力端子（−端子）に接続されている。その直列接続されたスイッチ１１５とコンデンサ１１２の両端に、直列接続されたスイッチ１１６とコンデンサ１１３が並列に接続されている。スイッチ１１５とコンデンサ１１３の共通接続部は、スイッチ１１７を介してオペアンプ１１１の出力端子に接続されている。スイッチ１１６とコンデンサ１１３の共通接続部は、スイッチ１１８を介して接地されている。
【００２７】
積分器７の出力Ｖｉｎｔが、スイッチ１２０およびコンデンサ１１４を介してオペアンプ１１１の反転入力端子に入力されるようになっている。スイッチ１２０とコンデンサ１１４の共通接続部は、スイッチ１２１を介して接地されている。オペアンプ１１１の非反転入力端子（＋端子）は、接地されている。また、オペアンプ１１１の出力端子と非反転入力端子との間には、スイッチ１１９が接続されている。さらに、オペアンプ１１１の出力Ｖｏは、Ａ／Ｄ変換器４に出力されるようになっている。
【００２８】
コンデンサ１１２の容量はｎ×Ｃからなり、ｎはオペアンプ１１１の設定ゲイン（設定増幅率）であり、この設定ゲインｎは、０＜ｎ≦１の関係にあるものとする。また、コンデンサ１１３の容量は、（１−ｎ）×Ｃからなるものとする。さらに、コンデンサ１１４の容量は、ｎ×Ｃ’である。
スイッチ１１５、１１６、１１９、１２０の各接点は、サンプルパルスＳ１により開閉制御され、そのサンプルパルスＳ１が「Ｈ」レベルのときにその各接点が閉状態になるようになっている。また、スイッチ１１７、１１８、１２１の各接点は、ホールドパルスＳ２により開閉制御され、そのホールドパルスＳ２が「Ｈ」レベルのときにその各接点が閉状態になるようになっている。スイッチ６の接点は、クランプパルスにより開閉制御され、クランプパルスが「Ｈ」レベルのときに接点が閉状態になるようになっている。
【００２９】
次に、このような構成からなる第３実施形態の直流クランプ回路の動作について、図３〜図５を参照して説明する。
まず、増幅回路１１の動作について、数式を用いて説明する。図３に示すように、増幅回路１１に入力されるビデオ信号をＶｉ、増幅回路１１の出力電圧をＶｏ、積分器７の出力をＶｉｎｔとする。そして、オペアンプ１１１の非反転入力端子の電荷Ｑは、スイッチ１１５、１１６、１１９、１２０の各接点が閉状態になるサンプル期間（サンプルフェーズ）では次の（１）式となり、スイッチ１１７、１１８、１２１の各接点が閉状態になるホールド期間（ホールドフェーズ）では次の（２）式となる。
【００３０】
Ｑ＝（１−ｎ）×Ｃ×（−Ｖｉ）＋ｎ×Ｃ×（−Ｖｉ）＋ｎ×Ｃ’×Ｖｉｎｔ …（１）
Ｑ＝ｎ×Ｃ×（−Ｖｏ） …（２）
そして、その電荷Ｑは、サンプルフェーズとホールドフェーズとでは等しいので、（１）式＝（２）式とすると、次の（３）式が成立する。
【００３１】
Ｖｏ＝（Ｖｉ／ｎ）−Ｖｉｎｔ×（Ｃ’／Ｃ） …（３）
ここで、（３）式中におけるｎは、増幅回路１１の設定ゲイン（設定増幅率）である。
（３）式から増幅回路１１の出力電圧Ｖｏは、設定ゲインｎに依存する入力ビデオ信号Ｖｉと、その設定ゲインｎに依存せずにクランプループのゲイン（Ｃ’／Ｃ）に依存する積分器７の出力Ｖｉｎｔとからなる。
【００３２】
従って、この第３実施形態にかかる直流クランプ回路では、クランプループのゲイン（Ｃ’／Ｃ）を適当に選べば、設定ゲインｎに依存することなく周波数帯域が一定なクランプループを構成できる。
次に、この第３実施形態の直流クランプ回路の全体の動作について、図４および図５を参照して説明する。
【００３３】
いま、図４（Ａ）に示すようなビデオ信号Ｖｉが増幅回路１１に入力され、図４（Ｂ）に示すように時刻ｔ１においてクランプパルスが「Ｈ」レベルになると、この「Ｈ」レベルの期間Ｔ１だけスイッチ６の接点が閉状態になり、クランプループが形成される。
期間Ｔ１では、サンプルパルスＳ１の「Ｈ」レベルと、ホールドパルスＳ２の「Ｈ」レベルとが交互に繰り返す。このため、サンプルパルスＳ１の「Ｈ」レベルのときには、スイッチ１１５、１１６、１１９、１２０の各接点が閉状態になり、コンデンサ１１２、１１３はビデオ信号Ｖｉに応じた電圧まで充電される一方、コンデンサ１１４は積分器７の出力に応じた電圧まで充電される。
【００３４】
一方、ホールドパルスＳ２が「Ｈ」レベルのときには、スイッチ１１５、１１６、１１９、１２０の各接点が開状態になり、スイッチ１１７、１１８、１２１の各接点が閉状態になり、コンデンサ１１２、１１３の電位とコンデンサ１１４の電位がオペアンプ１１１で加算され、この加算信号がＡ／Ｄ変換器３に出力される。
【００３５】
Ａ／Ｄ変換器３では、その加算信号が所定ビットのデジタル信号にＡ／Ｄ変換され、そのデジタル信号が出力信号として出力端子に出力されると同時に、比較器４に出力される。比較器４では、そのデジタル信号が設定値と比較され、その比較結果がデジタル信号でＤ／Ａ変換器５に出力される。Ｄ／Ａ変換器５では、そのデジタル信号がアナログ信号にＤ／Ａ変換される。スイッチ６は、上述のように、クランクパルスが「Ｈ」レベルのときにはその接点が閉状態になるので、その閉状態の期間Ｔ１にＤ／Ａ変換器５から出力されるアナログ信号が積分器７で積分される。
【００３６】
このような動作により、クランプループが形成される期間Ｔ１には、比較器４の設定値とＡ／Ｄ変換器３のＡ／Ｄ変換値との差が零になっていき、これにより、積分器７の出力Ｖｉｎｔが、図４（Ｅ）に示すように、所定の値に収束していく。
ところで、サンプルパルスＳ１とホールドパルスＳ２の周波数は数１０ＭＨｚであり、クランプパルスの周波数は数ＫＨｚであるので、図４の期間Ｔ２における各部の拡大波形は図５に示すようになる。
【００３７】
図４の期間Ｔ２では、図５（Ｂ）に示すように、サンプルパルスＳ１が「Ｈ」レベルの期間Ｔ３には、スイッチ１１５、１１６、１１９、１２０の各接点が閉状態になる。このときには、コンデンサ１１２、１１３には図５（Ａ）に示すビデオ信号Ｖｉに応じた電荷が充電され、このとき積分器７の出力は変化しないので、コンデンサ１１４の充電電圧は固定されたままである。このため、期間Ｔ３のときには、増幅回路１１（オペアンプ１１１）の出力電圧Ｖｏは、コンデンサ１１２、１１３の充電電圧とコンデンサ１１４の充電電圧とが加算された電圧となり、その波形は図５（Ｄ）に示すようになる。
【００３８】
一方、ホールドパルスＳ２が「Ｈ」レベルの期間Ｔ４には、スイッチ１１５、１１６、１１９、１２０の各接点が開状態になり、スイッチ１１７、１１８、１２１の各接点が閉状態になる。このときには、増幅回路１１の出力電圧Ｖｏは、図５（Ｄ）のようにコンデンサ１１２、１１３の電圧とコンデンサ１１４の電圧とが加算された電圧に保持される。
【００３９】
以上説明したように、この第３実施形態の直流クランプ回路では、（３）式からわかるように、増幅回路１１の出力電圧Ｖｏが、設定ゲインｎに依存する入力ビデオ信号Ｖｉと、その設定ゲインｎに依存せずにクランプループのゲイン（Ｃ’／Ｃ）に依存する積分器７の出力Ｖｉｎｔとからなる。従って、この第３実施形態にかかる直流クランプ回路では、クランプループのゲイン（Ｃ’／Ｃ）を適当に選べば、増幅回路１１の設定ゲインｎに依存することなく周波数帯域が一定なクランプループを構成できる。
【００４０】
次に、本発明の第４実施形態にかかる直流クランプ回路について、図６を参照して説明する。
この第４実施形態にかかる直流クランプ回路は、図２に示す加算器１、第１増幅回路２、Ｄ／Ａ変換器５Ａ、および第２増幅回路８を、図６に示すように、加算回路３１、電流出力型Ｄ／Ａ変換器３２、オペアンプ７１とコンデンサ７１から構成される積分器７などにより具体化したものであり、他の部分の構成は、図２と同様であるので、同一部分には同一符号を付してその説明は適宜省略するものとする。
【００４１】
加算回路３１は、図６に示すように、オペアンプ３１１と、抵抗３１２〜３１４から構成されている。すなわち、オペアンプ３１の反転入力端子（−端子）に、抵抗３１２を介してビデオ信号Ｖｉが入力されると同時に、抵抗３１３を介して積分器７の出力が入力されるようになっている。オペアンプ３１１の非反転入力端子は接地されている。また、オペアンプ３１１の出力端子と反転入力端子との間には、帰還用の抵抗３１４が接続されている。
【００４２】
ここで、抵抗３１２の抵抗値をＲ、抵抗３１３の抵抗値をＲ’、抵抗３１４の抵抗値をｎ×Ｒとすると、加算回路３１のビデオ信号Ｖｉに対する設定ゲインは（ｎ×Ｒ）／Ｒとなる。また、加算回路３１の積分器７の出力Ｖｉｎｔに対する設定ゲインは（ｎ×Ｒ）／Ｒ’となり、積分器７の出力Ｖｉｎｔはその設定ゲインに依存することになる。
【００４３】
しかし、積分器７への入力、すなわち電流出力型Ｄ／Ａ変換器３２の出力が設定ゲインｎに依存するように構成されている。すなわち、電流出力型Ｄ／Ａ変換器３２は、自己の基準電流（Ｉｒｅｆ）を生成する基準電流生成回路３３を備えている。
この基準電流生成回路３３は、図６に示すように、オペアンプ３３１と、抵抗値がｎ×Ｒからなる抵抗３３２と、ＰＭＯＳトランジスタ３３３、３３４とから構成されている。
【００４４】
さらに詳述すると、オペアンプ３３１は、その反転入力端子に基準電圧Ｖｒｅｆが供給され、その非反転入力端子は抵抗３３２を介して接地されている。また、オペアンプ３３１の出力端子はＰＭＯＳトランジスタ３３３、３３４の各ゲートに接続されている。ＭＯＳトランジスタ３３３のソースは電源に接続され、そのドレインはオペアンプ３３１の非反転入力端子に接続されている。ＭＯＳトランジスタ３３４のソースは電源に接続され、そのドレインは電流出力型Ｄ／Ａ変換器３２に、Ｉｒｅｆ＝Ｖｒｅｆ／（ｎ×Ｒ）の基準電流が供給されるようになっている。
【００４５】
このように構成される電流出力型Ｄ／Ａ変換器３２では、その出力レベルが設定ゲインｎに反比例するようになる。この結果、加算回路３１の出力Ｖｏは、次の（４）式のようになる。
Ｖｏ＝ｎ×Ｖｉ−α×（Ｒ／Ｒ’）×Ｖｉｎｔ …（４）
ここで、（４）式中のαは、基準電流Ｉｒｅｆの電流量や積分器７のコンデンサ７２の容量値で決まる任意の係数で、クランプループのゲイン（増幅率）を決めるものである。
【００４６】
（４）式から加算回路３１の出力Ｖｏは、設定ゲインｎに依存する入力ビデオ信号Ｖｉと、その設定ゲインに依存せずにクランプループのゲインα×（Ｒ／Ｒ’）に依存する積分器７の出力Ｖｉｎｔとからなる。従って、この第４実施形態では、クランプループのα×（Ｒ／Ｒ’）を適当に選べば、設定ゲインに依存することなく周波数帯域が一定なクランプループを構成できる。
【００４７】
次に、このような構成からなる第４実施形態の直流クランプ回路の動作について、図６および図７を参照して説明する。
いま、図７（Ａ）に示すようなビデオ信号Ｖｉが加算器３１に入力され、図６（Ｂ）に示すように時刻ｔ１においてクランプパルスが「Ｈ」レベルになると、この「Ｈ」レベルの期間Ｔ１だけスイッチ６の接点が閉状態になる。
【００４８】
期間Ｔ１においては、ビデオ信号Ｖｉと積分器７の出力Ｖｉｎｔが加算回路３１で加算されると同時に増幅され、加算回路３１からは図７（Ｃ）に示すような増幅された出力Ｖｏが得られる。Ａ／Ｄ変換器３では、その加算回路３１の出力Ｖｏが所定ビットのデジタル信号にＡ／Ｄ変換され、そのデジタル信号が出力信号として出力端子に出力されると同時に、比較器４に出力される。
【００４９】
比較器４では、そのデジタル信号を設定値と比較し、その比較結果をデジタル信号で電流出力型Ｄ／Ａ変換器３２に出力する。電流出力型Ｄ／Ａ変換器３２では、そのデジタル信号がアナログ信号にＤ／Ａ変換される。スイッチ６は、上述のように、クランプパルスが「Ｈ」レベルのときにはその接点が閉状態になるので、その閉状態の期間Ｔ１に電流出力型Ｄ／Ａ変換器３２から出力されるアナログ信号が積分器７で積分される。
【００５０】
このような動作により、クランプループが形成されるクランプパルスが「Ｈ」レベルの期間Ｔ１には、比較器４の設定値とＡ／Ｄ変換器３のＡ／Ｄ変換値との差が零になっていき、これにより、積分器７の出力Ｖｉｎｔは、図７（Ｄ）に示すように所定値に収束されていく。
以上説明したように、この第４実施形態にかかる直流クランプ回路では、（４）式に示すように、加算回路３１の出力Ｖｏは、設定ゲインｎに依存する入力ビデオ信号Ｖｉと、その設定ゲインに依存せずにクランプループのゲインα×（Ｒ／Ｒ’）に依存する積分器７の出力Ｖｉｎｔとからなる。従って、この第４実施形態にかかる直流クランプ回路では、クランプループのα×（Ｒ／Ｒ’）を適当に選べば、設定ゲインに依存することなく周波数帯域が一定なクランプループを構成できる。
【００５１】
なお、上記の実施形態において、例えば、第３実施形態のように増幅回路１１を容量比で実現した場合には、比較的荒いゲインステップを行う第１段階（ラフステージ）と、比較的細かなゲインステップを行う第２段階（ファインステージ）に分けてプログラマブルゲインアンプを構成することが可能である。この場合には、積分器側のゲインコントロールの実現方法として、第１段階の分を第３実施形態のように容量比で、第２段階の分を第４実施形態のようにＤ／Ａ変換器の基準レベルの微調整で、それぞれ行うようにしても良い。
【００５２】
【発明の効果】
以上述べたように、請求項１に係る発明では、第１増幅手段と第２増幅手段は増幅率をそれぞれ独立に設定自在であり、第１増幅手段の増幅率の設定の際には、第１増幅手段の増幅率と第２増幅手段の増幅率の積が一定となるように第１増幅手段と第２増幅手段の増幅率を設定するようにした。このため、請求項１に係る発明では、直流分を含むアナログ信号のＡ／Ｄ変換の際に、アナログ信号の増幅率を変化させてもそのアナログ信号に含まれる直流変動分の入力換算レンジを狭めることがなく、かつ、直流クランプの追従性が変わることがないという効果が得られる。
【００５３】
また、請求項２に係る発明では、第１増幅手段の増幅率と、Ｄ／Ａ変換手段のＤ／Ａ変換にかかる基準レベルとをそれぞれ独立に設定自在であり、第１増幅手段の増幅率の設定の際には、第１増幅手段の増幅率とＤ／Ａ変換手段の基準レベルの積が一定となるように第１増幅手段の増幅率とＤ／Ａ変換手段の基準レベルを設定するようにしたので、請求項１に係る発明と同様な効果を得ることができる。
【００５４】
また、請求項４に係る発明では、Ｄ／Ａ変換手段が、その出力レベルが加算手段の設定増幅率に反比例するようになっており、かつ、加算手段が、入力アナログ信号については設定ゲインに基づいて設定され、加算手段、Ａ／Ｄ変換手段、比較手段、Ｄ／Ａ変換手段、積分手段、および加算手段への帰還信号からなるクランプループの増幅率は前記設定増幅率とは独立に設定されるように構成したので、請求項１に係る発明と同様な効果を得ることができる。
【００５５】
さらに、請求項５に係る発明では、ビデオ信号について適用するようにしたので、ビデオ信号のＡ／Ｄ変換の際に、ビデオ信号の増幅率を変化させてもそのアナログ信号に含まれる直流変動分の入力換算レンジを狭めることがなく、かつ、直流クランプの追従性が変わることがないという効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１実施形態にかかる直流クランプ回路の全体の構成を示すブロック図である。
【図２】本発明の第２実施形態にかかる直流クランプ回路の全体の構成を示すブロック図である。
【図３】本発明の第３実施形態にかかる直流クランプ回路の全体の構成を示すブロック図である。
【図４】図３の各部の波形図である。
【図５】図４の一部を拡大した波形図である。
【図６】本発明の第４実施形態にかかる直流クランプ回路の全体の構成を示すブロック図である。
【図７】図６の各部の波形図である。
【図８】従来技術を説明するための波形図である。
【符号の説明】
１ 加算器
２ 第１増幅回路
３ Ａ／Ｄ変換器
４ 比較器
５、Ｄ／Ａ変換器
５Ａ Ｄ／Ａ変換器
６ スイッチ
７ 積分器
８ 第２増幅回路
１１ 増幅回路
３１ 加算器
３２ 電流出力型Ｄ／Ａ変換器
３３ 基準電流生成回路
【発明の属する技術分野】
本発明は、ビデオ信号などのように直流分を含むアナログ信号をＡ／Ｄ変換する際に、そのアナログ信号の直流レベルを所定レベルに固定する直流クランプ回路に関し、特に、利得が変化しても周波数帯域が一定である直流クランプ回路に関するものである。
【０００２】
【従来の技術】
従来、図８（Ａ）に示すようなビデオ信号をＡ／Ｄ変換器でＡ／Ｄ変換する場合には、直流クランプ回路により、ビデオ信号中の直流レベルを一定値にクランプする必要がある。このクランプには、そのビデオ信号に基づいて生成される図８（Ｂ）に示すようなクランプパルスが使用される。このように直流レベルがクランプされたビデオ信号は、Ａ／Ｄ変換器のダイナミックレンジに収まるように増幅されたのち、Ａ／Ｄ変換器でＡ／Ｄ変換される。
【０００３】
このような直流クランプ回路では、ビデオ信号のＤＣレベル（直流レベル）の変動がないことが望まれ、これを実現した従来技術としては、アメリカ特許（ＵＳｐａｔｅｎｔ）４４７３８４６号公報に記載の発明、同特許４９７０５９４号公報に記載の発明などが知られている。
【０００４】
【発明が解決しようとする課題】
ところが、アメリカ特許４４７３８４６号公報に記載の発明では、増幅回路（アンプ）の増幅率の違いによるループの安定性については、何ら考慮されていない。また、増幅回路のゲインが大きいほどループのゲインも高くなるため、最大ゲイン時に安定であるようなループの定数（具体的には、積分器の定数）にする必要がある。このため、ゲインが小さくなるとループの追従性が遅くなるという不都合がある。
【０００５】
また、同特許４９７０５９４号公報に記載の発明では、ＤＣクランプループをゲインアンプよりも後段で構成している。このため、ループの周波数帯域はゲインによらずに一定であるが、ＤＣレベルの変動分も増幅されるため、許容されるＤＣレベルの変動幅が入力換算で制限されたり、収束時間がかかるという不都合がある。
【０００６】
そこで、本発明の目的は、直流分を含むアナログ信号のＡ／Ｄ変換の際に、アナログ信号の増幅率を変化させてもそのアナログ信号に含まれる直流変動分の入力換算レンジを狭めることがなく、かつ、直流クランプの追従性が変わらない直流クランプ回路を提供することにある。
【０００７】
【課題を解決するための手段】
上記課題を解決し、本発明の目的を達成するために、請求項１〜請求項５に記載の各発明は以下のように構成した。
すなわち、請求項１に記載の発明は、直流分を含む入力アナログ信号とこの入力アナログ信号をクランプするための帰還信号とを加算する加算手段と、この加算手段の出力を増幅する第１増幅手段と、この第１増幅手段の出力をＡ／Ｄ変換してこれを出力信号として出力するＡ／Ｄ変換手段と、このＡ／Ｄ変換手段の出力を所定値と比較する比較手段と、この比較手段の出力をイネーブル信号の出力期間中に積分する積分手段と、この積分手段の出力を増幅して前記加算手段に前記帰還信号として帰還させる第２増幅手段とを備え、前記第１増幅手段と前記第２増幅手段は増幅率をそれぞれ独立に設定自在であり、前記第１増幅手段の増幅率の設定の際には、前記第１増幅手段の増幅率と前記第２増幅手段の増幅率の積が一定となるように前記第１増幅手段と前記第２増幅手段の増幅率を設定するようにしたことを特徴とするものである。
【０００８】
請求項２に記載の発明は、直流分を含む入力アナログ信号とこの入力アナログ信号をクランプするための帰還信号とを加算する加算手段と、この加算手段の出力を増幅する第１増幅手段と、この第１増幅手段の出力をＡ／Ｄ変換してこれを出力信号として出力するＡ／Ｄ変換手段と、このＡ／Ｄ変換手段の出力を所定値と比較する比較手段と、この比較手段の出力をＤ／Ａ変換するＤ／Ａ変換手段と、このＤ／Ａ変換手段の出力をイネーブル信号の出力期間中に積分し、この積分値を前記加算手段に前記帰還信号として帰還させる積分手段とを備え、前記第１増幅手段の増幅率と、前記Ｄ／Ａ変換手段のＤ／Ａ変換にかかる基準レベルとをそれぞれ独立に設定自在であり、前記第１増幅手段の増幅率の設定の際には、前記第１増幅手段の増幅率と前記Ｄ／Ａ変換手段の基準レベルの積が一定となるように前記第１増幅手段の増幅率と前記Ｄ／Ａ変換手段の基準レベルを設定するようにしたことを特徴とするものである。
【０００９】
請求項３に記載の発明は、直流分を含む入力アナログ信号とこの入力アナログ信号をクランプするための帰還信号とを加算する加算手段と、この加算手段の出力を増幅する第１増幅手段と、この第１増幅手段の出力をＡ／Ｄ変換してこれを出力信号として出力するＡ／Ｄ変換手段と、このＡ／Ｄ変換手段の出力を所定値と比較する比較手段と、この比較手段の出力をＤ／Ａ変換するＤ／Ａ変換手段と、このＤ／Ａ変換手段の出力をイネーブル信号の出力期間中に積分し、この積分値を前記加算手段に前記帰還信号として帰還させる積分手段と、この積分手段の出力を増幅して前記加算手段に前記帰還信号として帰還させる第２増幅手段とを備え、前記第１増幅手段と前記第２増幅手段の増幅率および前記Ｄ／Ａ変換手段のＤ／Ａ変換にかかる基準レベルをそれぞれ独立に設定自在であり、前記第１増幅手段の増幅率の設定の際には、前記第１増幅手段の増幅率と前記第２増幅手段の増幅率と前記Ｄ／Ａ変換手段の基準レベルとの積が一定となるように前記第１増幅手段の増幅率、前記第２増幅手段の増幅率、および前記Ｄ／Ａ変換手段の基準レベルを設定するようにしたことを特徴とするものである。
【００１０】
請求項４に記載の発明は、直流分を含む入力アナログ信号とこの入力アナログ信号をクランプするための帰還信号とを加算する加算手段と、この加算手段の出力をＡ／Ｄ変換してこれを出力信号として出力するＡ／Ｄ変換手段と、このＡ／Ｄ変換手段の出力を所定値と比較する比較手段と、この比較手段の出力をＤ／Ａ変換するＤ／Ａ変換手段と、このＤ／Ａ変換手段の出力をイネーブル信号の出力期間中に積分し、この積分値を前記加算手段に前記帰還信号として帰還させる積分手段とを備え、前記Ｄ／Ａ変換手段は、その出力レベルが前記加算手段の設定増幅率に反比例するようになっており、かつ、前記加算手段の増幅率は、前記入力アナログ信号については設定増幅率に基づいて設定され、前記加算手段、前記Ａ／Ｄ変換手段、前記比較手段、前記Ｄ／Ａ変換手段、前記積分手段、および前記加算手段への帰還信号からなるクランプループの増幅率は前記設定増幅率とは独立に設定されるようになっていることを特徴とするものである。
【００１１】
請求項５に記載の発明は、請求項１乃至請求項４のいずれかに記載の直流クランプ回路において、前記入力アナログ信号はビデオ信号であり、前記イネーブル信号は前記入力アナログ信号から生成されるクランプパルスであることを特徴とするものである。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明の直流クランプ回路の第１実施形態の全体の構成を示すブロック図である。
この第１実施形態にかかる直流クランプ回路は、図１に示すように、加算手段である加算器１と、第１増幅手段である第１増幅回路２と、Ａ／Ｄ変換手段であるＡ／Ｄ変換器３と、比較手段である比較器４と、Ｄ／Ａ変換器５と、スイッチ６と、積分手段である積分器７と、第２増幅手段である第２増幅回路８とを備えている。
【００１３】
さらに、この第１実施形態にかかる直流クランプ回路は、第１増幅回路２と第２増幅回路８とが、ゲインコントロール値ＣＯＮＴ１、ＣＯＮＴ２によって増幅率をそれぞれ独立に設定でき、第１増幅回路２の増幅率の設定の際には、その設定増幅率に依存して第２増幅回路８の増幅率を設定するようにしたものである。具体的には、第１増幅回路２の増幅率をＧ１、第２増幅回路８の増幅率をＧ２とすると、Ｇ１×Ｇ２＝一定、となるように各増幅率を設定するようにしたものである。
【００１４】
加算器１は、ビデオ信号のように直流分を含むアナログ信号と、第２増幅回路８から出力されてそのアナログ信号をクランプするための帰還信号とを加算し、その加算値を第１増幅回路２に出力するようになっている。第１増幅回路２は、加算器１から出力される加算信号を増幅してＡ／Ｄ変換器３に出力するようになっている。
【００１５】
Ａ／Ｄ変換器３は、第１増幅回路２からのアナログ形態の出力信号を所定ビットからなるデジタル信号にＡ／Ｄ変換し、このＡ／Ｄ変換されたデジタル信号を出力信号として出力端子に出力すると同時に、比較器４に出力するようになっている。比較器４は、Ａ／Ｄ変換器３から出力されるデジタル信号をデジタル形態の所定の設定値と比較し、その比較に応じたデジタル信号を出力するようになっている。
【００１６】
ここで、その所定の設定値は、後述のクランプループの形成時に、アナログ信号に含まれる直流分のＡ／Ｄ変換値（Ａ／Ｄ変換器３の出力）をいくらに設定するかによって決定される値である。
Ｄ／Ａ変換器５は、比較器４からのデジタル形態の信号をアナログ信号にＤ／Ａ変換して積分器７に出力するようになっている。スイッチ６は、Ｄ／Ａ変換器５の出力側と積分器７の入力側との間に設けられ、イネーブル信号によりその接点が開閉自在になっている。
【００１７】
積分器７は、イネーブル信号によりスイッチ６の接点が閉状態のときに、Ｄ／Ａ変換器５からの出力信号を積分し、その積分値を第２増幅回路８に出力するようになっている。第２増幅回路８は、積分器７の出力を入力して増幅して加算器１に上記の帰還信号として出力するようになっている。
次に、このような構成からなる第１実施形態の直流クランプ回路の動作について、図１を参照して説明する。
【００１８】
いま、スイッチ６を開閉するイネーブル信号が「Ｈ」レベルとすると、スイッチ６が閉状態となってクランプループを形成される。このときに、加算器１にビデオ信号のように直流分を含むアナログ信号が入力されると、そのアナログ信号と第２増幅回路８から出力されそのアナログ信号をクランプするための帰還信号とが加算器１で加算され、この加算信号は第１増幅回路２に出力される。
【００１９】
第１増幅回路２では、その加算信号が増幅されてＡ／Ｄ変換器３に出力される。Ａ／Ｄ変換器３では、第１増幅回路２の出力が所定ビットのデジタル信号にＡ／Ｄ変換され、そのデジタル信号が出力信号として出力端子に出力されると同時に、比較器４に出力される。
比較器４では、そのデジタル信号が設定値と比較され、その比較結果がデジタル信号でＤ／Ａ変換器５に出力される。Ｄ／Ａ変換器５では、そのデジタル信号がアナログ信号にＤ／Ａ変換される。スイッチ６は、クランプループの形成時にはその接点が閉状態になるので、その閉状態の期間にＤ／Ａ変換器５から出力されるアナログ信号が積分器７で積分される。この積分器７の出力信号は、第２増幅回路８で増幅されて加算器１に帰還される。
【００２０】
このような動作により、クランプループが形成されるイネーブル信号が「Ｈ」レベルの期間には、比較器４の設定値とＡ／Ｄ変換器３のＡ／Ｄ変換値との差が零になっていき、積分器７の出力が所定値に収束されていく。
以上説明したように、この第１実施形態に係る直流クランプ回路では、第１増幅回路２と第２増幅回路８とが、ゲインコントロール値ＣＯＮＴ１、ＣＯＮＴ２によって増幅率をそれぞれ独立に設定でき、第１増幅回路２の増幅率の設定の際には、その設定増幅率に依存して第２増幅回路８の増幅率を設定するようにした。このため、第１実施形態では、ビデオ信号のような直流分を含む入力アナログ信号の増幅率を変化させても直流変動分の入力換算レンジを狭めることがなく、かつ、直流クランプの追従性が変わらない。
【００２１】
次に、本発明の第２実施形態にかかる直流クランプ回路について、図２を参照して説明する。
この第２実施形態にかかる直流クランプ回路は、図１のＤ／Ａ変換器５を図２に示すＤ／Ａ変換器５Ａに置き換えたものであり、第１増幅回路２と第２増幅回路８とが、ゲインコントロール値ＣＯＮＴ１、ＣＯＮＴ２によって増幅率をそれぞれ独立に設定できる上に、上記のＤ／Ａ変換器５Ａは、Ｄ／Ａ変換にかかる基準レベルを独立に設定できるようにしたものである。
【００２２】
さらに、この第２実施形態では、第１増幅回路２の増幅率の設定の際には、その設定増幅率に依存して第２増幅回路８の増幅率とＤ／Ａ変換器５Ａの基準レベルを設定するようにした。具体的には、第１増幅回路２の増幅率をＧ１、第２増幅回路８の増幅率をＧ２、Ｄ／Ａ変換器５Ａの基準レベルＲＬとすると、Ｇ１×Ｇ２×ＲＬ＝一定、となるように各値を設定するようにした。
【００２３】
この第２実施形態の他の部分の構成は図１の第１実施形態と同様であるので、同一部分には同一符号を付してその説明は省略するものとする。また、この第２実施形態の動作は、第１実施形態の動作と基本的に同様であるので、その動作の説明はここでは省略する。
以上のような構成からなる第２実施形態にかかる直流クランプ回路によれば、第１実施形態と同様な効果を得ることができる。
【００２４】
なお、この第２実施形態では、第２増幅回路８を備えているが、その第２増幅回路８は必ずしも必要ではなく、省略することも可能である。この場合には、第１増幅回路２の増幅率の設定の際には、その設定増幅率に依存してＤ／Ａ変換器５Ａの基準レベルを設定することになる。
次に、本発明の第３実施形態にかかる直流クランプ回路について、図３を参照して説明する。
【００２５】
この第３実施形態にかかる直流クランプ回路は、図１に示す加算器１、第１増幅回路２、および第２増幅回路８を、図３に示すように、増幅回路１１により具体化したものであり、他の部分の構成は図１と同様であるので、同一部分には同一符号を付してその説明は適宜省略するものとする。
増幅回路１１は、図３に示すように、オペアンプ（演算増幅器）１１１、コンデンサ１１２、１１３、１１４、およびスイッチ１１５〜１２１から構成されている。
【００２６】
さらに詳述すると、ビデオ信号Ｖｉのようなアナログ信号が入力される入力端子が、スイッチ１１５とコンデンサ１１２を介してオペアンプ１１１の反転入力端子（−端子）に接続されている。その直列接続されたスイッチ１１５とコンデンサ１１２の両端に、直列接続されたスイッチ１１６とコンデンサ１１３が並列に接続されている。スイッチ１１５とコンデンサ１１３の共通接続部は、スイッチ１１７を介してオペアンプ１１１の出力端子に接続されている。スイッチ１１６とコンデンサ１１３の共通接続部は、スイッチ１１８を介して接地されている。
【００２７】
積分器７の出力Ｖｉｎｔが、スイッチ１２０およびコンデンサ１１４を介してオペアンプ１１１の反転入力端子に入力されるようになっている。スイッチ１２０とコンデンサ１１４の共通接続部は、スイッチ１２１を介して接地されている。オペアンプ１１１の非反転入力端子（＋端子）は、接地されている。また、オペアンプ１１１の出力端子と非反転入力端子との間には、スイッチ１１９が接続されている。さらに、オペアンプ１１１の出力Ｖｏは、Ａ／Ｄ変換器４に出力されるようになっている。
【００２８】
コンデンサ１１２の容量はｎ×Ｃからなり、ｎはオペアンプ１１１の設定ゲイン（設定増幅率）であり、この設定ゲインｎは、０＜ｎ≦１の関係にあるものとする。また、コンデンサ１１３の容量は、（１−ｎ）×Ｃからなるものとする。さらに、コンデンサ１１４の容量は、ｎ×Ｃ’である。
スイッチ１１５、１１６、１１９、１２０の各接点は、サンプルパルスＳ１により開閉制御され、そのサンプルパルスＳ１が「Ｈ」レベルのときにその各接点が閉状態になるようになっている。また、スイッチ１１７、１１８、１２１の各接点は、ホールドパルスＳ２により開閉制御され、そのホールドパルスＳ２が「Ｈ」レベルのときにその各接点が閉状態になるようになっている。スイッチ６の接点は、クランプパルスにより開閉制御され、クランプパルスが「Ｈ」レベルのときに接点が閉状態になるようになっている。
【００２９】
次に、このような構成からなる第３実施形態の直流クランプ回路の動作について、図３〜図５を参照して説明する。
まず、増幅回路１１の動作について、数式を用いて説明する。図３に示すように、増幅回路１１に入力されるビデオ信号をＶｉ、増幅回路１１の出力電圧をＶｏ、積分器７の出力をＶｉｎｔとする。そして、オペアンプ１１１の非反転入力端子の電荷Ｑは、スイッチ１１５、１１６、１１９、１２０の各接点が閉状態になるサンプル期間（サンプルフェーズ）では次の（１）式となり、スイッチ１１７、１１８、１２１の各接点が閉状態になるホールド期間（ホールドフェーズ）では次の（２）式となる。
【００３０】
Ｑ＝（１−ｎ）×Ｃ×（−Ｖｉ）＋ｎ×Ｃ×（−Ｖｉ）＋ｎ×Ｃ’×Ｖｉｎｔ …（１）
Ｑ＝ｎ×Ｃ×（−Ｖｏ） …（２）
そして、その電荷Ｑは、サンプルフェーズとホールドフェーズとでは等しいので、（１）式＝（２）式とすると、次の（３）式が成立する。
【００３１】
Ｖｏ＝（Ｖｉ／ｎ）−Ｖｉｎｔ×（Ｃ’／Ｃ） …（３）
ここで、（３）式中におけるｎは、増幅回路１１の設定ゲイン（設定増幅率）である。
（３）式から増幅回路１１の出力電圧Ｖｏは、設定ゲインｎに依存する入力ビデオ信号Ｖｉと、その設定ゲインｎに依存せずにクランプループのゲイン（Ｃ’／Ｃ）に依存する積分器７の出力Ｖｉｎｔとからなる。
【００３２】
従って、この第３実施形態にかかる直流クランプ回路では、クランプループのゲイン（Ｃ’／Ｃ）を適当に選べば、設定ゲインｎに依存することなく周波数帯域が一定なクランプループを構成できる。
次に、この第３実施形態の直流クランプ回路の全体の動作について、図４および図５を参照して説明する。
【００３３】
いま、図４（Ａ）に示すようなビデオ信号Ｖｉが増幅回路１１に入力され、図４（Ｂ）に示すように時刻ｔ１においてクランプパルスが「Ｈ」レベルになると、この「Ｈ」レベルの期間Ｔ１だけスイッチ６の接点が閉状態になり、クランプループが形成される。
期間Ｔ１では、サンプルパルスＳ１の「Ｈ」レベルと、ホールドパルスＳ２の「Ｈ」レベルとが交互に繰り返す。このため、サンプルパルスＳ１の「Ｈ」レベルのときには、スイッチ１１５、１１６、１１９、１２０の各接点が閉状態になり、コンデンサ１１２、１１３はビデオ信号Ｖｉに応じた電圧まで充電される一方、コンデンサ１１４は積分器７の出力に応じた電圧まで充電される。
【００３４】
一方、ホールドパルスＳ２が「Ｈ」レベルのときには、スイッチ１１５、１１６、１１９、１２０の各接点が開状態になり、スイッチ１１７、１１８、１２１の各接点が閉状態になり、コンデンサ１１２、１１３の電位とコンデンサ１１４の電位がオペアンプ１１１で加算され、この加算信号がＡ／Ｄ変換器３に出力される。
【００３５】
Ａ／Ｄ変換器３では、その加算信号が所定ビットのデジタル信号にＡ／Ｄ変換され、そのデジタル信号が出力信号として出力端子に出力されると同時に、比較器４に出力される。比較器４では、そのデジタル信号が設定値と比較され、その比較結果がデジタル信号でＤ／Ａ変換器５に出力される。Ｄ／Ａ変換器５では、そのデジタル信号がアナログ信号にＤ／Ａ変換される。スイッチ６は、上述のように、クランクパルスが「Ｈ」レベルのときにはその接点が閉状態になるので、その閉状態の期間Ｔ１にＤ／Ａ変換器５から出力されるアナログ信号が積分器７で積分される。
【００３６】
このような動作により、クランプループが形成される期間Ｔ１には、比較器４の設定値とＡ／Ｄ変換器３のＡ／Ｄ変換値との差が零になっていき、これにより、積分器７の出力Ｖｉｎｔが、図４（Ｅ）に示すように、所定の値に収束していく。
ところで、サンプルパルスＳ１とホールドパルスＳ２の周波数は数１０ＭＨｚであり、クランプパルスの周波数は数ＫＨｚであるので、図４の期間Ｔ２における各部の拡大波形は図５に示すようになる。
【００３７】
図４の期間Ｔ２では、図５（Ｂ）に示すように、サンプルパルスＳ１が「Ｈ」レベルの期間Ｔ３には、スイッチ１１５、１１６、１１９、１２０の各接点が閉状態になる。このときには、コンデンサ１１２、１１３には図５（Ａ）に示すビデオ信号Ｖｉに応じた電荷が充電され、このとき積分器７の出力は変化しないので、コンデンサ１１４の充電電圧は固定されたままである。このため、期間Ｔ３のときには、増幅回路１１（オペアンプ１１１）の出力電圧Ｖｏは、コンデンサ１１２、１１３の充電電圧とコンデンサ１１４の充電電圧とが加算された電圧となり、その波形は図５（Ｄ）に示すようになる。
【００３８】
一方、ホールドパルスＳ２が「Ｈ」レベルの期間Ｔ４には、スイッチ１１５、１１６、１１９、１２０の各接点が開状態になり、スイッチ１１７、１１８、１２１の各接点が閉状態になる。このときには、増幅回路１１の出力電圧Ｖｏは、図５（Ｄ）のようにコンデンサ１１２、１１３の電圧とコンデンサ１１４の電圧とが加算された電圧に保持される。
【００３９】
以上説明したように、この第３実施形態の直流クランプ回路では、（３）式からわかるように、増幅回路１１の出力電圧Ｖｏが、設定ゲインｎに依存する入力ビデオ信号Ｖｉと、その設定ゲインｎに依存せずにクランプループのゲイン（Ｃ’／Ｃ）に依存する積分器７の出力Ｖｉｎｔとからなる。従って、この第３実施形態にかかる直流クランプ回路では、クランプループのゲイン（Ｃ’／Ｃ）を適当に選べば、増幅回路１１の設定ゲインｎに依存することなく周波数帯域が一定なクランプループを構成できる。
【００４０】
次に、本発明の第４実施形態にかかる直流クランプ回路について、図６を参照して説明する。
この第４実施形態にかかる直流クランプ回路は、図２に示す加算器１、第１増幅回路２、Ｄ／Ａ変換器５Ａ、および第２増幅回路８を、図６に示すように、加算回路３１、電流出力型Ｄ／Ａ変換器３２、オペアンプ７１とコンデンサ７１から構成される積分器７などにより具体化したものであり、他の部分の構成は、図２と同様であるので、同一部分には同一符号を付してその説明は適宜省略するものとする。
【００４１】
加算回路３１は、図６に示すように、オペアンプ３１１と、抵抗３１２〜３１４から構成されている。すなわち、オペアンプ３１の反転入力端子（−端子）に、抵抗３１２を介してビデオ信号Ｖｉが入力されると同時に、抵抗３１３を介して積分器７の出力が入力されるようになっている。オペアンプ３１１の非反転入力端子は接地されている。また、オペアンプ３１１の出力端子と反転入力端子との間には、帰還用の抵抗３１４が接続されている。
【００４２】
ここで、抵抗３１２の抵抗値をＲ、抵抗３１３の抵抗値をＲ’、抵抗３１４の抵抗値をｎ×Ｒとすると、加算回路３１のビデオ信号Ｖｉに対する設定ゲインは（ｎ×Ｒ）／Ｒとなる。また、加算回路３１の積分器７の出力Ｖｉｎｔに対する設定ゲインは（ｎ×Ｒ）／Ｒ’となり、積分器７の出力Ｖｉｎｔはその設定ゲインに依存することになる。
【００４３】
しかし、積分器７への入力、すなわち電流出力型Ｄ／Ａ変換器３２の出力が設定ゲインｎに依存するように構成されている。すなわち、電流出力型Ｄ／Ａ変換器３２は、自己の基準電流（Ｉｒｅｆ）を生成する基準電流生成回路３３を備えている。
この基準電流生成回路３３は、図６に示すように、オペアンプ３３１と、抵抗値がｎ×Ｒからなる抵抗３３２と、ＰＭＯＳトランジスタ３３３、３３４とから構成されている。
【００４４】
さらに詳述すると、オペアンプ３３１は、その反転入力端子に基準電圧Ｖｒｅｆが供給され、その非反転入力端子は抵抗３３２を介して接地されている。また、オペアンプ３３１の出力端子はＰＭＯＳトランジスタ３３３、３３４の各ゲートに接続されている。ＭＯＳトランジスタ３３３のソースは電源に接続され、そのドレインはオペアンプ３３１の非反転入力端子に接続されている。ＭＯＳトランジスタ３３４のソースは電源に接続され、そのドレインは電流出力型Ｄ／Ａ変換器３２に、Ｉｒｅｆ＝Ｖｒｅｆ／（ｎ×Ｒ）の基準電流が供給されるようになっている。
【００４５】
このように構成される電流出力型Ｄ／Ａ変換器３２では、その出力レベルが設定ゲインｎに反比例するようになる。この結果、加算回路３１の出力Ｖｏは、次の（４）式のようになる。
Ｖｏ＝ｎ×Ｖｉ−α×（Ｒ／Ｒ’）×Ｖｉｎｔ …（４）
ここで、（４）式中のαは、基準電流Ｉｒｅｆの電流量や積分器７のコンデンサ７２の容量値で決まる任意の係数で、クランプループのゲイン（増幅率）を決めるものである。
【００４６】
（４）式から加算回路３１の出力Ｖｏは、設定ゲインｎに依存する入力ビデオ信号Ｖｉと、その設定ゲインに依存せずにクランプループのゲインα×（Ｒ／Ｒ’）に依存する積分器７の出力Ｖｉｎｔとからなる。従って、この第４実施形態では、クランプループのα×（Ｒ／Ｒ’）を適当に選べば、設定ゲインに依存することなく周波数帯域が一定なクランプループを構成できる。
【００４７】
次に、このような構成からなる第４実施形態の直流クランプ回路の動作について、図６および図７を参照して説明する。
いま、図７（Ａ）に示すようなビデオ信号Ｖｉが加算器３１に入力され、図６（Ｂ）に示すように時刻ｔ１においてクランプパルスが「Ｈ」レベルになると、この「Ｈ」レベルの期間Ｔ１だけスイッチ６の接点が閉状態になる。
【００４８】
期間Ｔ１においては、ビデオ信号Ｖｉと積分器７の出力Ｖｉｎｔが加算回路３１で加算されると同時に増幅され、加算回路３１からは図７（Ｃ）に示すような増幅された出力Ｖｏが得られる。Ａ／Ｄ変換器３では、その加算回路３１の出力Ｖｏが所定ビットのデジタル信号にＡ／Ｄ変換され、そのデジタル信号が出力信号として出力端子に出力されると同時に、比較器４に出力される。
【００４９】
比較器４では、そのデジタル信号を設定値と比較し、その比較結果をデジタル信号で電流出力型Ｄ／Ａ変換器３２に出力する。電流出力型Ｄ／Ａ変換器３２では、そのデジタル信号がアナログ信号にＤ／Ａ変換される。スイッチ６は、上述のように、クランプパルスが「Ｈ」レベルのときにはその接点が閉状態になるので、その閉状態の期間Ｔ１に電流出力型Ｄ／Ａ変換器３２から出力されるアナログ信号が積分器７で積分される。
【００５０】
このような動作により、クランプループが形成されるクランプパルスが「Ｈ」レベルの期間Ｔ１には、比較器４の設定値とＡ／Ｄ変換器３のＡ／Ｄ変換値との差が零になっていき、これにより、積分器７の出力Ｖｉｎｔは、図７（Ｄ）に示すように所定値に収束されていく。
以上説明したように、この第４実施形態にかかる直流クランプ回路では、（４）式に示すように、加算回路３１の出力Ｖｏは、設定ゲインｎに依存する入力ビデオ信号Ｖｉと、その設定ゲインに依存せずにクランプループのゲインα×（Ｒ／Ｒ’）に依存する積分器７の出力Ｖｉｎｔとからなる。従って、この第４実施形態にかかる直流クランプ回路では、クランプループのα×（Ｒ／Ｒ’）を適当に選べば、設定ゲインに依存することなく周波数帯域が一定なクランプループを構成できる。
【００５１】
なお、上記の実施形態において、例えば、第３実施形態のように増幅回路１１を容量比で実現した場合には、比較的荒いゲインステップを行う第１段階（ラフステージ）と、比較的細かなゲインステップを行う第２段階（ファインステージ）に分けてプログラマブルゲインアンプを構成することが可能である。この場合には、積分器側のゲインコントロールの実現方法として、第１段階の分を第３実施形態のように容量比で、第２段階の分を第４実施形態のようにＤ／Ａ変換器の基準レベルの微調整で、それぞれ行うようにしても良い。
【００５２】
【発明の効果】
以上述べたように、請求項１に係る発明では、第１増幅手段と第２増幅手段は増幅率をそれぞれ独立に設定自在であり、第１増幅手段の増幅率の設定の際には、第１増幅手段の増幅率と第２増幅手段の増幅率の積が一定となるように第１増幅手段と第２増幅手段の増幅率を設定するようにした。このため、請求項１に係る発明では、直流分を含むアナログ信号のＡ／Ｄ変換の際に、アナログ信号の増幅率を変化させてもそのアナログ信号に含まれる直流変動分の入力換算レンジを狭めることがなく、かつ、直流クランプの追従性が変わることがないという効果が得られる。
【００５３】
また、請求項２に係る発明では、第１増幅手段の増幅率と、Ｄ／Ａ変換手段のＤ／Ａ変換にかかる基準レベルとをそれぞれ独立に設定自在であり、第１増幅手段の増幅率の設定の際には、第１増幅手段の増幅率とＤ／Ａ変換手段の基準レベルの積が一定となるように第１増幅手段の増幅率とＤ／Ａ変換手段の基準レベルを設定するようにしたので、請求項１に係る発明と同様な効果を得ることができる。
【００５４】
また、請求項４に係る発明では、Ｄ／Ａ変換手段が、その出力レベルが加算手段の設定増幅率に反比例するようになっており、かつ、加算手段が、入力アナログ信号については設定ゲインに基づいて設定され、加算手段、Ａ／Ｄ変換手段、比較手段、Ｄ／Ａ変換手段、積分手段、および加算手段への帰還信号からなるクランプループの増幅率は前記設定増幅率とは独立に設定されるように構成したので、請求項１に係る発明と同様な効果を得ることができる。
【００５５】
さらに、請求項５に係る発明では、ビデオ信号について適用するようにしたので、ビデオ信号のＡ／Ｄ変換の際に、ビデオ信号の増幅率を変化させてもそのアナログ信号に含まれる直流変動分の入力換算レンジを狭めることがなく、かつ、直流クランプの追従性が変わることがないという効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１実施形態にかかる直流クランプ回路の全体の構成を示すブロック図である。
【図２】本発明の第２実施形態にかかる直流クランプ回路の全体の構成を示すブロック図である。
【図３】本発明の第３実施形態にかかる直流クランプ回路の全体の構成を示すブロック図である。
【図４】図３の各部の波形図である。
【図５】図４の一部を拡大した波形図である。
【図６】本発明の第４実施形態にかかる直流クランプ回路の全体の構成を示すブロック図である。
【図７】図６の各部の波形図である。
【図８】従来技術を説明するための波形図である。
【符号の説明】
１ 加算器
２ 第１増幅回路
３ Ａ／Ｄ変換器
４ 比較器
５、Ｄ／Ａ変換器
５Ａ Ｄ／Ａ変換器
６ スイッチ
７ 積分器
８ 第２増幅回路
１１ 増幅回路
３１ 加算器
３２ 電流出力型Ｄ／Ａ変換器
３３ 基準電流生成回路
Claims (5)
- 直流分を含む入力アナログ信号とこの入力アナログ信号をクランプするための帰還信号とを加算する加算手段と、
この加算手段の出力を増幅する第１増幅手段と、
この第１増幅手段の出力をＡ／Ｄ変換してこれを出力信号として出力するＡ／Ｄ変換手段と、
このＡ／Ｄ変換手段の出力を所定値と比較する比較手段と、
この比較手段の出力をイネーブル信号の出力期間中に積分する積分手段と、
この積分手段の出力を増幅して前記加算手段に前記帰還信号として帰還させる第２増幅手段とを備え、
前記第１増幅手段と前記第２増幅手段は増幅率をそれぞれ独立に設定自在であり、前記第１増幅手段の増幅率の設定の際には、前記第１増幅手段の増幅率と前記第２増幅手段の増幅率の積が一定となるように前記第１増幅手段と前記第２増幅手段の増幅率を設定するようにしたことを特徴とする直流クランプ回路。 - 直流分を含む入力アナログ信号とこの入力アナログ信号をクランプするための帰還信号とを加算する加算手段と、
この加算手段の出力を増幅する第１増幅手段と、
この第１増幅手段の出力をＡ／Ｄ変換してこれを出力信号として出力するＡ／Ｄ変換手段と、
このＡ／Ｄ変換手段の出力を所定値と比較する比較手段と、
この比較手段の出力をＤ／Ａ変換するＤ／Ａ変換手段と、
このＤ／Ａ変換手段の出力をイネーブル信号の出力期間中に積分し、この積分値を前記加算手段に前記帰還信号として帰還させる積分手段とを備え、
前記第１増幅手段の増幅率と、前記Ｄ／Ａ変換手段のＤ／Ａ変換にかかる基準レベルとをそれぞれ独立に設定自在であり、前記第１増幅手段の増幅率の設定の際には、前記第１増幅手段の増幅率と前記Ｄ／Ａ変換手段の基準レベルの積が一定となるように前記第１増幅手段の増幅率と前記Ｄ／Ａ変換手段の基準レベルを設定するようにしたことを特徴とする直流クランプ回路。 - 直流分を含む入力アナログ信号とこの入力アナログ信号をクランプするための帰還信号とを加算する加算手段と、
この加算手段の出力を増幅する第１増幅手段と、
この第１増幅手段の出力をＡ／Ｄ変換してこれを出力信号として出力するＡ／Ｄ変換手段と、
このＡ／Ｄ変換手段の出力を所定値と比較する比較手段と、
この比較手段の出力をＤ／Ａ変換するＤ／Ａ変換手段と、
このＤ／Ａ変換手段の出力をイネーブル信号の出力期間中に積分し、この積分値を前記加算手段に前記帰還信号として帰還させる積分手段と、
この積分手段の出力を増幅して前記加算手段に前記帰還信号として帰還させる第２増幅手段とを備え、
前記第１増幅手段と前記第２増幅手段の増幅率および前記Ｄ／Ａ変換手段のＤ／Ａ変換にかかる基準レベルをそれぞれ独立に設定自在であり、前記第１増幅手段の増幅率の設定の際には、前記第１増幅手段の増幅率と前記第２増幅手段の増幅率と前記Ｄ／Ａ変換手段の基準レベルとの積が一定となるように前記第１増幅手段の増幅率、前記第２増幅手段の増幅率、および前記Ｄ／Ａ変換手段の基準レベルを設定するようにしたことを特徴とする直流クランプ回路。 - 直流分を含む入力アナログ信号とこの入力アナログ信号をクランプするための帰還信号とを加算する加算手段と、
この加算手段の出力をＡ／Ｄ変換してこれを出力信号として出力するＡ／Ｄ変換手段と、
このＡ／Ｄ変換手段の出力を所定値と比較する比較手段と、
この比較手段の出力をＤ／Ａ変換するＤ／Ａ変換手段と、
このＤ／Ａ変換手段の出力をイネーブル信号の出力期間中に積分し、この積分値を前記加算手段に前記帰還信号として帰還させる積分手段とを備え、
前記Ｄ／Ａ変換手段は、その出力レベルが前記加算手段の設定増幅率に反比例するようになっており、かつ、前記加算手段の増幅率は、前記入力アナログ信号については設定増幅率に基づいて設定され、前記加算手段、前記Ａ／Ｄ変換手段、前記比較手段、前記Ｄ／Ａ変換手段、前記積分手段、および前記加算手段への帰還信号からなるクランプループの増幅率は前記設定増幅率とは独立に設定されるようになっていることを特徴とする直流クランプ回路。 - 前記入力アナログ信号はビデオ信号であり、前記イネーブル信号は前記入力アナログ信号から生成されるクランプパルスであることを特徴とする請求項１乃至請求項４のいずれかに記載の直流クランプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24352499A JP4056659B2 (ja) | 1999-08-30 | 1999-08-30 | 直流クランプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24352499A JP4056659B2 (ja) | 1999-08-30 | 1999-08-30 | 直流クランプ回路 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001069372A JP2001069372A (ja) | 2001-03-16 |
| JP2001069372A5 JP2001069372A5 (ja) | 2005-09-22 |
| JP4056659B2 true JP4056659B2 (ja) | 2008-03-05 |
Family
ID=17105196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24352499A Expired - Fee Related JP4056659B2 (ja) | 1999-08-30 | 1999-08-30 | 直流クランプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4056659B2 (ja) |
-
1999
- 1999-08-30 JP JP24352499A patent/JP4056659B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001069372A (ja) | 2001-03-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6522115B1 (en) | Pulse-width-modulated DC-DC converter with a ramp generator | |
| US5506532A (en) | Output limiter for class-D BICMOS hearing aid output amplifier | |
| JP3982342B2 (ja) | Ｄ級増幅器における三角波生成回路および該三角波生成回路を用いたｄ級増幅器 | |
| JP4477720B2 (ja) | ディジタルカメラのアナログ信号処理装置 | |
| US6885177B2 (en) | Switching regulator and slope correcting circuit | |
| US7183818B2 (en) | Triangular wave generating circuit adapted to class-D amplifier | |
| US20120001659A1 (en) | Voltage-to-Current Converter with Feedback | |
| WO2003058798A1 (en) | Pwm controller with single-cycle response | |
| JPH05176549A (ja) | 電力変換器のための適応制御の方法および装置 | |
| JP4785801B2 (ja) | Ｄ級増幅器 | |
| US5867048A (en) | Pulse-width controller for switching regulators | |
| US20060181346A1 (en) | Constant frequency self-oscillating amplifier | |
| GB2610918A (en) | Chopped triangular wave PWM quantizer and PWM modulator having quantizer with controllable analog gain | |
| JP4056659B2 (ja) | 直流クランプ回路 | |
| JP5108850B2 (ja) | スイッチトキャパシタ回路 | |
| US6583746B2 (en) | A/D converter with high speed input circuit | |
| US11152927B1 (en) | Low distortion triangular wave generator circuit and low distortion triangular wave generation method | |
| JPH07231228A (ja) | 半導体集積回路装置 | |
| US20100045350A1 (en) | Semiconductor Device and Amplification Device Generating Triangular Wave Synchronized with Clock Signal | |
| JP3078858B2 (ja) | Ｖｃａ回路 | |
| JP2734244B2 (ja) | 高周波電力増幅器の出力レベル制御回路 | |
| US7046177B2 (en) | Servo system, apparatus comprising a servo system, sigma delta modulator, and integrated circuit comprising a sigma delta modulator | |
| JP2015076991A (ja) | 鋸波発生装置、鋸波発生方法、および電圧出力制御装置 | |
| US20230238925A1 (en) | Dynamic common-mode adjustment for power amplifiers | |
| KR0180464B1 (ko) | 인덱스 펄스 발생회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050420 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050420 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070402 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20070402 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070920 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071002 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071113 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071204 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071212 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4056659 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101221 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101221 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101221 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111221 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111221 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121221 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121221 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131221 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |