JPH1013198A - データレジスタ - Google Patents
データレジスタInfo
- Publication number
- JPH1013198A JPH1013198A JP8162939A JP16293996A JPH1013198A JP H1013198 A JPH1013198 A JP H1013198A JP 8162939 A JP8162939 A JP 8162939A JP 16293996 A JP16293996 A JP 16293996A JP H1013198 A JPH1013198 A JP H1013198A
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- JP
- Japan
- Prior art keywords
- output
- write pulse
- data
- clock
- input
- Prior art date
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Abstract
(57)【要約】
【課題】 前段保持回路に書き込みが行われたことを検
出し、その直後の同期クロックでのみ後段保持回路のラ
ッチを行う構成とし、前後段の保持回路をＤラッチで構
成することにより、回路規模縮小・コストダウンができ
るようにする。 【解決手段】ｎｂｉｔのデータＤＩ１０８を入力として
非同期の書き込みパルスＷＣＫ１１２によりデータを保
持する前段保持回路１０２と、書き込みパルスＷＣＫ１
１２と同期クロックＣＬＫ１１４と、サンプルクロック
ＳＣＫ１１３を入力として更新パルスＲＣＫ１１７を出
力とする同期回路１０４と、前段保持回路１０２の出力
ＤＬ１０９を入力として更新パルスＲＣＫ１１７により
データを保持する後段保持回路１０３とで構成する。
出し、その直後の同期クロックでのみ後段保持回路のラ
ッチを行う構成とし、前後段の保持回路をＤラッチで構
成することにより、回路規模縮小・コストダウンができ
るようにする。 【解決手段】ｎｂｉｔのデータＤＩ１０８を入力として
非同期の書き込みパルスＷＣＫ１１２によりデータを保
持する前段保持回路１０２と、書き込みパルスＷＣＫ１
１２と同期クロックＣＬＫ１１４と、サンプルクロック
ＳＣＫ１１３を入力として更新パルスＲＣＫ１１７を出
力とする同期回路１０４と、前段保持回路１０２の出力
ＤＬ１０９を入力として更新パルスＲＣＫ１１７により
データを保持する後段保持回路１０３とで構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、同期式システム上
で非同期に書き込みが行われるレジスタに関する。
で非同期に書き込みが行われるレジスタに関する。
【０００２】
【従来の技術】デジタル回路上では、非同期でレジスタ
に書き込まれるデータを、特定のクロックによる同期式
回路で使用する場合には、レジスタを図３のような構成
とし、レジスタの出力の変化をクロックに同期させるの
が一般的である。
に書き込まれるデータを、特定のクロックによる同期式
回路で使用する場合には、レジスタを図３のような構成
とし、レジスタの出力の変化をクロックに同期させるの
が一般的である。
【０００３】ここで、レジスタ３０１はｎｂｉｔのデー
タＤＩ３０４を入力とし、非同期の書き込みパルスＷＣ
Ｋ３０７によりデータを保持する前段保持回路３０２
と、前段保持回路３０２の出力ＤＬ３０５を入力とし、
同期クロックＣＬＫ３０８によりデータを保持する後段
保持回路３０３とで構成されている。前段保持回路３０
２、後段保持回路３０３は、それぞれ書き込みパルスＷ
ＣＫ３０７、同期クロックＣＬＫ３０８をクロック入力
とするｎ個のＤフリップフロップ５０１で構成されてい
る。図中の各Ｄフリップフロップ５０１は、図５に示す
ようにクロック入力ＣＫ５０３の立上がりで入力信号Ｄ
５０２の状態を出力Ｑ５０４として保持するものであ
る。
タＤＩ３０４を入力とし、非同期の書き込みパルスＷＣ
Ｋ３０７によりデータを保持する前段保持回路３０２
と、前段保持回路３０２の出力ＤＬ３０５を入力とし、
同期クロックＣＬＫ３０８によりデータを保持する後段
保持回路３０３とで構成されている。前段保持回路３０
２、後段保持回路３０３は、それぞれ書き込みパルスＷ
ＣＫ３０７、同期クロックＣＬＫ３０８をクロック入力
とするｎ個のＤフリップフロップ５０１で構成されてい
る。図中の各Ｄフリップフロップ５０１は、図５に示す
ようにクロック入力ＣＫ５０３の立上がりで入力信号Ｄ
５０２の状態を出力Ｑ５０４として保持するものであ
る。
【０００４】図４はレジスタ３０１の動作を示すタイミ
ングチャートである。入力データＤＩ３０４は書き込み
パルスＷＣＫ３０７の立上がりで前段保持回路３０２の
出力ＤＬ３０５に保持され（ｔ７）、保持された信号Ｄ
Ｌ３０５の状態は同期クロックＣＬＫ３０８の立上がり
で後段保持回路３０３の出力ＤＯ３０６に現れる（ｔ
８）。
ングチャートである。入力データＤＩ３０４は書き込み
パルスＷＣＫ３０７の立上がりで前段保持回路３０２の
出力ＤＬ３０５に保持され（ｔ７）、保持された信号Ｄ
Ｌ３０５の状態は同期クロックＣＬＫ３０８の立上がり
で後段保持回路３０３の出力ＤＯ３０６に現れる（ｔ
８）。
【０００５】Ｄフリップフロップ５０１同様、信号の保
持を行う回路には、図６に示すようなＤラッチ６０１が
ある。このＤラッチ６０１においては、クロック入力Ｃ
Ｋ６０３がＨレベルの間は入力信号Ｄ６０２の状態を出
力Ｑ６０４に伝達し、クロック入力ＣＫ６０３がＬレベ
ルの間は出力状態を保持する。
持を行う回路には、図６に示すようなＤラッチ６０１が
ある。このＤラッチ６０１においては、クロック入力Ｃ
Ｋ６０３がＨレベルの間は入力信号Ｄ６０２の状態を出
力Ｑ６０４に伝達し、クロック入力ＣＫ６０３がＬレベ
ルの間は出力状態を保持する。
【０００６】通常、Ｄラッチ６０１は、Ｄフリップフロ
ップ５０１に対して約１／２の回路規模で構成できる。
従って、信号の保持機能を持たせた回路では、極力Ｄラ
ッチ６０１を用いる方が回路規模が小さくなり、コスト
上有利となる。
ップ５０１に対して約１／２の回路規模で構成できる。
従って、信号の保持機能を持たせた回路では、極力Ｄラ
ッチ６０１を用いる方が回路規模が小さくなり、コスト
上有利となる。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
レジスタ３０１において、Ｄフリップフロップ５０１を
Ｄラッチ６０１に置き換えると、同期クロックＣＬＫ３
０８がＨレベルとなっている間に書き込みパルスＷＣＫ
が入力されると、レジスタ３０１の入力データＤＩ３０
４が出力ＤＯ３０６に直接伝達することになり、図４に
示すＤＯ′４０１のように同期クロックＣＬＫ３０８の
立上がり以外の時間で出力が変化する可能性が生じる。
このため各保持回路３０２，３０３がＤフリップフロッ
プ５０１で構成せざるを得ず、データの１ｂｉｔ当りの
Ｄフリップフロップ５０１が２つ必要となり、回路規模
増大・コストアップの原因となる。
レジスタ３０１において、Ｄフリップフロップ５０１を
Ｄラッチ６０１に置き換えると、同期クロックＣＬＫ３
０８がＨレベルとなっている間に書き込みパルスＷＣＫ
が入力されると、レジスタ３０１の入力データＤＩ３０
４が出力ＤＯ３０６に直接伝達することになり、図４に
示すＤＯ′４０１のように同期クロックＣＬＫ３０８の
立上がり以外の時間で出力が変化する可能性が生じる。
このため各保持回路３０２，３０３がＤフリップフロッ
プ５０１で構成せざるを得ず、データの１ｂｉｔ当りの
Ｄフリップフロップ５０１が２つ必要となり、回路規模
増大・コストアップの原因となる。
【０００８】本発明は、このような従来の問題点に着目
してなされたもので、前段保持回路に書き込みが行われ
たことを検出し、その直後の同期クロックでのみ後段保
持回路のラッチを行う構成とし、前後段の保持回路をＤ
ラッチで構成することにより、上記問題点を解決するこ
とを目的としている。
してなされたもので、前段保持回路に書き込みが行われ
たことを検出し、その直後の同期クロックでのみ後段保
持回路のラッチを行う構成とし、前後段の保持回路をＤ
ラッチで構成することにより、上記問題点を解決するこ
とを目的としている。
【０００９】
【課題を解決するための手段】本発明は上述の課題を解
決するために、第１書き込みパルスにより１つ以上の入
力信号の状態を出力信号として保持する第１データ保持
手段と、前記第１書き込みパルスと同期クロックを入力
とし、第２書き込みパルスを出力とする同期手段と、前
記第１データ保持手段の出力を入力信号とし、前記第２
書き込みパルスにより該入力信号の状態を出力信号とし
て保持する第２データ保持手段と、で構成されるデータ
レジスタにおいて、前記第１データ保持手段は、前記第
１書き込みパルスがＨレベルの間は入力信号の状態を出
力に伝達し、前記第１書き込みパルスがＬレベルの間は
出力状態を保持する、１つ以上のＤラッチで構成され、
前記第２データ保持手段は、前記第２書き込みパルスが
Ｈレベルの間は入力信号の状態を出力に伝達し、前記第
２書き込みパルスがＬレベルの間は出力状態を保持す
る、１つ以上のＤラッチで構成され、前記同期手段は、
前記第１書き込みパルスの入力を検出して、前記第１デ
ータ保持手段にデータが書き込まれたことを記憶する記
憶手段と、該記憶手段の出力があるときのみ、前記同期
クロックに同期した前記第２書き込みパルスを出力する
許可手段と、で構成するようにする。
決するために、第１書き込みパルスにより１つ以上の入
力信号の状態を出力信号として保持する第１データ保持
手段と、前記第１書き込みパルスと同期クロックを入力
とし、第２書き込みパルスを出力とする同期手段と、前
記第１データ保持手段の出力を入力信号とし、前記第２
書き込みパルスにより該入力信号の状態を出力信号とし
て保持する第２データ保持手段と、で構成されるデータ
レジスタにおいて、前記第１データ保持手段は、前記第
１書き込みパルスがＨレベルの間は入力信号の状態を出
力に伝達し、前記第１書き込みパルスがＬレベルの間は
出力状態を保持する、１つ以上のＤラッチで構成され、
前記第２データ保持手段は、前記第２書き込みパルスが
Ｈレベルの間は入力信号の状態を出力に伝達し、前記第
２書き込みパルスがＬレベルの間は出力状態を保持す
る、１つ以上のＤラッチで構成され、前記同期手段は、
前記第１書き込みパルスの入力を検出して、前記第１デ
ータ保持手段にデータが書き込まれたことを記憶する記
憶手段と、該記憶手段の出力があるときのみ、前記同期
クロックに同期した前記第２書き込みパルスを出力する
許可手段と、で構成するようにする。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１１】図１は、本発明のレジスタ１０１の構成を
示す図である。まず、構成を説明すると、ｎｂｉｔのデ
ータＤＩ１０８を入力として非同期の書き込みパルスＷ
ＣＫ１１２によりデータを保持する前段保持回路１０２
と、書き込みパルスＷＣＫ１１２と同期クロックＣＬＫ
１１４と、サンプルクロックＳＣＫ１１３を入力として
更新パルスＲＣＫ１１７を出力とする同期回路１０４
と、前段保持回路１０２の出力ＤＬ１０９を入力として
更新パルスＲＣＫ１１７によりデータを保持する後段保
持回路１０３とで構成されている。
示す図である。まず、構成を説明すると、ｎｂｉｔのデ
ータＤＩ１０８を入力として非同期の書き込みパルスＷ
ＣＫ１１２によりデータを保持する前段保持回路１０２
と、書き込みパルスＷＣＫ１１２と同期クロックＣＬＫ
１１４と、サンプルクロックＳＣＫ１１３を入力として
更新パルスＲＣＫ１１７を出力とする同期回路１０４
と、前段保持回路１０２の出力ＤＬ１０９を入力として
更新パルスＲＣＫ１１７によりデータを保持する後段保
持回路１０３とで構成されている。
【００１２】前段保持回路１０２および後段保持回路１
０３は、それぞれ書き込みパルスＷＣＫ１１２、更新パ
ルスＲＣＫ１１７をクロック入力とするｎ個のＤラッチ
６０１で構成されている。同期回路１０４は、書き込み
パルスＷＣＫ１１２をセット入力、更新パルスＲＣＫ１
１７をリセット入力に持つＲＳラッチ１０５と、ＲＳラ
ッチ１０５の出力Ａ１１５をサンプルクロックＳＣＫ１
１３でサンプリングするＤフリップフロップ１０６と、
Ｄフリップフロップ１０６の出力Ｂ１１６と同期クロッ
クＣＬＫ１１４を入力とし、更新パルスＲＣＫ１１７を
出力とするＡＮＤゲート１０７で構成されている。ここ
でサンプルクロックＳＣＫ１１３は、同期クロックＣＬ
Ｋ１１４と同じ周波数で位相の異なるクロック信号であ
るが、通常同期クロックＣＬＫ１１４はシステムクロッ
クを分周して生成していることが多く、このようなサン
プルクロックＳＣＫ１１３も同様にシステムクロックか
ら容易に生成することができる。また、ＲＳラッチ１０
５、Ｄフリップフロップ１０６とともに初期状態では、
リセット信号ＲＥＳ１１１の入力により出力はＬレベル
になるものとする。
０３は、それぞれ書き込みパルスＷＣＫ１１２、更新パ
ルスＲＣＫ１１７をクロック入力とするｎ個のＤラッチ
６０１で構成されている。同期回路１０４は、書き込み
パルスＷＣＫ１１２をセット入力、更新パルスＲＣＫ１
１７をリセット入力に持つＲＳラッチ１０５と、ＲＳラ
ッチ１０５の出力Ａ１１５をサンプルクロックＳＣＫ１
１３でサンプリングするＤフリップフロップ１０６と、
Ｄフリップフロップ１０６の出力Ｂ１１６と同期クロッ
クＣＬＫ１１４を入力とし、更新パルスＲＣＫ１１７を
出力とするＡＮＤゲート１０７で構成されている。ここ
でサンプルクロックＳＣＫ１１３は、同期クロックＣＬ
Ｋ１１４と同じ周波数で位相の異なるクロック信号であ
るが、通常同期クロックＣＬＫ１１４はシステムクロッ
クを分周して生成していることが多く、このようなサン
プルクロックＳＣＫ１１３も同様にシステムクロックか
ら容易に生成することができる。また、ＲＳラッチ１０
５、Ｄフリップフロップ１０６とともに初期状態では、
リセット信号ＲＥＳ１１１の入力により出力はＬレベル
になるものとする。
【００１３】次に、上記実施の形態の作用を説明する。
本発明の動作を示すタイミングチャートである図２を参
照して説明する。書き込みパルスＷＣＫ１１２がＨレベ
ルとなると入力データＤＩ１０８が前段保持回路１０２
の出力ＤＬ１０９に伝達されると同時に、ＲＳラッチ１
０５の出力Ａ１１５はＨレベルとなる（ｔ１）。書き込
みパルスＷＣＫ１１２がＬレベルとなると前段保持回路
１０２の出力ＤＬ１０９は保持される（ｔ２）。ＲＳラ
ッチ１０５の出力Ａ１１５がＨレベルのときにサンプル
クロックＳＣＫ１１３が立ち上がると、Ｄフリップフロ
ップ１０６の出力Ｂ１１６はＨレベルとなる（ｔ３）。
Ｄフリップフロップ１０６の出力Ｂ１１６がＨレベルの
ときに、同期クロックＣＬＫ１１４がＨレベルとなる
と、ＡＮＤゲート１０７の出力即ち更新パルスＲＣＫ１
１７がＨレベルとなり、前段保持回路１０２の出力ＤＬ
１０９は、後段保持回路１０３の出力ＤＯ１１０に伝達
される。更新パルスＲＣＫ１１７はＲＳラッチ１０５の
リセット入力であるため、ＲＳラッチ１０５の出力Ａ１
１５はＬレベルとなる（ｔ４）。同期クロックＣＬＫ１
１４がＬレベルとなり更新パルスＲＣＫ１１７がＬレベ
ルとなると、後段保持回路１０３の出力ＤＯ１１０は保
持される（ｔ５）。
本発明の動作を示すタイミングチャートである図２を参
照して説明する。書き込みパルスＷＣＫ１１２がＨレベ
ルとなると入力データＤＩ１０８が前段保持回路１０２
の出力ＤＬ１０９に伝達されると同時に、ＲＳラッチ１
０５の出力Ａ１１５はＨレベルとなる（ｔ１）。書き込
みパルスＷＣＫ１１２がＬレベルとなると前段保持回路
１０２の出力ＤＬ１０９は保持される（ｔ２）。ＲＳラ
ッチ１０５の出力Ａ１１５がＨレベルのときにサンプル
クロックＳＣＫ１１３が立ち上がると、Ｄフリップフロ
ップ１０６の出力Ｂ１１６はＨレベルとなる（ｔ３）。
Ｄフリップフロップ１０６の出力Ｂ１１６がＨレベルの
ときに、同期クロックＣＬＫ１１４がＨレベルとなる
と、ＡＮＤゲート１０７の出力即ち更新パルスＲＣＫ１
１７がＨレベルとなり、前段保持回路１０２の出力ＤＬ
１０９は、後段保持回路１０３の出力ＤＯ１１０に伝達
される。更新パルスＲＣＫ１１７はＲＳラッチ１０５の
リセット入力であるため、ＲＳラッチ１０５の出力Ａ１
１５はＬレベルとなる（ｔ４）。同期クロックＣＬＫ１
１４がＬレベルとなり更新パルスＲＣＫ１１７がＬレベ
ルとなると、後段保持回路１０３の出力ＤＯ１１０は保
持される（ｔ５）。
【００１４】次にサンプルクロックＳＣＫ１１３が立上
がるときには、ＲＳラッチ１０５の出力Ａ１１５がＬレ
ベルとなっているため、Ｄフリップフロップ１０６の出
力Ｂ１１６はＬレベルとなる（ｔ６）。以降、同期クロ
ックＣＬＫ１１４がＨレベルとなっても、更新パルスＲ
ＣＫ１１７は出力されない。書き込みパルスＷＣＫ１１
２が入力される度に以上の動作が行われ、書き込みパル
スＷＣＫ１１２の入力タイミングに関係なく、レジスタ
１０１の出力ＤＯ１１０は同期クロックＣＬＫ１１４立
上がりに同期して更新されることになる。ただし、更新
パルスＲＣＫ１１７がＨレベルとなっている間はＲＳラ
ッチ１０５にはリセットがかかり、書き込みパルスＷＣ
Ｋ１１２の検出ができないため、同期クロックＣＬＫ１
１４の周期は書き込みパルスＷＣＫ１１２の入力間隔の
最小値より短くなくてはならない。以上の作用により、
本発明のレジスタ１０１においては、書き込みパルスＷ
ＣＫ１１２の入力タイミングに関係なく、出力ＤＯ１１
０の変化を同期クロックＣＬＫ１１４に同期させること
ができる。
がるときには、ＲＳラッチ１０５の出力Ａ１１５がＬレ
ベルとなっているため、Ｄフリップフロップ１０６の出
力Ｂ１１６はＬレベルとなる（ｔ６）。以降、同期クロ
ックＣＬＫ１１４がＨレベルとなっても、更新パルスＲ
ＣＫ１１７は出力されない。書き込みパルスＷＣＫ１１
２が入力される度に以上の動作が行われ、書き込みパル
スＷＣＫ１１２の入力タイミングに関係なく、レジスタ
１０１の出力ＤＯ１１０は同期クロックＣＬＫ１１４立
上がりに同期して更新されることになる。ただし、更新
パルスＲＣＫ１１７がＨレベルとなっている間はＲＳラ
ッチ１０５にはリセットがかかり、書き込みパルスＷＣ
Ｋ１１２の検出ができないため、同期クロックＣＬＫ１
１４の周期は書き込みパルスＷＣＫ１１２の入力間隔の
最小値より短くなくてはならない。以上の作用により、
本発明のレジスタ１０１においては、書き込みパルスＷ
ＣＫ１１２の入力タイミングに関係なく、出力ＤＯ１１
０の変化を同期クロックＣＬＫ１１４に同期させること
ができる。
【００１５】
【発明の効果】以上説明してきたように、本発明によれ
ば、前段保持回路に書き込みが行われたことを記憶し、
その記憶が存在するときのみ同期クロックで後段保持回
路のラッチを行う構成としたために、前後段の保持回路
をＤラッチで構成することが可能になり、回路規模縮小
・コストダウンができるという効果が得られる。
ば、前段保持回路に書き込みが行われたことを記憶し、
その記憶が存在するときのみ同期クロックで後段保持回
路のラッチを行う構成としたために、前後段の保持回路
をＤラッチで構成することが可能になり、回路規模縮小
・コストダウンができるという効果が得られる。
【図１】本発明のレジスタの構成を示す図である。
【図２】本発明のレジスタの動作を示すタイミングチャ
ートである。
ートである。
【図３】従来のレジスタの構成を示す図である。
【図４】従来のレジスタの動作を示すタイミングチャー
トである。
トである。
【図５】Ｄフリップフロップの動作を示す図である。
【図６】Ｄラッチの動作を示す図である。
１０１，１０３ レジスタ １０２，３０２ 前段保持回路 １０３，３０３ 後段保持回路 １０４ 同期回路 １０５ ＲＳラッチ １０６ リセット付Ｄフリップフロップ １０７ ＡＮＤゲート ５０１ Ｄフリップフロップ ６０１ Ｄラッチ
Claims (2)
- 【請求項１】 第１の書き込みパルスにより１つ以上の
入力信号の状態を出力信号として保持する第１のデータ
保持手段と、 前記第１書き込みパルスと同期クロックを入力とし、第
２書き込みパルスを出力とする同期手段と、 前記第１データ保持手段の出力を入力信号とし、前記第
２書き込みパルスにより該入力信号の状態を出力信号と
して保持する第２データ保持手段と、で構成されるデー
タレジスタにおいて、 前記第１データ保持手段は、前記第１書き込みパルスが
Ｈレベルの間は入力信号の状態を出力に伝達し、前記第
１書き込みパルスがＬレベルの間は出力状態を保持す
る、１つ以上のＤラッチで構成され、 前記第２データ保持手段は、前記第２書き込みパルスが
Ｈレベルの間は入力信号の状態を出力に伝達し、前記第
２書き込みパルスがＬレベルの間は出力状態を保持す
る、１つ以上のＤラッチで構成され、 前記同期手段は、前記第１書き込みパルスの入力を検出
して、前記第１データ保持手段にデータが書き込まれた
ことを記憶する記憶手段と、 該記憶手段の出力があるときのみ、前記同期クロックに
同期した前記第２書き込みパルスを出力する許可手段
と、 で構成されることを特徴とするデータレジスタ。 - 【請求項２】 前記記憶手段は、前記第１書き込みパル
スにより出力がセットされ、前記第２書き込みパルスに
より出力がクリアされる構成であり、 前記許可手段は、前記記憶手段の出力を、前記同期クロ
ックと位相の異なるクロックにてサンプリングするサン
プリング手段と、 該サンプリング手段の出力がセットされているときの
み、前記同期クロックを前記第２書き込みパルスとして
出力する出力手段と、 で構成される請求項１に記載のデータレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8162939A JPH1013198A (ja) | 1996-06-24 | 1996-06-24 | データレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8162939A JPH1013198A (ja) | 1996-06-24 | 1996-06-24 | データレジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1013198A true JPH1013198A (ja) | 1998-01-16 |
Family
ID=15764129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8162939A Pending JPH1013198A (ja) | 1996-06-24 | 1996-06-24 | データレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1013198A (ja) |
-
1996
- 1996-06-24 JP JP8162939A patent/JPH1013198A/ja active Pending
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