JPH1012739A - 半導体集積回路および半導体集積回路の製造方法 - Google Patents
半導体集積回路および半導体集積回路の製造方法Info
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- JPH1012739A JPH1012739A JP8166134A JP16613496A JPH1012739A JP H1012739 A JPH1012739 A JP H1012739A JP 8166134 A JP8166134 A JP 8166134A JP 16613496 A JP16613496 A JP 16613496A JP H1012739 A JPH1012739 A JP H1012739A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 78
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 6
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 33
- 229920005591 polysilicon Polymers 0.000 abstract description 33
- 239000013256 coordination polymer Substances 0.000 abstract description 14
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 24
- 229910052782 aluminium Inorganic materials 0.000 description 24
- 238000010586 diagram Methods 0.000 description 21
- 230000000694 effects Effects 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- H01L2224/05552—Shape in top view
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/45124—Aluminium (Al) as principal constituent
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
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- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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Abstract
(57)【要約】
【課題】 同一チップを他種類のパッケージに封入しよ
うとすると少ピンパッケージにおいて入出力ポートに対
応した端子を連続して確保できない課題があった。 【解決手段】 パッドドライバセル２１〜２３が入出力
制御回路１１〜１３の個数と同数またはそれ以上設けら
れる。配線領域ＬＩＮにおいて、ポリシリコン配線１１
１〜１３３が各入出力制御回路２１〜２３の入力端ＩＮ
および出力端ＣＰ，ＣＮから引き出される。ポリシリコ
ン配線２１１〜２３３が各パッドドライバセル２１〜２
３の入力端ＣＰ，ＣＮおよび出力端ＩＮから引き出され
るものである。
うとすると少ピンパッケージにおいて入出力ポートに対
応した端子を連続して確保できない課題があった。 【解決手段】 パッドドライバセル２１〜２３が入出力
制御回路１１〜１３の個数と同数またはそれ以上設けら
れる。配線領域ＬＩＮにおいて、ポリシリコン配線１１
１〜１３３が各入出力制御回路２１〜２３の入力端ＩＮ
および出力端ＣＰ，ＣＮから引き出される。ポリシリコ
ン配線２１１〜２３３が各パッドドライバセル２１〜２
３の入力端ＣＰ，ＣＮおよび出力端ＩＮから引き出され
るものである。
Description
【０００１】
【発明の属する技術分野】この発明は、チップ外の回路
と信号の入出力を行うための入出力ポートを備えたマイ
クロコンピュータ等の半導体集積回路および半導体集積
回路の製造方法に関するものである。
と信号の入出力を行うための入出力ポートを備えたマイ
クロコンピュータ等の半導体集積回路および半導体集積
回路の製造方法に関するものである。
【０００２】
【従来の技術】図８は従来の入出力ポート（以下、単に
ポートという）を備えた半導体集積回路における半導体
素子とリードフレームに至るリード線との配置を示す配
置図である。図において、１は半導体素子（以下、チッ
プともいう）、２１〜２５はそれぞれパッドと出力ドラ
イバとを有するパッドドライバセル、ＩＯＣはチップ１
中の入出力制御回路が設けられる入出力制御回路領域、
ＬＩＮは入出力制御回路とパッドドライバセル２１〜２
５との間の配線が存在する配線領域、ＰＤＲはパッドド
ライバセルが設けられるセル領域である。なお、図８に
おいて符号が付されていないパッドドライバセルもあ
る。６１〜６５はそれぞれパッドドライバセル２１〜２
５と対応するリードフレームとを接続する金線やアルミ
ニウム線によるリード線である。なお、図８において符
号が付されていないリード線もある。２００はチップ１
においてパッドドライバセルが配置されていない部分を
示す。
ポートという）を備えた半導体集積回路における半導体
素子とリードフレームに至るリード線との配置を示す配
置図である。図において、１は半導体素子（以下、チッ
プともいう）、２１〜２５はそれぞれパッドと出力ドラ
イバとを有するパッドドライバセル、ＩＯＣはチップ１
中の入出力制御回路が設けられる入出力制御回路領域、
ＬＩＮは入出力制御回路とパッドドライバセル２１〜２
５との間の配線が存在する配線領域、ＰＤＲはパッドド
ライバセルが設けられるセル領域である。なお、図８に
おいて符号が付されていないパッドドライバセルもあ
る。６１〜６５はそれぞれパッドドライバセル２１〜２
５と対応するリードフレームとを接続する金線やアルミ
ニウム線によるリード線である。なお、図８において符
号が付されていないリード線もある。２００はチップ１
においてパッドドライバセルが配置されていない部分を
示す。
【０００３】マイクロコンピュータ等の半導体集積回路
は、通常、プラスチックパッケージやセラミックパッケ
ージに封入される。パッケージには、形状の違いや端子
数（ピン数）の違いに応じた様々の種類がある。求めら
れる用途やコストに応じてパッケージの形状や端子数が
定められる。ところが、半導体集積回路の開発には多大
な労力と費用がかかるので、パッケージの端子数が異な
る多数の半導体集積回路を用意したり多様なパッケージ
形状の半導体集積回路を用意するといったユーザの要求
には、なかなか応えられないのが現状である。特に、機
能を変えなくてもよいがより多くのポート端子を得るた
めに端子数を増やした半導体集積回路を用意して欲しい
というユーザの要求や、実装面積を狭くするために端子
数を減らした半導体集積回路を用意して欲しいというユ
ーザの要求は多い。
は、通常、プラスチックパッケージやセラミックパッケ
ージに封入される。パッケージには、形状の違いや端子
数（ピン数）の違いに応じた様々の種類がある。求めら
れる用途やコストに応じてパッケージの形状や端子数が
定められる。ところが、半導体集積回路の開発には多大
な労力と費用がかかるので、パッケージの端子数が異な
る多数の半導体集積回路を用意したり多様なパッケージ
形状の半導体集積回路を用意するといったユーザの要求
には、なかなか応えられないのが現状である。特に、機
能を変えなくてもよいがより多くのポート端子を得るた
めに端子数を増やした半導体集積回路を用意して欲しい
というユーザの要求や、実装面積を狭くするために端子
数を減らした半導体集積回路を用意して欲しいというユ
ーザの要求は多い。
【０００４】図８（ａ），（ｂ）には、チップ１は同一
であるが端子数が異なる２種類の半導体集積回路におけ
るチップ１およびリード線６１〜６５が示されている。
図８（ａ）は２４ピンの半導体集積回路を示し、図８
（ｂ）は２０ピンの半導体集積回路を示している。図９
はパッドドライバセル２１〜２５の構成の一例を示す回
路図である。図９において、３１はソースが電源に接続
されるとともにドレインがパッド３０および入出力制御
回路への入力線（ＩＮ）に接続されるＰチャネルトラン
ジスタ、３２はドレインがＰチャネルトランジスタ３１
のドレインに接続されるとともにソースが接地されてい
るＮチャネルトランジスタである。Ｐチャネルトランジ
スタ３１およびＮチャネルトランジスタ３２のゲートは
入出力制御回路からの出力制御線（ＣＰ，ＣＮ）に接続
されている。Ｐチャネルトランジスタ３１およびＮチャ
ネルトランジスタ３２は、出力ドライバを形成する。な
お、入出力制御回路への入力線（ＩＮ）が、プルアップ
制御線（ＵＣ）によって制御されるＰチャネルトランジ
スタ３３によってプルアップされる場合もある。その場
合には、Ｐチャネルトランジスタ３１、Ｎチャネルトラ
ンジスタ３２およびＰチャネルトランジスタ３３は、入
出力ドライバを形成する。
であるが端子数が異なる２種類の半導体集積回路におけ
るチップ１およびリード線６１〜６５が示されている。
図８（ａ）は２４ピンの半導体集積回路を示し、図８
（ｂ）は２０ピンの半導体集積回路を示している。図９
はパッドドライバセル２１〜２５の構成の一例を示す回
路図である。図９において、３１はソースが電源に接続
されるとともにドレインがパッド３０および入出力制御
回路への入力線（ＩＮ）に接続されるＰチャネルトラン
ジスタ、３２はドレインがＰチャネルトランジスタ３１
のドレインに接続されるとともにソースが接地されてい
るＮチャネルトランジスタである。Ｐチャネルトランジ
スタ３１およびＮチャネルトランジスタ３２のゲートは
入出力制御回路からの出力制御線（ＣＰ，ＣＮ）に接続
されている。Ｐチャネルトランジスタ３１およびＮチャ
ネルトランジスタ３２は、出力ドライバを形成する。な
お、入出力制御回路への入力線（ＩＮ）が、プルアップ
制御線（ＵＣ）によって制御されるＰチャネルトランジ
スタ３３によってプルアップされる場合もある。その場
合には、Ｐチャネルトランジスタ３１、Ｎチャネルトラ
ンジスタ３２およびＰチャネルトランジスタ３３は、入
出力ドライバを形成する。
【０００５】図１０は入出力制御回路の構成の一例を示
すブロック図である。図において、４１はポートの方向
を示す情報を有する方向レジスタ、４２はマイクロコン
ピュータのデータバスからの出力データをラッチするポ
ートラッチ、４３はポートが入力モードになっていると
きに開くゲート回路である。４４は方向レジスタが入力
モードになっているときにプルアップ制御線（ＵＣ）に
ローレベルを出力するプルアップ制御回路、４５は方向
レジスタ４１の内容が「１」のときにポートラッチ４２
の値の反転値を出力する反転論理積回路、４６は方向レ
ジスタ４１の内容が「１」のときにポートラッチ４２の
値を出力する反転論理和回路、４７は方向レジスタ４１
と反転論理和回路４６との間に接続された反転回路であ
る。なお、プルアップ制御回路４４が設けられていない
こともある。
すブロック図である。図において、４１はポートの方向
を示す情報を有する方向レジスタ、４２はマイクロコン
ピュータのデータバスからの出力データをラッチするポ
ートラッチ、４３はポートが入力モードになっていると
きに開くゲート回路である。４４は方向レジスタが入力
モードになっているときにプルアップ制御線（ＵＣ）に
ローレベルを出力するプルアップ制御回路、４５は方向
レジスタ４１の内容が「１」のときにポートラッチ４２
の値の反転値を出力する反転論理積回路、４６は方向レ
ジスタ４１の内容が「１」のときにポートラッチ４２の
値を出力する反転論理和回路、４７は方向レジスタ４１
と反転論理和回路４６との間に接続された反転回路であ
る。なお、プルアップ制御回路４４が設けられていない
こともある。
【０００６】マイクロコンピュータのＣＰＵは、この入
出力制御回路のモードを出力モードにするときには方向
レジスタ４１の内容を「１」に設定し、入力モードにす
るときには方向レジスタ４１の内容を「０」に設定す
る。方向レジスタ４１の内容が「１」であるときには、
ポートラッチ４２にラッチされたデータに応じたレベル
が出力制御線（ＣＰ，ＣＮ）に現れる。そして、ポート
ラッチ４２にラッチされたデータに応じたレベルがパッ
ド３０およびリードフレームを介して半導体集積回路の
リード（ピン）に現れる。方向レジスタ４１の内容が
「０」であるときには、出力制御線（ＣＰ，ＣＮ）に
は、Ｐチャネルトランジスタ３１およびＮチャネルトラ
ンジスタ３２をオフにするレベルが現れる。また、ゲー
ト回路４３が信号通過状態になる。よって、半導体集積
回路のリードに入力したレベルがデータバスに伝えられ
る。このような入出力制御回路によってポート機能が実
現される。
出力制御回路のモードを出力モードにするときには方向
レジスタ４１の内容を「１」に設定し、入力モードにす
るときには方向レジスタ４１の内容を「０」に設定す
る。方向レジスタ４１の内容が「１」であるときには、
ポートラッチ４２にラッチされたデータに応じたレベル
が出力制御線（ＣＰ，ＣＮ）に現れる。そして、ポート
ラッチ４２にラッチされたデータに応じたレベルがパッ
ド３０およびリードフレームを介して半導体集積回路の
リード（ピン）に現れる。方向レジスタ４１の内容が
「０」であるときには、出力制御線（ＣＰ，ＣＮ）に
は、Ｐチャネルトランジスタ３１およびＮチャネルトラ
ンジスタ３２をオフにするレベルが現れる。また、ゲー
ト回路４３が信号通過状態になる。よって、半導体集積
回路のリードに入力したレベルがデータバスに伝えられ
る。このような入出力制御回路によってポート機能が実
現される。
【０００７】次に、半導体集積回路内の配線方法につい
て説明する。図８（ａ），（ｂ）に示すチップ１には、
パッドドライバセル２１〜２５を含む２４個のパッドド
ライバセルが設けられている。そして、２４ピンパッケ
ージでは全てのパッドドライバセルに配線が施されて、
対応するリードフレームと接続される。しかし、２０ピ
ンパッケージでは、配線が施されずリードフレームに接
続されないパッドドライバセルが存在する。配線が施さ
れないパッドドライバセルは、例えば４セルに対して１
セルといったように、離散的にしか割り当てられない。
て説明する。図８（ａ），（ｂ）に示すチップ１には、
パッドドライバセル２１〜２５を含む２４個のパッドド
ライバセルが設けられている。そして、２４ピンパッケ
ージでは全てのパッドドライバセルに配線が施されて、
対応するリードフレームと接続される。しかし、２０ピ
ンパッケージでは、配線が施されずリードフレームに接
続されないパッドドライバセルが存在する。配線が施さ
れないパッドドライバセルは、例えば４セルに対して１
セルといったように、離散的にしか割り当てられない。
【０００８】ここで、パッドドライバセル２１〜２５が
順にポートＡ0 〜Ａ4 に対応したものであるとする。図
８（ｂ）に示す例では、パッドドライバセル２２には配
線が施されていない。すると、２０ピンパッケージで
は、ポートＡ1 が存在しない。すなわち、半導体集積回
路の端子として、ポートＡ0 ，Ａ2 ，Ａ3 ，Ａ4 の端子
しか現れない。パッドドライバセル２１〜２５以外のパ
ッドドライバセルも含めて考えると、例えば、２４ピン
パッケージではポートＡ0 〜Ａ7 ，Ｂ0 〜Ｂ7 が連続し
て端子に現れていたのに対して、２０ピンパッケージで
はポートＡ0 〜Ａ2 ，Ａ4 〜Ａ6 ，Ｂ0 〜Ｂ2 ，Ｂ4 〜
Ｂ6 しか端子に現れないといったような事態が生ずる。
ここで、連続して端子に現れるとは、例えば、ポートＡ
0 〜Ａ7 に対応した各端子が、連続して配置されている
第１端子〜第８端子に割り当てられることをいう。
順にポートＡ0 〜Ａ4 に対応したものであるとする。図
８（ｂ）に示す例では、パッドドライバセル２２には配
線が施されていない。すると、２０ピンパッケージで
は、ポートＡ1 が存在しない。すなわち、半導体集積回
路の端子として、ポートＡ0 ，Ａ2 ，Ａ3 ，Ａ4 の端子
しか現れない。パッドドライバセル２１〜２５以外のパ
ッドドライバセルも含めて考えると、例えば、２４ピン
パッケージではポートＡ0 〜Ａ7 ，Ｂ0 〜Ｂ7 が連続し
て端子に現れていたのに対して、２０ピンパッケージで
はポートＡ0 〜Ａ2 ，Ａ4 〜Ａ6 ，Ｂ0 〜Ｂ2 ，Ｂ4 〜
Ｂ6 しか端子に現れないといったような事態が生ずる。
ここで、連続して端子に現れるとは、例えば、ポートＡ
0 〜Ａ7 に対応した各端子が、連続して配置されている
第１端子〜第８端子に割り当てられることをいう。
【０００９】すると、データ処理の基本単位である４ビ
ット単位または８ビット単位でのポートの割り当てがで
きないので、２０ピンパッケージの半導体集積回路を使
用するユーザに不便を与える。例えば、半導体集積回路
がマイクロコンピュータであったとすると、マイクロコ
ンピュータのユーザは、不連続に生ずる使用できないポ
ートに注意を払いつつプログラムを作成しなければなら
ない。なお、その不便を解消するために、例えば、ポー
トＡ0 〜Ａ7 ，Ｂ0 〜Ｂ3 が端子に現れるようにポート
Ｂ4 〜Ｂ7 に対応したパッドドライバセルを未配線とす
ることが考えられる。すると、配線されるべきパッドド
ライバセルの存在位置の偏りが生ずる。各リードフレー
ムは、一般に偏りなく配置されるので、遠くのリードフ
レームまでリード線を配線しなければならないパッドド
ライバセルがでてくる。しかし、リード線の長さを長く
するとリード線が基盤やチップ１に接触しやすくなるの
で、リード線の長さを長くすることには限界がある。従
って、やはり、２０ピンパッケージでは、配線されない
セルを離散的に割り当てなければならない。なお、一般
に、各半導体製造会社毎に、リード線の長さの規定値が
設けられている。
ット単位または８ビット単位でのポートの割り当てがで
きないので、２０ピンパッケージの半導体集積回路を使
用するユーザに不便を与える。例えば、半導体集積回路
がマイクロコンピュータであったとすると、マイクロコ
ンピュータのユーザは、不連続に生ずる使用できないポ
ートに注意を払いつつプログラムを作成しなければなら
ない。なお、その不便を解消するために、例えば、ポー
トＡ0 〜Ａ7 ，Ｂ0 〜Ｂ3 が端子に現れるようにポート
Ｂ4 〜Ｂ7 に対応したパッドドライバセルを未配線とす
ることが考えられる。すると、配線されるべきパッドド
ライバセルの存在位置の偏りが生ずる。各リードフレー
ムは、一般に偏りなく配置されるので、遠くのリードフ
レームまでリード線を配線しなければならないパッドド
ライバセルがでてくる。しかし、リード線の長さを長く
するとリード線が基盤やチップ１に接触しやすくなるの
で、リード線の長さを長くすることには限界がある。従
って、やはり、２０ピンパッケージでは、配線されない
セルを離散的に割り当てなければならない。なお、一般
に、各半導体製造会社毎に、リード線の長さの規定値が
設けられている。
【００１０】図１１はチップレイアウトを変更して多ピ
ンパッケージと少ピンパッケージとの双方を実現する際
の入出力制御回路１１〜１５、配線領域ＬＩＮおよびパ
ッドドライバセル２１〜２５を示す配置図である。図１
１（ａ）は多ピンパッケージ用のチップにおける配置を
示し、図１１（ｂ）は少ピンパッケージ用のチップにお
ける配置を示す。双方のチップにおいて、それぞれのリ
ードフレーム（図示せず）の配置に合わせて、多ピンパ
ッケージではパッドドライバセル２１〜２５は密に配置
され、少ピンパッケージではパッドドライバセル２１，
２３，２５は疎に配置されている。
ンパッケージと少ピンパッケージとの双方を実現する際
の入出力制御回路１１〜１５、配線領域ＬＩＮおよびパ
ッドドライバセル２１〜２５を示す配置図である。図１
１（ａ）は多ピンパッケージ用のチップにおける配置を
示し、図１１（ｂ）は少ピンパッケージ用のチップにお
ける配置を示す。双方のチップにおいて、それぞれのリ
ードフレーム（図示せず）の配置に合わせて、多ピンパ
ッケージではパッドドライバセル２１〜２５は密に配置
され、少ピンパッケージではパッドドライバセル２１，
２３，２５は疎に配置されている。
【００１１】図１１に示す入出力制御回路１１〜１５が
ポートＡ0 〜Ａ4 に対応したものであるとすると、図１
１（ｂ）に示す少ピンパッケージ用のチップにおいて、
入出力制御回路１１，１５は、図示しないポートＡ0 ，
Ａ4 に対応したパッドドライバセルに接続される。入出
力制御回路１２，１３，１４は、パッドドライバセル２
１，２３，２５に接続される。そして、図示しないパッ
ドドライバセルは、リードフレームを介してポートＡ0
，Ａ4 に対応した端子に接続される。パッドドライバ
セル２１，２３，２５は、ポートＡ1 ，Ａ2 ，Ａ3 に対
応した端子に接続される。
ポートＡ0 〜Ａ4 に対応したものであるとすると、図１
１（ｂ）に示す少ピンパッケージ用のチップにおいて、
入出力制御回路１１，１５は、図示しないポートＡ0 ，
Ａ4 に対応したパッドドライバセルに接続される。入出
力制御回路１２，１３，１４は、パッドドライバセル２
１，２３，２５に接続される。そして、図示しないパッ
ドドライバセルは、リードフレームを介してポートＡ0
，Ａ4 に対応した端子に接続される。パッドドライバ
セル２１，２３，２５は、ポートＡ1 ，Ａ2 ，Ａ3 に対
応した端子に接続される。
【００１２】以上のようにして、少ピンパッケージの半
導体集積回路においても、ポートＡ0 〜Ａ4 は連続して
端子に現れる。従って、４ビット単位または８ビット単
位でのポートの割り当てができないという問題は解消さ
れる。しかし、図１１（ｂ）に示された半導体集積回路
を作製する場合には、チップ製作に必要な全工程で用い
られる各マスクを、図１１（ａ）に示された半導体集積
回路用のものとは異なったものとする必要がある。新た
にマスクをおこすには多大な費用と時間がかかる。この
ように、他種類のパッケージのそれぞれに応じたチップ
を有する半導体集積回路を作製する場合に多大な開発コ
ストと期間がかかる。
導体集積回路においても、ポートＡ0 〜Ａ4 は連続して
端子に現れる。従って、４ビット単位または８ビット単
位でのポートの割り当てができないという問題は解消さ
れる。しかし、図１１（ｂ）に示された半導体集積回路
を作製する場合には、チップ製作に必要な全工程で用い
られる各マスクを、図１１（ａ）に示された半導体集積
回路用のものとは異なったものとする必要がある。新た
にマスクをおこすには多大な費用と時間がかかる。この
ように、他種類のパッケージのそれぞれに応じたチップ
を有する半導体集積回路を作製する場合に多大な開発コ
ストと期間がかかる。
【００１３】特開昭５９−１４５５４２号公報には、半
導体チップ中の周辺部分に多数の入出力回路部と多数の
パッド部とを設け、パッケージの端子数に応じて各入出
力回路部と各パッド部との間の配線を変えることによっ
て、他種類のパッケージに対応しようとするものが開示
されている。しかし、特開昭５９−１４５５４２号公報
には、入出力回路部とパッド部との間の配線に関する具
体的方法は開示されていない。
導体チップ中の周辺部分に多数の入出力回路部と多数の
パッド部とを設け、パッケージの端子数に応じて各入出
力回路部と各パッド部との間の配線を変えることによっ
て、他種類のパッケージに対応しようとするものが開示
されている。しかし、特開昭５９−１４５５４２号公報
には、入出力回路部とパッド部との間の配線に関する具
体的方法は開示されていない。
【００１４】
【発明が解決しようとする課題】従来の半導体集積回路
は以上のように構成されているので、同一チップを他種
類のパッケージに封入しようとすると少ピンパッケージ
においてポートに対応した端子を連続して確保できない
という課題があった。また、少ピンパッケージにおいて
もポートに対応した端子を連続して確保しようとする
と、チップ製作に必要な各マスクを変更しなければなら
ないという課題があった。
は以上のように構成されているので、同一チップを他種
類のパッケージに封入しようとすると少ピンパッケージ
においてポートに対応した端子を連続して確保できない
という課題があった。また、少ピンパッケージにおいて
もポートに対応した端子を連続して確保しようとする
と、チップ製作に必要な各マスクを変更しなければなら
ないという課題があった。
【００１５】この発明は上記のような課題を解決するた
めになされたもので、半導体製造工程のごく一部のみを
変更するだけで他種類のパッケージのそれぞれに対応で
きる半導体集積回路および半導体集積回路の製造方法を
得ることを目的とする。
めになされたもので、半導体製造工程のごく一部のみを
変更するだけで他種類のパッケージのそれぞれに対応で
きる半導体集積回路および半導体集積回路の製造方法を
得ることを目的とする。
【００１６】
【課題を解決するための手段】請求項１記載の発明に係
る半導体集積回路は、パッドドライバセルが入出力制御
回路の個数と同数またはそれ以上設けられ、配線領域に
おいて、各入出力制御回路の入力端および出力端から引
き出された配線と、各パッドドライバセルの入力端およ
び出力端から引き出された配線とを備え、入出力制御回
路からの配線と、パッドドライバセルからの配線とが各
配線の材質とは異なる材質の配線によって配線領域で接
続され、各入出力制御回路のうち、パッドドライバセル
における配線とは未接続である連続して位置する特定の
入出力制御回路が存在し、各パッドドライバセルのう
ち、入出力制御回路における配線とは未接続である離散
的に位置する特定のパッドドライバセルが存在するもの
である。
る半導体集積回路は、パッドドライバセルが入出力制御
回路の個数と同数またはそれ以上設けられ、配線領域に
おいて、各入出力制御回路の入力端および出力端から引
き出された配線と、各パッドドライバセルの入力端およ
び出力端から引き出された配線とを備え、入出力制御回
路からの配線と、パッドドライバセルからの配線とが各
配線の材質とは異なる材質の配線によって配線領域で接
続され、各入出力制御回路のうち、パッドドライバセル
における配線とは未接続である連続して位置する特定の
入出力制御回路が存在し、各パッドドライバセルのう
ち、入出力制御回路における配線とは未接続である離散
的に位置する特定のパッドドライバセルが存在するもの
である。
【００１７】請求項２記載の発明に係る半導体集積回路
は、連続して位置する特定の入出力制御回路から引き出
された配線および離散的に位置する特定のパッドドライ
バセルから引き出された配線のうちの入力端からの配線
は電源または接地に接続され、出力端からの配線は開放
されているものである。
は、連続して位置する特定の入出力制御回路から引き出
された配線および離散的に位置する特定のパッドドライ
バセルから引き出された配線のうちの入力端からの配線
は電源または接地に接続され、出力端からの配線は開放
されているものである。
【００１８】請求項３記載の発明に係る半導体集積回路
は、パッドドライバセルが、配線領域を介してそれに接
続されうる各入出力制御回路に対応したポートに要求さ
れる駆動能力のうちの最大の駆動能力を有するドライバ
を含むように構成されているものである。
は、パッドドライバセルが、配線領域を介してそれに接
続されうる各入出力制御回路に対応したポートに要求さ
れる駆動能力のうちの最大の駆動能力を有するドライバ
を含むように構成されているものである。
【００１９】請求項４記載の発明に係る半導体集積回路
は、パッドドライバセルが、配線領域を介してそれに接
続されうる各入出力制御回路に対応したポートのそれぞ
れが有する機能に応じた機能を全て含むように構成され
ているものである。
は、パッドドライバセルが、配線領域を介してそれに接
続されうる各入出力制御回路に対応したポートのそれぞ
れが有する機能に応じた機能を全て含むように構成され
ているものである。
【００２０】請求項５記載の発明に係る半導体集積回路
は、パッドドライバセルの総数が入出力制御回路の総数
よりも多くなっているものである。
は、パッドドライバセルの総数が入出力制御回路の総数
よりも多くなっているものである。
【００２１】請求項６記載の発明に係る半導体集積回路
の製造方法は、パッドドライバセルとリードフレームと
の間のリード線の長さが規定値以下になるように半導体
素子の角部における各パッドドライバセルを選択するス
テップと、選択された各パッドドライバセルと入出力制
御回路とを配線領域で接続するステップと、選択された
各パッドドライバセルとリードフレームとの間にリード
線を配線するステップとを備えたものである。
の製造方法は、パッドドライバセルとリードフレームと
の間のリード線の長さが規定値以下になるように半導体
素子の角部における各パッドドライバセルを選択するス
テップと、選択された各パッドドライバセルと入出力制
御回路とを配線領域で接続するステップと、選択された
各パッドドライバセルとリードフレームとの間にリード
線を配線するステップとを備えたものである。
【００２２】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体集積回路の一部における入出力制御回路、配線領域
ＬＩＮおよびパッドドライバセルを示す配置図である。
図１（ａ）は多ピンパッケージ用のチップにおける配置
を示し、図１（ｂ）は少ピンパッケージ用のチップにお
ける配置を示す。図において、２１〜２５はそれぞれパ
ッド３０と出力ドライバとを有するパッドドライバセ
ル、ＩＯＣはチップ中の入出力制御回路１１〜１５が設
けられる入出力制御回路領域、ＬＩＮは入出力制御回路
とパッドドライバセル２１〜２５との間の配線が存在す
る配線領域、ＰＤＲはパッドドライバセル２１〜２５が
設けられるセル領域である。
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体集積回路の一部における入出力制御回路、配線領域
ＬＩＮおよびパッドドライバセルを示す配置図である。
図１（ａ）は多ピンパッケージ用のチップにおける配置
を示し、図１（ｂ）は少ピンパッケージ用のチップにお
ける配置を示す。図において、２１〜２５はそれぞれパ
ッド３０と出力ドライバとを有するパッドドライバセ
ル、ＩＯＣはチップ中の入出力制御回路１１〜１５が設
けられる入出力制御回路領域、ＬＩＮは入出力制御回路
とパッドドライバセル２１〜２５との間の配線が存在す
る配線領域、ＰＤＲはパッドドライバセル２１〜２５が
設けられるセル領域である。
【００２３】パッドドライバセル２１〜２５において、
３１はソースが電源に接続されるとともにドレインがパ
ッド３０および入出力制御回路１１〜１５への入力線に
接続されるＰチャネルトランジスタ（ドライバ）、３２
はドレインがＰチャネルトランジスタ３１のドレインに
接続されるとともにソースが接地されているＮチャネル
トランジスタ（ドライバ）である。Ｐチャネルトランジ
スタ３１およびＮチャネルトランジスタ３２のゲートは
入出力制御回路の出力制御線に接続されている。Ｐチャ
ネルトランジスタ３１およびＮチャネルトランジスタ３
２は、出力ドライバを形成する。なお、図１には、パッ
ドドライバセル２１においてのみ出力ドライバおよびパ
ッド３０が示されている。なお、ここでは、入出力制御
回路１１〜１５において、ＩＮは入力線の入力端を示
し、ＣＰ，ＣＮは出力制御線の出力端を示す。パッドド
ライバセル２１〜２５において、ＩＮは入力線の出力端
を示し、ＣＰ，ＣＮは出力制御線の入力端を示す。
３１はソースが電源に接続されるとともにドレインがパ
ッド３０および入出力制御回路１１〜１５への入力線に
接続されるＰチャネルトランジスタ（ドライバ）、３２
はドレインがＰチャネルトランジスタ３１のドレインに
接続されるとともにソースが接地されているＮチャネル
トランジスタ（ドライバ）である。Ｐチャネルトランジ
スタ３１およびＮチャネルトランジスタ３２のゲートは
入出力制御回路の出力制御線に接続されている。Ｐチャ
ネルトランジスタ３１およびＮチャネルトランジスタ３
２は、出力ドライバを形成する。なお、図１には、パッ
ドドライバセル２１においてのみ出力ドライバおよびパ
ッド３０が示されている。なお、ここでは、入出力制御
回路１１〜１５において、ＩＮは入力線の入力端を示
し、ＣＰ，ＣＮは出力制御線の出力端を示す。パッドド
ライバセル２１〜２５において、ＩＮは入力線の出力端
を示し、ＣＰ，ＣＮは出力制御線の入力端を示す。
【００２４】次に入出力制御回路１１〜１５とパッドド
ライバセル２１〜２５との間の配線の仕方について説明
する。チップにおいて、入出力制御回路１１〜１５の数
と図示されない入出力制御回路の数との和は、多ピンパ
ッケージのピン数と同じであるとする。また、パッドド
ライバセル２１〜２５の数と図示されないパッドドライ
バセルの数との和は、多ピンパッケージのピン数と同じ
であるとする。図１（ａ），（ｂ）に示すように、パッ
ドドライバセル２１〜２５は密に配置されている。図１
（ａ）に示す多ピンパッケージ用のチップでは、各入出
力制御回路１１〜１５は、それに対応する各パッドドラ
イバセル２１〜２５と接続される。しかし、図１（ｂ）
に示す少ピンパッケージ用のチップでは、入出力制御回
路１１〜１５に接続されないパッドドライバセル２２，
２４が離散的に存在する。入出力制御回路１２，１３，
１４と接続されているパッドドライバセル２１，２３，
２５は、リード線（図示せず）によって対応するリード
フレーム（図示せず）に接続される。
ライバセル２１〜２５との間の配線の仕方について説明
する。チップにおいて、入出力制御回路１１〜１５の数
と図示されない入出力制御回路の数との和は、多ピンパ
ッケージのピン数と同じであるとする。また、パッドド
ライバセル２１〜２５の数と図示されないパッドドライ
バセルの数との和は、多ピンパッケージのピン数と同じ
であるとする。図１（ａ），（ｂ）に示すように、パッ
ドドライバセル２１〜２５は密に配置されている。図１
（ａ）に示す多ピンパッケージ用のチップでは、各入出
力制御回路１１〜１５は、それに対応する各パッドドラ
イバセル２１〜２５と接続される。しかし、図１（ｂ）
に示す少ピンパッケージ用のチップでは、入出力制御回
路１１〜１５に接続されないパッドドライバセル２２，
２４が離散的に存在する。入出力制御回路１２，１３，
１４と接続されているパッドドライバセル２１，２３，
２５は、リード線（図示せず）によって対応するリード
フレーム（図示せず）に接続される。
【００２５】少ピンパッケージ用のチップでは、例え
ば、ポートＡ0 に対応した入出力制御回路１１は、図示
しないパッドドライバセルに接続される。ポートＡ1 ，
Ａ2 ，Ａ3 に対応した入出力制御回路１２，１３，１４
は、パッドドライバセル２１，２３，２５に接続され
る。そして、図示しないパッドドライバセルは、リード
フレームを介してポートＡ0 に対応した端子に接続され
る。パッドドライバセル２１，２３，２５は、ポートＡ
1 ，Ａ2 ，Ａ3 に対応した端子に接続される。このよう
にして、少ピンパッケージにおいても、４ビットのポー
トＡ0 〜Ａ3 が連続して端子に現れる。パッドドライバ
セル２１〜２５以外のパッドドライバセルも含めて考え
ると、例えば、少ピンパッケージでもポートＡ0 〜Ａ7
，Ｂ0 〜Ｂ7が連続して端子に現れるようにすることが
できる。
ば、ポートＡ0 に対応した入出力制御回路１１は、図示
しないパッドドライバセルに接続される。ポートＡ1 ，
Ａ2 ，Ａ3 に対応した入出力制御回路１２，１３，１４
は、パッドドライバセル２１，２３，２５に接続され
る。そして、図示しないパッドドライバセルは、リード
フレームを介してポートＡ0 に対応した端子に接続され
る。パッドドライバセル２１，２３，２５は、ポートＡ
1 ，Ａ2 ，Ａ3 に対応した端子に接続される。このよう
にして、少ピンパッケージにおいても、４ビットのポー
トＡ0 〜Ａ3 が連続して端子に現れる。パッドドライバ
セル２１〜２５以外のパッドドライバセルも含めて考え
ると、例えば、少ピンパッケージでもポートＡ0 〜Ａ7
，Ｂ0 〜Ｂ7が連続して端子に現れるようにすることが
できる。
【００２６】図１（ｂ）に示す未使用の入出力制御回路
１５において、出力端ＣＰ，ＣＮは開放状態とされる。
すなわち、出力端ＣＰ，ＣＮに出力制御線は接続されな
い。入力端ＩＮは接地または電源に接続される。図１
（ｂ）では、接地に接続された例が示されている。未使
用のパッドドライバセル２２，２４において、出力端Ｉ
Ｎは開放状態とされる。すなわち、出力端ＩＮに入力線
は接続されない。入力端ＣＰ，ＣＮは接地または電源に
接続される。図１（ｂ）では、接地に接続された例が示
されている。
１５において、出力端ＣＰ，ＣＮは開放状態とされる。
すなわち、出力端ＣＰ，ＣＮに出力制御線は接続されな
い。入力端ＩＮは接地または電源に接続される。図１
（ｂ）では、接地に接続された例が示されている。未使
用のパッドドライバセル２２，２４において、出力端Ｉ
Ｎは開放状態とされる。すなわち、出力端ＩＮに入力線
は接続されない。入力端ＣＰ，ＣＮは接地または電源に
接続される。図１（ｂ）では、接地に接続された例が示
されている。
【００２７】図２はチップの全体のレイアウトを示すレ
イアウト図である。図２（ａ）は多ピンパッケージ用の
チップ１ａのレイアウトを示し、図２（ｂ）は少ピンパ
ッケージ用のチップ１ｂのレイアウト配置を示す。図に
おいて、１００は入出力制御回路が配置されていない部
分、２００はパッドドライバセルが配置されていない部
分をそれぞれ示す。入出力制御回路領域ＩＯＣにおいて
×印は未使用の入出力制御回路を示し、セル領域ＰＤＲ
において×印は未使用のパッドドライバセルを示す。
イアウト図である。図２（ａ）は多ピンパッケージ用の
チップ１ａのレイアウトを示し、図２（ｂ）は少ピンパ
ッケージ用のチップ１ｂのレイアウト配置を示す。図に
おいて、１００は入出力制御回路が配置されていない部
分、２００はパッドドライバセルが配置されていない部
分をそれぞれ示す。入出力制御回路領域ＩＯＣにおいて
×印は未使用の入出力制御回路を示し、セル領域ＰＤＲ
において×印は未使用のパッドドライバセルを示す。
【００２８】配線領域ＬＩＮにおける配線が変更可能で
あるから、図２（ｂ）に示すように、少ピンパッケージ
用のチップ１ｂにおいて、未使用の入出力制御回路を集
中して配置できる。換言すれば、使用する入出力制御回
路を集中して配置できる。すなわち、Ａ0 〜Ａ7 のよう
にまとまっている各ポートのそれぞれに対応した入出力
制御回路を、使用するものとして選定できる。また、未
使用のパッドドライバセルを離散的に配置できる。すな
わち、使用されるパッドドライバセルの配置に偏りが生
じない。使用される入出力制御回路を集中して配置でき
るので、少ピンパッケージの半導体集積回路において
も、パッドドライバセルおよびリードフレームを介して
ポートは連続して端子に現れる。従って、４ビット単位
または８ビット単位でのポート端子の割り当てが容易に
できる。また、使用されるパッドドライバセルの配置に
偏りが生じないので、パッドドライバセルから遠くのリ
ードフレームにリード線をわたすという事態は生じな
い。なお、図２（ａ）に示すチップ１ａと図２（ｂ）に
示すチップ１ｂとの間で相違しているのは、配線領域Ｌ
ＩＮだけである。
あるから、図２（ｂ）に示すように、少ピンパッケージ
用のチップ１ｂにおいて、未使用の入出力制御回路を集
中して配置できる。換言すれば、使用する入出力制御回
路を集中して配置できる。すなわち、Ａ0 〜Ａ7 のよう
にまとまっている各ポートのそれぞれに対応した入出力
制御回路を、使用するものとして選定できる。また、未
使用のパッドドライバセルを離散的に配置できる。すな
わち、使用されるパッドドライバセルの配置に偏りが生
じない。使用される入出力制御回路を集中して配置でき
るので、少ピンパッケージの半導体集積回路において
も、パッドドライバセルおよびリードフレームを介して
ポートは連続して端子に現れる。従って、４ビット単位
または８ビット単位でのポート端子の割り当てが容易に
できる。また、使用されるパッドドライバセルの配置に
偏りが生じないので、パッドドライバセルから遠くのリ
ードフレームにリード線をわたすという事態は生じな
い。なお、図２（ａ）に示すチップ１ａと図２（ｂ）に
示すチップ１ｂとの間で相違しているのは、配線領域Ｌ
ＩＮだけである。
【００２９】次に配線領域ＬＩＮにおける具体的な配線
方法について図３，図４のレイアウト図を参照して説明
する。図３は図１（ａ），図２（ａ）に示されたような
多ピンパッケージ用のチップにおける配線を示し、図４
は図１（ｂ），図２（ｂ）に示されたような少ピンパッ
ケージ用のチップにおける配線を示す。ただし、図３，
図４では、入出力制御回路１１〜１３およびパッドドラ
イバセル２１〜２３のみが明示されている。配線領域Ｌ
ＩＮにおいて、各入出力制御回路１１〜１３の各入力端
ＩＮおよび各出力端ＣＰ，ＣＮからポリシリコン配線
（配線）１１１〜１１３，１２１〜１２３，１３１〜１
３３が引き出されている。また、各パッドドライバセル
２１〜２３の各出力端ＩＮおよび各入力端ＣＰ，ＣＮか
らポリシリコン配線（配線）２１１〜２１３，２２１〜
２２３，２３１〜２３３が引き出されている。
方法について図３，図４のレイアウト図を参照して説明
する。図３は図１（ａ），図２（ａ）に示されたような
多ピンパッケージ用のチップにおける配線を示し、図４
は図１（ｂ），図２（ｂ）に示されたような少ピンパッ
ケージ用のチップにおける配線を示す。ただし、図３，
図４では、入出力制御回路１１〜１３およびパッドドラ
イバセル２１〜２３のみが明示されている。配線領域Ｌ
ＩＮにおいて、各入出力制御回路１１〜１３の各入力端
ＩＮおよび各出力端ＣＰ，ＣＮからポリシリコン配線
（配線）１１１〜１１３，１２１〜１２３，１３１〜１
３３が引き出されている。また、各パッドドライバセル
２１〜２３の各出力端ＩＮおよび各入力端ＣＰ，ＣＮか
らポリシリコン配線（配線）２１１〜２１３，２２１〜
２２３，２３１〜２３３が引き出されている。
【００３０】図１（ａ）に示すように、多ピンパッケー
ジの半導体集積回路において、各入出力制御回路１１〜
１３は各パッドドライバセル２１〜２３に接続される。
従って、図３に示すように、各入出力制御回路１１〜１
３から引き出されているポリシリコン配線１１１〜１１
３，１２１〜１２３，１３１〜１３３と各パッドドライ
バセル２１〜２３から引き出されているポリシリコン配
線２１１〜２１３，２２１〜２２３，２３１〜２３３と
は、アルミニウム配線（配線）７１〜７３，８１〜８
３，９１〜９３で接続される。
ジの半導体集積回路において、各入出力制御回路１１〜
１３は各パッドドライバセル２１〜２３に接続される。
従って、図３に示すように、各入出力制御回路１１〜１
３から引き出されているポリシリコン配線１１１〜１１
３，１２１〜１２３，１３１〜１３３と各パッドドライ
バセル２１〜２３から引き出されているポリシリコン配
線２１１〜２１３，２２１〜２２３，２３１〜２３３と
は、アルミニウム配線（配線）７１〜７３，８１〜８
３，９１〜９３で接続される。
【００３１】図１（ｂ）に示すように、少ピンパッケー
ジの半導体集積回路において、入出力制御回路１２がパ
ッドドライバセル２１に接続され、入出力制御回路１３
がパッドドライバセル２３に接続される。従って、図４
に示すように、入出力制御回路１２から引き出されてい
るポリシリコン配線１２１，１２２，１２３とパッドド
ライバセル２１から引き出されているポリシリコン配線
２１１，２１２，２１３とが、アルミニウム配線７１，
８１，９１で接続される。また、入出力制御回路１３か
ら引き出されているポリシリコン配線１３１，１３２，
１３３とパッドドライバセル２３から引き出されている
ポリシリコン配線２３１，２３２，２３３とが、アルミ
ニウム配線７３，８３，９３で接続される。なお、未使
用のパッドドライバセル２２の入力端ＣＰ，ＣＮが接地
または電源に接続されるように、それらと接地との間が
アルミニウム配線１０３で接続される。
ジの半導体集積回路において、入出力制御回路１２がパ
ッドドライバセル２１に接続され、入出力制御回路１３
がパッドドライバセル２３に接続される。従って、図４
に示すように、入出力制御回路１２から引き出されてい
るポリシリコン配線１２１，１２２，１２３とパッドド
ライバセル２１から引き出されているポリシリコン配線
２１１，２１２，２１３とが、アルミニウム配線７１，
８１，９１で接続される。また、入出力制御回路１３か
ら引き出されているポリシリコン配線１３１，１３２，
１３３とパッドドライバセル２３から引き出されている
ポリシリコン配線２３１，２３２，２３３とが、アルミ
ニウム配線７３，８３，９３で接続される。なお、未使
用のパッドドライバセル２２の入力端ＣＰ，ＣＮが接地
または電源に接続されるように、それらと接地との間が
アルミニウム配線１０３で接続される。
【００３２】以上のように、配線領域ＬＩＮにおいて、
アルミニウム配線７１〜７３，８１〜８３，９１〜９３
の配線の仕方を変えることによって、入出力制御回路１
１〜１５とパッドドライバセル２１〜２５との組合せを
容易に変更することができる。すなわち、アルミニウム
配線７１〜７３，８１〜８３，９１〜９３の配線の仕方
を変えることによって、容易に図１（ａ），図２（ａ）
に示されたチップと図１（ｂ），図２（ｂ）に示された
チップとを得ることができる。換言すれば、アルミニウ
ム配線以外の工程を共通とし、アルミニウム配線工程の
みを変更するだけで、異なるパッケージに対応した各チ
ップを得ることができる。
アルミニウム配線７１〜７３，８１〜８３，９１〜９３
の配線の仕方を変えることによって、入出力制御回路１
１〜１５とパッドドライバセル２１〜２５との組合せを
容易に変更することができる。すなわち、アルミニウム
配線７１〜７３，８１〜８３，９１〜９３の配線の仕方
を変えることによって、容易に図１（ａ），図２（ａ）
に示されたチップと図１（ｂ），図２（ｂ）に示された
チップとを得ることができる。換言すれば、アルミニウ
ム配線以外の工程を共通とし、アルミニウム配線工程の
みを変更するだけで、異なるパッケージに対応した各チ
ップを得ることができる。
【００３３】なお、配線領域ＬＩＮにおけるアルミニウ
ムによる配線を容易にするために、ポリシリコン配線１
１１〜１１３，１２１〜１２３，１３１〜１３３，２１
１〜２１３，２２１〜２２３，２３１〜２３３の長さは
均一ではない。例えば、ポリシリコン配線１１１〜１１
３の長さはそれぞれ相違している。ポリシリコン配線１
３１〜１３３の長さは、ポリシリコン配線１１１〜１１
３，１２１〜１２３の長さよりも短い。
ムによる配線を容易にするために、ポリシリコン配線１
１１〜１１３，１２１〜１２３，１３１〜１３３，２１
１〜２１３，２２１〜２２３，２３１〜２３３の長さは
均一ではない。例えば、ポリシリコン配線１１１〜１１
３の長さはそれぞれ相違している。ポリシリコン配線１
３１〜１３３の長さは、ポリシリコン配線１１１〜１１
３，１２１〜１２３の長さよりも短い。
【００３４】この実施の形態１によれば、多ピンパッケ
ージのピン数に応じた個数の入出力制御回路１１〜１５
とパッドドライバセル２１〜２５とが設けられ、各入出
力制御回路１１〜１５および各パッドドライバセル２１
〜２５からポリシリコン配線１１１〜１１３，１２１〜
１２３，１３１〜１３３，２１１〜２１３，２２１〜２
２３，２３１〜２３３が引き出されている。よって、配
線領域ＬＩＮにおけるアルミニウムによる配線を変更す
るだけで、ポート数以外の仕様は同一であって、種々の
ピン数のパッケージに対応した種々のチップを得ること
ができる。
ージのピン数に応じた個数の入出力制御回路１１〜１５
とパッドドライバセル２１〜２５とが設けられ、各入出
力制御回路１１〜１５および各パッドドライバセル２１
〜２５からポリシリコン配線１１１〜１１３，１２１〜
１２３，１３１〜１３３，２１１〜２１３，２２１〜２
２３，２３１〜２３３が引き出されている。よって、配
線領域ＬＩＮにおけるアルミニウムによる配線を変更す
るだけで、ポート数以外の仕様は同一であって、種々の
ピン数のパッケージに対応した種々のチップを得ること
ができる。
【００３５】実施の形態２．図５はこの発明の実施の形
態２による半導体集積回路における入出力制御回路およ
びパッドドライバセルを示す配置図である。図５には、
入出力制御回路１１，１２およびパッドドライバセル２
１のみが示されている。実施の形態１では各ポートの機
能は全て同一である場合の例が示されたが、ここでは、
特定のポートにプルアップ機能が付加される場合につい
て説明する。
態２による半導体集積回路における入出力制御回路およ
びパッドドライバセルを示す配置図である。図５には、
入出力制御回路１１，１２およびパッドドライバセル２
１のみが示されている。実施の形態１では各ポートの機
能は全て同一である場合の例が示されたが、ここでは、
特定のポートにプルアップ機能が付加される場合につい
て説明する。
【００３６】例えば、以下のような仕様があったとす
る。 そして、多ピンパッケージ用のチップではポート＃１１
用の入出力制御回路１１がパッドドライバセル２１に接
続されるようにアルミニウム配線され、少ピンパッケー
ジ用のチップではポート＃１２用の入出力制御回路１２
がパッドドライバセル２１に接続されるようにアルミニ
ウム配線されるとする。ポート＃１１用の入出力制御回
路１１は、図１０に示すプルアップ制御回路４４を有し
ているが、ポート＃１２用の入出力制御回路１２は、プ
ルアップ制御回路４４を有していない。なお、図５にお
いて、ＵＣは、プルアップ制御線の出力端または入力端
を示す。
る。 そして、多ピンパッケージ用のチップではポート＃１１
用の入出力制御回路１１がパッドドライバセル２１に接
続されるようにアルミニウム配線され、少ピンパッケー
ジ用のチップではポート＃１２用の入出力制御回路１２
がパッドドライバセル２１に接続されるようにアルミニ
ウム配線されるとする。ポート＃１１用の入出力制御回
路１１は、図１０に示すプルアップ制御回路４４を有し
ているが、ポート＃１２用の入出力制御回路１２は、プ
ルアップ制御回路４４を有していない。なお、図５にお
いて、ＵＣは、プルアップ制御線の出力端または入力端
を示す。
【００３７】このような場合には、パッドドライバセル
２１を、プルアップ用のＰチャネルトランジスタ（ドラ
イバ）３３を有するものとして作製しておけばよい。こ
の場合、入出力制御回路１１から、図３，図４に示され
たようなポリシリコン配線１１１，１１２，１１３に加
えて出力端ＵＣからのポリシリコン配線が引き出され
る。また、パッドドライバセル２１から、図３，図４に
示されたようなポリシリコン配線２１１，２１２，２１
３に加えて入力端ＵＣからのポリシリコン配線が引き出
される。
２１を、プルアップ用のＰチャネルトランジスタ（ドラ
イバ）３３を有するものとして作製しておけばよい。こ
の場合、入出力制御回路１１から、図３，図４に示され
たようなポリシリコン配線１１１，１１２，１１３に加
えて出力端ＵＣからのポリシリコン配線が引き出され
る。また、パッドドライバセル２１から、図３，図４に
示されたようなポリシリコン配線２１１，２１２，２１
３に加えて入力端ＵＣからのポリシリコン配線が引き出
される。
【００３８】図３も参照すると、多ピンパッケージ用の
チップでは、ポリシリコン配線１１１，１１２，１１３
とポリシリコン配線２１１，２１２，２１３とがアルミ
ニウム配線７１，８１，９１で接続されるとともに、入
出力制御回路１１の出力端ＵＣからのポリシリコン配線
とパッドドライバセル２１の入力端ＵＣからのポリシリ
コン配線とがアルミニウム配線で接続される。図４も参
照すると、少ピンパッケージ用のチップでは、ポリシリ
コン配線１２１，１２２，１２３とポリシリコン配線２
１１，２１２，２１３とがアルミニウム配線７１，８
１，９１で接続される。図５では、少ピンパッケージ用
のチップにおける接続の仕方が破線で示されている。ま
た、少ピンパッケージ用のチップでは、パッドドライバ
セル２１の入力端ＵＣからのポリシリコン配線は、Ｐチ
ャネルトランジスタ３３が常時オフするように、アルミ
ニウム配線で電源に接続される。
チップでは、ポリシリコン配線１１１，１１２，１１３
とポリシリコン配線２１１，２１２，２１３とがアルミ
ニウム配線７１，８１，９１で接続されるとともに、入
出力制御回路１１の出力端ＵＣからのポリシリコン配線
とパッドドライバセル２１の入力端ＵＣからのポリシリ
コン配線とがアルミニウム配線で接続される。図４も参
照すると、少ピンパッケージ用のチップでは、ポリシリ
コン配線１２１，１２２，１２３とポリシリコン配線２
１１，２１２，２１３とがアルミニウム配線７１，８
１，９１で接続される。図５では、少ピンパッケージ用
のチップにおける接続の仕方が破線で示されている。ま
た、少ピンパッケージ用のチップでは、パッドドライバ
セル２１の入力端ＵＣからのポリシリコン配線は、Ｐチ
ャネルトランジスタ３３が常時オフするように、アルミ
ニウム配線で電源に接続される。
【００３９】以上のように、この実施の形態２では、パ
ッドドライバセル２１がプルアップ用のＰチャネルトラ
ンジスタ３３を有するものとして作製されている。よっ
て、対応する入出力制御回路として、プルアップ機能が
あるポートに対応した入出力制御回路１１が割り当てら
れても、プルアップ機能がないポートに対応した入出力
制御回路１２が割り当てられても、配線領域ＬＩＮにお
ける配線変更のみによって、異なるチップを製造するこ
とができる。
ッドドライバセル２１がプルアップ用のＰチャネルトラ
ンジスタ３３を有するものとして作製されている。よっ
て、対応する入出力制御回路として、プルアップ機能が
あるポートに対応した入出力制御回路１１が割り当てら
れても、プルアップ機能がないポートに対応した入出力
制御回路１２が割り当てられても、配線領域ＬＩＮにお
ける配線変更のみによって、異なるチップを製造するこ
とができる。
【００４０】ここではプルアップ機能の有無について説
明したが、一方のポートが入力専用ポートまたは出力専
用ポートである場合にも、この実施の形態における考え
方を適用できる。例えば、多ピンパッケージの場合には
パッドドライバセル２１が入出力用ポートに接続され少
ピンパッケージの場合にはパッドドライバセル２１が入
力専用ポートに接続されるとすると、少ピンパッケージ
の場合に、パッドドライバセル２１の入力端ＣＰ，ＣＮ
を接地に接続すればよい。少ピンパッケージの場合にパ
ッドドライバセル２１が出力専用ポートに接続される場
合には、パッドドライバセル２１の出力端ＩＮを未接続
とすればよい。
明したが、一方のポートが入力専用ポートまたは出力専
用ポートである場合にも、この実施の形態における考え
方を適用できる。例えば、多ピンパッケージの場合には
パッドドライバセル２１が入出力用ポートに接続され少
ピンパッケージの場合にはパッドドライバセル２１が入
力専用ポートに接続されるとすると、少ピンパッケージ
の場合に、パッドドライバセル２１の入力端ＣＰ，ＣＮ
を接地に接続すればよい。少ピンパッケージの場合にパ
ッドドライバセル２１が出力専用ポートに接続される場
合には、パッドドライバセル２１の出力端ＩＮを未接続
とすればよい。
【００４１】実施の形態３．図６はこの発明の実施の形
態３による半導体集積回路における入出力制御回路およ
びパッドドライバセルを示す配置図である。図６には、
入出力制御回路１１，１２およびパッドドライバセル２
１のみが示されている。実施の形態１では各ポートの機
能は全て同一である場合の例が示されたが、ここでは、
各ポートの駆動能力が異なる場合について説明する。
態３による半導体集積回路における入出力制御回路およ
びパッドドライバセルを示す配置図である。図６には、
入出力制御回路１１，１２およびパッドドライバセル２
１のみが示されている。実施の形態１では各ポートの機
能は全て同一である場合の例が示されたが、ここでは、
各ポートの駆動能力が異なる場合について説明する。
【００４２】例えば、以下のような仕様があったとす
る。 そして、多ピンパッケージ用のチップではポート＃１１
用の入出力制御回路１１がパッドドライバセル２１に接
続されるようにアルミニウム配線され、少ピンパッケー
ジ用のチップではポート＃１２用の入出力制御回路１２
がパッドドライバセル２１に接続されるようにアルミニ
ウム配線されるとする。
る。 そして、多ピンパッケージ用のチップではポート＃１１
用の入出力制御回路１１がパッドドライバセル２１に接
続されるようにアルミニウム配線され、少ピンパッケー
ジ用のチップではポート＃１２用の入出力制御回路１２
がパッドドライバセル２１に接続されるようにアルミニ
ウム配線されるとする。
【００４３】このような場合には、パッドドライバセル
２１におけるＰチャネルトランジスタ３１およびＮチャ
ネルトランジスタ３２の駆動能力を、それぞれ大きい方
の数値に合わせて設計すればよい。すなわち、Ｐチャネ
ルトランジスタ３１の駆動能力が１２０、Ｎチャネルト
ランジスタ３２の駆動能力が１５０になるようにパッド
ドライバセル２１を設計する。そして、図３に示すよう
に、多ピンパッケージ用のチップでは、ポリシリコン配
線１１１，１１２，１１３とポリシリコン配線２１１，
２１２，２１３とをアルミニウム配線７１，８１，９１
で接続すればよい。また、図４に示すように、少ピンパ
ッケージ用のチップでは、ポリシリコン配線１２１，１
２２，１２３とポリシリコン配線２１１，２１２，２１
３とをアルミニウム配線７１，８１，９１で接続すれば
よい。
２１におけるＰチャネルトランジスタ３１およびＮチャ
ネルトランジスタ３２の駆動能力を、それぞれ大きい方
の数値に合わせて設計すればよい。すなわち、Ｐチャネ
ルトランジスタ３１の駆動能力が１２０、Ｎチャネルト
ランジスタ３２の駆動能力が１５０になるようにパッド
ドライバセル２１を設計する。そして、図３に示すよう
に、多ピンパッケージ用のチップでは、ポリシリコン配
線１１１，１１２，１１３とポリシリコン配線２１１，
２１２，２１３とをアルミニウム配線７１，８１，９１
で接続すればよい。また、図４に示すように、少ピンパ
ッケージ用のチップでは、ポリシリコン配線１２１，１
２２，１２３とポリシリコン配線２１１，２１２，２１
３とをアルミニウム配線７１，８１，９１で接続すれば
よい。
【００４４】駆動能力は通常最小値で規定されるので、
例えば、ポート＃１１の仕様書上の駆動能力がＰch側１
００，Ｎch側１５０であるのに対して、実際にはＰch側
１２０，Ｎch側１５０であったとしても問題はない。
例えば、ポート＃１１の仕様書上の駆動能力がＰch側１
００，Ｎch側１５０であるのに対して、実際にはＰch側
１２０，Ｎch側１５０であったとしても問題はない。
【００４５】以上のように、この実施の形態３では、パ
ッドドライバセル２１におけるＰチャネルトランジスタ
３１およびＮチャネルトランジスタ３２の駆動能力が、
要求されうる最大の数値に合わせて設計されている。従
って、要求される駆動能力が異なっているポートがあっ
たとしても、配線領域ＬＩＮにおける配線変更のみによ
って、異なるチップを製造することができる。
ッドドライバセル２１におけるＰチャネルトランジスタ
３１およびＮチャネルトランジスタ３２の駆動能力が、
要求されうる最大の数値に合わせて設計されている。従
って、要求される駆動能力が異なっているポートがあっ
たとしても、配線領域ＬＩＮにおける配線変更のみによ
って、異なるチップを製造することができる。
【００４６】実施の形態４．図７はこの発明の実施の形
態４による半導体集積回路におけるチップの一部、リー
ドフレームおよびリード線を示す配置図である。図にお
いて、３１１〜３１５はパッドドライバセル２１〜２６
内のパッド３０とリード線６１〜６５で接続されるリー
ドフレームの先端、４１１〜４１５はパッドドライバセ
ル２１〜２５内のパッド３０とリード線１６１〜１６５
で接続されるリードフレームの先端である。実線で示さ
れたリードフレームの先端３１１〜３１５はあるパッケ
ージ（第１のパッケージ）の半導体集積回路中のものを
示し、破線で示されたリードフレームの先端４１１〜４
１５はそれとは別のパッケージ（第２のパッケージ）の
半導体集積回路中のものを示している。
態４による半導体集積回路におけるチップの一部、リー
ドフレームおよびリード線を示す配置図である。図にお
いて、３１１〜３１５はパッドドライバセル２１〜２６
内のパッド３０とリード線６１〜６５で接続されるリー
ドフレームの先端、４１１〜４１５はパッドドライバセ
ル２１〜２５内のパッド３０とリード線１６１〜１６５
で接続されるリードフレームの先端である。実線で示さ
れたリードフレームの先端３１１〜３１５はあるパッケ
ージ（第１のパッケージ）の半導体集積回路中のものを
示し、破線で示されたリードフレームの先端４１１〜４
１５はそれとは別のパッケージ（第２のパッケージ）の
半導体集積回路中のものを示している。
【００４７】この実施の形態４では、セル領域ＰＤＲに
おける図示されていないパッドドライバセルも含めたセ
ル総数は、チップ１ｃ内の図示されていない入出力制御
回路も含めた入出力制御回路総数よりも多い。また、入
出力制御回路数は、第１のパッケージのピン数および第
２のパッケージのピン数と同数であるとする。
おける図示されていないパッドドライバセルも含めたセ
ル総数は、チップ１ｃ内の図示されていない入出力制御
回路も含めた入出力制御回路総数よりも多い。また、入
出力制御回路数は、第１のパッケージのピン数および第
２のパッケージのピン数と同数であるとする。
【００４８】第１のパッケージのピン数と第２のパッケ
ージのピン数とが同じであったとしても、図７に示すよ
うに、リードフレームの先端３１１〜３１５，４１１〜
４１５の位置が異なる場合がある。例えば、一方のパッ
ケージ形状が正方形で他方のパッケージ形状が長方形で
あるような場合である。その場合に、全く同一のチップ
１ｃを用いたのでは、一方の半導体集積回路において、
パッド３０とリードフレームの先端３１１〜３１５，４
１１〜４１５との間の配線が困難になることがある。特
に、チップ１の角部分では、一方のリードフレームの先
端３１１〜３１５の配置と他方のリードフレームの先端
４１１〜４１５の配置とのずれが大きい。
ージのピン数とが同じであったとしても、図７に示すよ
うに、リードフレームの先端３１１〜３１５，４１１〜
４１５の位置が異なる場合がある。例えば、一方のパッ
ケージ形状が正方形で他方のパッケージ形状が長方形で
あるような場合である。その場合に、全く同一のチップ
１ｃを用いたのでは、一方の半導体集積回路において、
パッド３０とリードフレームの先端３１１〜３１５，４
１１〜４１５との間の配線が困難になることがある。特
に、チップ１の角部分では、一方のリードフレームの先
端３１１〜３１５の配置と他方のリードフレームの先端
４１１〜４１５の配置とのずれが大きい。
【００４９】そのような場合に、例えば、図７に破線で
示すようにリードフレームの先端４１１〜４１５が配置
されているときに、パッドドライバセル２２のパッド３
０からリードフレームの先端４１２へ配線したりパッド
ドライバセル２３のパッド３０からリードフレームの先
端４１３へ配線したりすると、距離が長くなるので、半
導体集積回路における故障を招く。
示すようにリードフレームの先端４１１〜４１５が配置
されているときに、パッドドライバセル２２のパッド３
０からリードフレームの先端４１２へ配線したりパッド
ドライバセル２３のパッド３０からリードフレームの先
端４１３へ配線したりすると、距離が長くなるので、半
導体集積回路における故障を招く。
【００５０】そこで、この実施の形態のように、第２の
パッケージにおいて使用されるパッドドライバセル２
１，２３〜２６の組合せと、第１のパッケージにおいて
使用されるパッドドライバセル２１〜２４，２６の組合
せとを異ならせる。パッドドライバセル２１〜２６のそ
れぞれの選択は、図７に示すように、各リードフレーム
の先端３１１〜３１５，４１１〜４１５とパッド３０と
の間に設けられるリード線６１〜６５，１６１〜１６５
の長さが長くならないように決定される。例えば、規定
値以下になるように決定される。セル数が入出力制御回
路数よりも多いので、すなわち、セル数がリードフレー
ム数よりも多いので、使用されるパッドドライバセル２
１〜２６を変更することは容易である。
パッケージにおいて使用されるパッドドライバセル２
１，２３〜２６の組合せと、第１のパッケージにおいて
使用されるパッドドライバセル２１〜２４，２６の組合
せとを異ならせる。パッドドライバセル２１〜２６のそ
れぞれの選択は、図７に示すように、各リードフレーム
の先端３１１〜３１５，４１１〜４１５とパッド３０と
の間に設けられるリード線６１〜６５，１６１〜１６５
の長さが長くならないように決定される。例えば、規定
値以下になるように決定される。セル数が入出力制御回
路数よりも多いので、すなわち、セル数がリードフレー
ム数よりも多いので、使用されるパッドドライバセル２
１〜２６を変更することは容易である。
【００５１】使用されるパッドドライバセル２１〜２６
の変更に応じて、第１のパッケージに封入されるチップ
１の配線領域ＬＩＮにおける配線と第２のパッケージに
封入されるチップ１の配線領域ＬＩＮにおける配線とを
変える。各入出力制御回路１１〜１５から、図３に示さ
れたようなポリシリコン配線が引き出されている。ま
た、各パッドドライバセル２１〜２６から図３に示され
たようなポリシリコン配線が引き出されている。そし
て、第１のパッケージに封入されるチップ１内では、各
入出力制御回路１１〜１５と各パッドドライバセル２１
〜２４，２６とが接続されるようにアルミニウムによる
配線がなされる。また、第２のパッケージに封入される
チップ１内では、各入出力制御回路１１〜１５と各パッ
ドドライバセル２１，２３〜２６とが接続されるように
アルミニウムによる配線がなされる。
の変更に応じて、第１のパッケージに封入されるチップ
１の配線領域ＬＩＮにおける配線と第２のパッケージに
封入されるチップ１の配線領域ＬＩＮにおける配線とを
変える。各入出力制御回路１１〜１５から、図３に示さ
れたようなポリシリコン配線が引き出されている。ま
た、各パッドドライバセル２１〜２６から図３に示され
たようなポリシリコン配線が引き出されている。そし
て、第１のパッケージに封入されるチップ１内では、各
入出力制御回路１１〜１５と各パッドドライバセル２１
〜２４，２６とが接続されるようにアルミニウムによる
配線がなされる。また、第２のパッケージに封入される
チップ１内では、各入出力制御回路１１〜１５と各パッ
ドドライバセル２１，２３〜２６とが接続されるように
アルミニウムによる配線がなされる。
【００５２】以上のように、この実施の形態４では、パ
ッケージのピン数が、チップ１ｃ内に作り込まれた入出
力制御回路１１〜１５の数よりも多い。よって、リード
フレームの位置が変更される場合に、配線可能な範囲で
容易にパッドドライバセル２１〜２６とリードフレーム
との間の配線を変更できる。このことは、形状の異なる
パッケージ間でリードフレーム位置の差が大きいチップ
１ｃの角部において特に有効である。なお、ここではピ
ン数が同じで形状が異なる２つのパッケージを対象に説
明したが、この実施の形態は、ピン数が異なるパッケー
ジを対象とすることもできる。また、実施の形態２，３
における考え方を、この実施の形態４にさらに適用する
こともできる。
ッケージのピン数が、チップ１ｃ内に作り込まれた入出
力制御回路１１〜１５の数よりも多い。よって、リード
フレームの位置が変更される場合に、配線可能な範囲で
容易にパッドドライバセル２１〜２６とリードフレーム
との間の配線を変更できる。このことは、形状の異なる
パッケージ間でリードフレーム位置の差が大きいチップ
１ｃの角部において特に有効である。なお、ここではピ
ン数が同じで形状が異なる２つのパッケージを対象に説
明したが、この実施の形態は、ピン数が異なるパッケー
ジを対象とすることもできる。また、実施の形態２，３
における考え方を、この実施の形態４にさらに適用する
こともできる。
【００５３】
【発明の効果】以上のように、請求項１記載の発明によ
れば、半導体集積回路を、パッドドライバセルが入出力
制御回路の個数と同数またはそれ以上設けられ、各入出
力制御回路の入力端および出力端から引き出された配線
と、各パッドドライバセルの入力端および出力端から引
き出された配線とを備え、入出力制御回路からの配線と
パッドドライバセルからの配線とが各配線の材質とは異
なる材質の配線によって配線領域で接続され、パッドド
ライバセルにおける配線とは未接続である連続して位置
する特定の入出力制御回路が存在し、入出力制御回路に
おける配線とは未接続である離散的に位置する特定のパ
ッドドライバセルが存在するように構成したので、種々
の形状のパッケージに対応した種々の半導体集積回路が
得られる効果がある。特に、少ピンパッケージ用の半導
体素子を低コストで得られる効果がある。
れば、半導体集積回路を、パッドドライバセルが入出力
制御回路の個数と同数またはそれ以上設けられ、各入出
力制御回路の入力端および出力端から引き出された配線
と、各パッドドライバセルの入力端および出力端から引
き出された配線とを備え、入出力制御回路からの配線と
パッドドライバセルからの配線とが各配線の材質とは異
なる材質の配線によって配線領域で接続され、パッドド
ライバセルにおける配線とは未接続である連続して位置
する特定の入出力制御回路が存在し、入出力制御回路に
おける配線とは未接続である離散的に位置する特定のパ
ッドドライバセルが存在するように構成したので、種々
の形状のパッケージに対応した種々の半導体集積回路が
得られる効果がある。特に、少ピンパッケージ用の半導
体素子を低コストで得られる効果がある。
【００５４】請求項２記載の発明によれば、半導体集積
回路を、連続して位置する特定の入出力制御回路から引
き出された配線および離散的に位置する特定のパッドド
ライバセルから引き出された配線のうちの入力端からの
配線は電源または接地に接続され、出力端からの配線は
開放されるように構成したので、配線領域における配線
のみで未使用入出力制御回路および未使用パッドドライ
バセルに対する処置を行える効果がある。
回路を、連続して位置する特定の入出力制御回路から引
き出された配線および離散的に位置する特定のパッドド
ライバセルから引き出された配線のうちの入力端からの
配線は電源または接地に接続され、出力端からの配線は
開放されるように構成したので、配線領域における配線
のみで未使用入出力制御回路および未使用パッドドライ
バセルに対する処置を行える効果がある。
【００５５】請求項３記載の発明によれば、半導体集積
回路を、パッドドライバセルが、配線領域を介してそれ
に接続されうる各入出力制御回路に対応したポートに要
求される駆動能力のうちの最大の駆動能力を有するドラ
イバを含むように構成したので、パッドドライバセルを
変更せずに駆動能力の異なるポートを実現できる効果が
ある。
回路を、パッドドライバセルが、配線領域を介してそれ
に接続されうる各入出力制御回路に対応したポートに要
求される駆動能力のうちの最大の駆動能力を有するドラ
イバを含むように構成したので、パッドドライバセルを
変更せずに駆動能力の異なるポートを実現できる効果が
ある。
【００５６】請求項４記載の発明によれば、半導体集積
回路を、パッドドライバセルが、配線領域を介してそれ
に接続されうる各入出力制御回路に対応したポートのそ
れぞれが有する機能に応じた機能を全て含むように構成
したので、パッドドライバセルを変更せずに機能の異な
るポートを実現できる効果がある。
回路を、パッドドライバセルが、配線領域を介してそれ
に接続されうる各入出力制御回路に対応したポートのそ
れぞれが有する機能に応じた機能を全て含むように構成
したので、パッドドライバセルを変更せずに機能の異な
るポートを実現できる効果がある。
【００５７】請求項５記載の発明によれば、半導体集積
回路を、パッドドライバセルの総数が入出力制御回路の
総数よりも多くなるように構成したので、配線を変更す
るだけで、同一ピン数であっても形状が異なる種々の形
状のパッケージに対応した種々の半導体集積回路が得ら
れる効果がある。
回路を、パッドドライバセルの総数が入出力制御回路の
総数よりも多くなるように構成したので、配線を変更す
るだけで、同一ピン数であっても形状が異なる種々の形
状のパッケージに対応した種々の半導体集積回路が得ら
れる効果がある。
【００５８】請求項６記載の発明によれば、半導体集積
回路の製造方法を、パッドドライバセルとリードフレー
ムとの間のリード線の長さが規定値以下になるように半
導体素子の角部における各パッドドライバセルを選択す
るステップと、選択された各パッドドライバセルと入出
力制御回路とを配線領域で接続するステップと、選択さ
れた各パッドドライバセルとリードフレームとの間にリ
ード線を配線するステップとを備えるように構成したの
で、配線を変更するだけで、同一ピン数であっても形状
が異なる種々の形状のパッケージに対応した種々の半導
体集積回路が得られる効果がある。
回路の製造方法を、パッドドライバセルとリードフレー
ムとの間のリード線の長さが規定値以下になるように半
導体素子の角部における各パッドドライバセルを選択す
るステップと、選択された各パッドドライバセルと入出
力制御回路とを配線領域で接続するステップと、選択さ
れた各パッドドライバセルとリードフレームとの間にリ
ード線を配線するステップとを備えるように構成したの
で、配線を変更するだけで、同一ピン数であっても形状
が異なる種々の形状のパッケージに対応した種々の半導
体集積回路が得られる効果がある。
【図１】 この発明の実施の形態１による半導体集積回
路の一部における入出力制御回路、配線領域およびパッ
ドドライバセルを示す配置図である。
路の一部における入出力制御回路、配線領域およびパッ
ドドライバセルを示す配置図である。
【図２】 チップの全体のレイアウトを示すレイアウト
図である。
図である。
【図３】 多ピンパッケージ用のチップにおける配線を
示すレイアウト図である。
示すレイアウト図である。
【図４】 少ピンパッケージ用のチップにおける配線を
示すレイアウト図である。
示すレイアウト図である。
【図５】 この発明の実施の形態２による半導体集積回
路における入出力制御回路およびパッドドライバセルを
示す配置図である。
路における入出力制御回路およびパッドドライバセルを
示す配置図である。
【図６】 この発明の実施の形態３による半導体集積回
路における入出力制御回路およびパッドドライバセルを
示す配置図である。
路における入出力制御回路およびパッドドライバセルを
示す配置図である。
【図７】 この発明の実施の形態４による半導体集積回
路におけるチップの一部、リードフレームおよびリード
線を示す配置図である。
路におけるチップの一部、リードフレームおよびリード
線を示す配置図である。
【図８】 従来の入出力ポートを備えた半導体集積回路
における半導体素子とリードフレームに至るリード線と
の配置を示す配置図である。
における半導体素子とリードフレームに至るリード線と
の配置を示す配置図である。
【図９】 パッドドライバセルの構成の一例を示す回路
図である。
図である。
【図１０】 入出力制御回路の構成の一例を示すブロッ
ク図である。
ク図である。
【図１１】 チップレイアウトを変更して多ピンパッケ
ージと少ピンパッケージとの双方を実現する際の入出力
制御回路、配線領域およびパッドドライバセルを示す配
置図である。
ージと少ピンパッケージとの双方を実現する際の入出力
制御回路、配線領域およびパッドドライバセルを示す配
置図である。
１１〜１５ 入出力制御回路、２１〜２６ パッドドラ
イバセル、３１，３３Ｐチャネルトランジスタ（ドライ
バ）、３２ Ｎチャネルトランジスタ（ドライバ）、６
１〜６５ リード線、７１〜７３，８１〜８３，９１〜
９３ アルミニウム配線（配線）、１１１〜１１３，１
２１〜１２３，１３１〜１３３，２１１〜２１３，２２
１〜２２３，２３１〜２３３ ポリシリコン配線（配
線）、３１１〜３１５，４１１〜４１５ リードフレー
ム、ＬＩＮ 配線領域。
イバセル、３１，３３Ｐチャネルトランジスタ（ドライ
バ）、３２ Ｎチャネルトランジスタ（ドライバ）、６
１〜６５ リード線、７１〜７３，８１〜８３，９１〜
９３ アルミニウム配線（配線）、１１１〜１１３，１
２１〜１２３，１３１〜１３３，２１１〜２１３，２２
１〜２２３，２３１〜２３３ ポリシリコン配線（配
線）、３１１〜３１５，４１１〜４１５ リードフレー
ム、ＬＩＮ 配線領域。
Claims (6)
- 【請求項１】 複数の入出力制御回路と、それぞれリー
ドフレームに接続可能な複数のパッドドライバセルと、
前記各入出力制御回路と各パッドドライバセルとの間に
設けられた配線領域とを備えた半導体集積回路におい
て、前記パッドドライバセルは前記入出力制御回路の個
数と同数またはそれ以上設けられ、前記配線領域に、前
記各入出力制御回路の入力端および出力端から引き出さ
れた配線と、前記各パッドドライバセルの入力端および
出力端から引き出された配線とを備え、 前記入出力制御回路からの配線と前記パッドドライバセ
ルからの配線とが、前記各配線の材質とは異なる材質の
配線によって配線領域で接続され、 連続して位置する特定の前記入出力制御回路から引き出
された配線は前記パッドドライバセルにおける配線とは
未接続であって、離散的に位置する特定の前記パッドド
ライバセルから引き出された配線は前記入出力制御回路
における配線とは未接続である半導体集積回路。 - 【請求項２】 連続して位置する特定の入出力制御回路
から引き出された配線および離散的に位置する特定のパ
ッドドライバセルから引き出された配線のうちの入力端
からの配線は電源または接地に接続され、出力端からの
配線は開放されていることを特徴とする請求項１記載の
半導体集積回路。 - 【請求項３】 パッドドライバセルは、配線領域を介し
てそれに接続されうる各入出力制御回路に対応したポー
トに要求される駆動能力のうちの最大の駆動能力を有す
るドライバを含むことを特徴とする請求項１または請求
項２記載の半導体集積回路。 - 【請求項４】 パッドドライバセルは、配線領域を介し
てそれに接続されうる各入出力制御回路に対応したポー
トのそれぞれが有する機能に応じた機能を含むことを特
徴とする請求項１から請求項３のうちのいずれか１項記
載の半導体集積回路。 - 【請求項５】 パッドドライバセルの総数は入出力制御
回路の総数よりも多いことを特徴とする請求項１から請
求項４のうちのいずれか１項記載の半導体集積回路。 - 【請求項６】 複数の入出力制御回路と、それぞれリー
ドフレームに接続可能であって入出力制御回路の総数よ
りも多い数のパッドドライバセルと、前記各入出力制御
回路と各パッドドライバセルとの間に設けられた配線領
域とを備え、前記配線領域に、前記各入出力制御回路の
入力端および出力端から引き出された配線と、前記各パ
ッドドライバセルの入力端および出力端から引き出され
た配線とを有する半導体素子を含む半導体集積回路の製
造方法において、前記半導体素子の角部における各パッ
ドドライバセルを、パッドドライバセルとリードフレー
ムとの間のリード線の長さが規定値以下になるように選
択し、選択された各パッドドライバセルと入出力制御回
路とを前記配線領域で接続し、選択された各パッドドラ
イバセルとリードフレームとの間にリード線を配線する
ことを特徴とする半導体集積回路の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16613496A JP3565991B2 (ja) | 1996-06-26 | 1996-06-26 | 半導体集積回路および半導体集積回路の製造方法 |
| US08/759,882 US5889334A (en) | 1996-06-26 | 1996-12-03 | Semiconductor integrated circuit and fabrication method therefor |
| US09/225,504 US6127207A (en) | 1996-06-26 | 1999-01-06 | Semiconductor integrated circuit and fabrication method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16613496A JP3565991B2 (ja) | 1996-06-26 | 1996-06-26 | 半導体集積回路および半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1012739A true JPH1012739A (ja) | 1998-01-16 |
| JP3565991B2 JP3565991B2 (ja) | 2004-09-15 |
Family
ID=15825671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16613496A Expired - Fee Related JP3565991B2 (ja) | 1996-06-26 | 1996-06-26 | 半導体集積回路および半導体集積回路の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5889334A (ja) |
| JP (1) | JP3565991B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW442945B (en) * | 1998-11-20 | 2001-06-23 | Sony Computer Entertainment Inc | Integrated circuit chip, integrated circuit device, printed circuit board and electronic machine |
| JP2007081220A (ja) * | 2005-09-15 | 2007-03-29 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびそのレイアウト設計方法 |
| US20130227809A1 (en) | 2012-02-24 | 2013-09-05 | Pylon Manufacturing Corp. | Wiper blade |
| US9457768B2 (en) | 2011-04-21 | 2016-10-04 | Pylon Manufacturing Corp. | Vortex damping wiper blade |
| US9174609B2 (en) | 2011-04-21 | 2015-11-03 | Pylon Manufacturing Corp. | Wiper blade with cover |
| MX345011B (es) | 2011-07-28 | 2017-01-11 | Pylon Mfg Corp | Adaptador, conector y conjunto de limpiaparabrisas. |
| US9108595B2 (en) | 2011-07-29 | 2015-08-18 | Pylon Manufacturing Corporation | Windshield wiper connector |
| US20130219649A1 (en) | 2012-02-24 | 2013-08-29 | Pylon Manufacturing Corp. | Wiper blade |
| US10829092B2 (en) | 2012-09-24 | 2020-11-10 | Pylon Manufacturing Corp. | Wiper blade with modular mounting base |
| US10166951B2 (en) | 2013-03-15 | 2019-01-01 | Pylon Manufacturing Corp. | Windshield wiper connector |
| US9505380B2 (en) | 2014-03-07 | 2016-11-29 | Pylon Manufacturing Corp. | Windshield wiper connector and assembly |
| WO2017075066A1 (en) | 2015-10-26 | 2017-05-04 | Pylon Manufacturing Corp. | Wiper blade |
| WO2017201473A1 (en) | 2016-05-19 | 2017-11-23 | Pylon Manufacturing Corp. | Windshield wiper blade |
| US11040705B2 (en) | 2016-05-19 | 2021-06-22 | Pylon Manufacturing Corp. | Windshield wiper connector |
| AU2017268008A1 (en) | 2016-05-19 | 2018-11-22 | Pylon Manufacturing Corp. | Windshield wiper connector |
| WO2017201485A1 (en) | 2016-05-19 | 2017-11-23 | Pylon Manufacturing Corp. | Windshield wiper connector |
| CN109311452A (zh) | 2016-05-19 | 2019-02-05 | 电缆塔制造有限公司 | 挡风玻璃雨刮器连接器 |
| WO2018081791A1 (en) | 2016-10-31 | 2018-05-03 | Pylon Manufacturing Corp. | Wiper blade with cover |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59145542A (ja) * | 1983-02-09 | 1984-08-21 | Matsushita Electronics Corp | 大規模集積回路 |
| JPH04307943A (ja) * | 1991-04-05 | 1992-10-30 | Mitsubishi Electric Corp | 半導体装置 |
| JP2929784B2 (ja) * | 1991-08-02 | 1999-08-03 | 日本電気株式会社 | 半導体集積回路装置 |
| JP2817533B2 (ja) * | 1991-09-27 | 1998-10-30 | 日本電気株式会社 | 半導体集積回路装置 |
| US5977575A (en) * | 1992-04-27 | 1999-11-02 | Seiko Instruments Inc. | Semiconductor sensor device comprised of plural sensor chips connected to function as a unit |
| JP3168692B2 (ja) * | 1992-06-05 | 2001-05-21 | 富士電機株式会社 | パワーｉｃの製造方法 |
| US5444600A (en) * | 1992-12-03 | 1995-08-22 | Linear Technology Corporation | Lead frame capacitor and capacitively-coupled isolator circuit using the same |
| US5512765A (en) * | 1994-02-03 | 1996-04-30 | National Semiconductor Corporation | Extendable circuit architecture |
| US5780772A (en) * | 1997-01-24 | 1998-07-14 | National Semiconductor Corporation | Solution to mold wire sweep in fine pitch devices |
-
1996
- 1996-06-26 JP JP16613496A patent/JP3565991B2/ja not_active Expired - Fee Related
- 1996-12-03 US US08/759,882 patent/US5889334A/en not_active Expired - Lifetime
-
1999
- 1999-01-06 US US09/225,504 patent/US6127207A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6127207A (en) | 2000-10-03 |
| JP3565991B2 (ja) | 2004-09-15 |
| US5889334A (en) | 1999-03-30 |
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