JPH1011985A - 半導体メモリ読み出し回路 - Google Patents

Abstract

(57)【要約】 【課題】 高速要求を満足しながらメモリ容量が増大し
ても安定にメモリの格納情報を検出できる半導体メモリ
読み出し回路を提供すること。 【解決手段】 ダミーセル１０５、１０６を複数設け、
メモリセルを選択するアドレス信号をもとに、最適なダ
ミーセルを自動で選択し、安定に読み出し動作を行うよ
うにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的には集積回
路に関するものであり、更に詳細には半導体メモリにお
ける読み出し回路に関するものであり、特に読み出し動
作の安定性、信頼性の向上を図ったものである。

【０００２】

【従来の技術】ＥＰＲＯＭ、Ｍ−ＲＯＭ等の不揮発性メ
モリにおける読み出しは、メモリと接続されたビット線
に電流が流れるか、否かを直接電流変化として、または
電流−電圧変換して、電圧変化として検出して行われ
る。高速要求の強い不揮発性メモリでは読み出し回路
に、差動対型センスアンプが使われる。差動対型センス
アンプは電圧変化を検出する。

【０００３】図９にはメモリにおける代表的なブロック
配置を示す。メモリセル群１０１の中から任意のメモリ
セルを選択するため、ローデコーダー１０２、カラムデ
コーダー１０３が形成される。読み出しはセンスアンプ
１０４で行われ、メモリセル群１０１をいくつかに分担
するように、前記センスアンプ１０４は複数設けられて
いる。それぞれのセンスアンプ１０４はメモリセルと同
じ構成のダミーセル９０１を有している。センスアンプ
の中身の構成としては図１０に示すようなものがある
（差動対型）。入力差動対１００１の一方の入力１００
２には、メモリセル１００３が接続されたビット線１０
０４の電位が入力され、もう一方の入力１００５には、
メモリセル１００３と同様な構造のダミーセル１００６
が接続されたビット線１００７の電位が入力される。メ
モリセル側、ダミーセル側のビット線ともにプルアップ
トランジスタ１００８，１００９と切り替えスイッチ１
０１１，１０１２、各セル１００３，１００６のインピ
ーダンスのバランスにより電位が決められている。ここ
で、ダミーセル側をプルアップするトランジスタ１００
８はメモリセル側をプルアップするトランジスタ１００
９よりも若干低インピーダンスに設計しておく。各ビッ
ト線電位の様子を図１１に示す。メモリセル側のビット
線１００４の出力電位１１０１の振幅の中心に、ダミー
セル側のビット線１００７の出力電位１１０２を基準電
圧として設定する。メモリ全体の動作として、アドレス
データをデコードした結果、あるメモリセルが選択され
る。この選択されたメモリセルに書き込まれた情報によ
り、ビット線１００４に電流が流れるか、否かが決ま
る。ＮＡＮＤ型Ｍ−ＲＯＭの場合には、一例として、製
造工程中のイオンインプラにより、任意のメモリセルを
デプレション化して、情報“１”を書き込む方法があ
る。選択されたときのゲート電位をＧＮＤレベルとする
と、メモリセル１００３が、デプレショントランジスタ
であれば、ビット線１００４に電流が流れ、エンハンス
メントトランジスタであれば、ビット線１００４に電流
は流れない。そのため、メモリ側のビット線に電流が流
れるか、否かを電圧降下によるビット線１００４の電位
変化として検出できる。

【０００４】差動対型センスアンプでは、メモリセル側
のビット線１００４の振幅を、回路上の工夫を加え、微
小振幅に抑えることで、読み出しの高速化が行えるとい
う特徴がある。具体的には図１２に示すような構成のも
のがある。これは図１０の基本回路にビット線振幅制限
用の回路１２０１を付加した構成となっている。ビット
線振幅制限用回路１２０１を構成するのはビット線にゲ
ートを接続したトランジスタ１２０２とビット線のプル
アップ用トランジスタ１２０３、そして差動対１２０６
への入力をプルアップするトランジスタ１２０７からな
る。この３つのトランジスタの働きにより、ビット線電
位はトランジスタ１２０２のしきい値近傍に安定するよ
うな負帰還がかかる。ビット線がプルアップされている
ため、ビット線電位はトランジスタ１２０２のしきい値
より少し高い所で安定する。メモリセル１００３側と、
ダミーセル１００６側とでビット線プルアップ用トラン
ジスタ１２０３，１２０５のトランジスタ・サイズを変
えてあるため、メモリセル側のビット線に、電流が流れ
るモードとなったときには、ビット線の安定する電位が
ダミーセル側と微妙に異なり、ダミーセル側の電位のほ
うが若干高くなる。メモリセル側のビット線に電流が流
れないモードになると、ビット線電位は上昇し、ダミー
セル側を少し超えた所で安定する。このようにしてビッ
ト線電位の振幅を抑え、差動入力電圧の極性が反転する
までに必要な時間を縮め、センスアンプの高速化を図っ
たものである。図１１と同様に、各ビット線電位の様子
を示すと図１３のようになる。図１１と比較してメモリ
セル側ビット線振幅１３０１が小さくなっているため、
高速化されていることが判る。

【０００５】従来技術においてはメモリの接続されたビ
ット線の振幅を抑えることに主眼が置かれ、ダミーセル
側の基準電圧１３０２は、ビット線の振幅の中心付近に
設定されている。また、ビット線電位が入力となるビッ
ト線電位制限回路のゲイン、さらにはビット線電位制限
回路の出力が入力となる差動対のゲインが、消費電力や
面積の関係で有限の値であることにより、ビット線振幅
と後段の各アンプの能力の間には最適化問題が存在す
る。つまり、後段のアンプ機能の能力により、ビット線
振幅はあるレベル以上でないといけないという制限があ
る。逆に高速動作するように設計するには、あるビット
線振幅に対し、後段のアンプ機能を最適化しないといけ
ない。これらを無視して、単にビット線振幅だけを低減
していくと、逆に高速化できなくなったり、下手をする
とセンスアンプが動作しないことも有り得る。またメモ
リセルがどのくらいビット線に接続されているか、つま
りビット容量の大きさにより、ビット線振幅の最適値が
ある。一般的に、連結するメモリ数が少ない時にはビッ
ト線振幅は大きい方が速度的に有利である。またビット
線へのメモリセルの連結のしかたはＮＯＲ型、ＮＡＮＤ
型がある。このようにメモリの構成によりビット線振幅
の最適値は異なる。

【０００６】ところで、近年、メモリ容量は増大する傾
向にあり、チップ面積も増大の傾向にある。しかし、チ
ップ面積はなるべく小さくしたい。そうするとセンスア
ンプの個数は増やせず、むしろ、数を減らして１つのセ
ンスアンプが分担する容量は増大の傾向にあるといえ
る。かかる従来技術において、１つのセンスアンプが受
け持つメモリ容量が増大すると、レイアウト配置で考え
ると自然と判るように、選択されたメモリセルとセンス
アンプの位置が数ｍｍと離れてしまうことが有り得る。
センスアンプと選択されたメモリセルの距離が離れれ
ば、離れる程、プロセス上のバラツキの影響が大きくな
ってくる。具体的には、トランジスタのｇｍ特性が異な
るために、最悪の場合、メモリセル側のビット線の振幅
の外側にダミーセル側の基準電圧がはずれてしまい、検
出不能な状態に陥る可能性があるという問題点があっ
た。

【０００７】

【発明が解決しようとする課題】上記のように従来の半
導体メモリの読み出し回路では、差動対型センスアンプ
のメモリ側のビット線の出力振幅の中心値に、ダミー側
のビット線基準電圧が設定されるが、メモリ側のビット
線の振幅は高速要求により抑えられるために、メモリ容
量が増大すると、ダミー側のビット線基準電圧が、メモ
リ側のビット線の振幅の外にはずれてしまい、メモリの
格納情報を検出できないという問題点があった。

【０００８】本発明は、上記のごとき従来技術の問題点
を解決するためになされたものであり、高速要求を満足
しながらメモリ容量が増大しても安定にメモリの格納情
報を検出できる半導体メモリ読み出し回路を提供するこ
とを目的とする。

【０００９】

【課題を解決するための手段】上記の目的を達成するた
め、本発明は、ダミーセルを複数設け、メモリセルを選
択するアドレス信号をもとに、最適なダミーセルを自動
で選択し、安定に読み出し動作を行うことを要旨とす
る。

【００１０】また、本発明は、上記半導体メモリ読み出
し回路において、１つのセンスアンプが受け持つメモリ
セル群を複数に分割し、それぞれの中心にダミーセルを
設け、メモリセルを選択するアドレス信号をもとに、最
適なダミーセルを自動で選択し、安定に読み出し動作を
行うことを要旨とする。

【００１１】本発明においては、ダミーセルを複数設け
ることにより、ダミーセルと選択されたメモリセルとの
実質的な距離を低減できるので、高速性を保ちながら安
定に読み出し動作が行える。また、本発明においては、
１つのセンスアンプが受け持つメモリセル群を複数に分
割し、それぞれの中心にダミーセルを配置することによ
り、ダミーセルと選択されたメモリセルとの実質的な距
離を低減できるので、高速性を保ちながら安定に読み出
し動作が行える。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。 （第１の実施の形態）図１は、本発明の第１の実施の形
態を示す図であり、請求項１に相当する構成である。な
お、後述の各実施の形態を示す図において、後記図１に
おける部位及び部位と同一ないし均等のものは、図１と
同一符号を以って示し、重複した説明を省略する。

【００１３】図１に示すように、第１の実施の形態で
は、メモリセル群１０１の中から任意のメモリセルを選
択するため、ローデコーダー１０２、カラムデコーダー
１０３が形成される。読み出しはセンスアンプ１０４で
行われ、メモリセル群１０１をいくつかに分担するよう
に、前記センスアンプ１０４は複数設けられている。そ
れぞれのセンスアンプ１０４はメモリセルと同じ構成の
第一のダミーセル１０５を有している。さらにもう一つ
第二のダミーセル１０６を持ち、メモリセル群１０１内
でセンスアンプ１０４とは離れた箇所に設置される。

【００１４】また、メモリセルを選択するアドレス信号
のうち、ロー側で、センスアンプ１０４に近いアドレ
ス、もしくは遠いアドレスかを選択する１ビットのアド
レス信号を入力するアドレス信号入力端子１０７を持
ち、各センスアンプ内には前記１ビットのアドレス信号
に応じて、第一のダミーセル１０５、第二のダミーセル
１０６を選択するダミーセル選択回路が形成されてい
る。

【００１５】このダミーセル選択回路の詳細については
一例として図４に示すようなものがある。第一のＭＯＳ
スイッチ４０１と第二のＭＯＳスイッチ４０２を直列に
接続し、アドレス信号入力部４０３は第一のＭＯＳスイ
ッチ４０１のＰｃｈ側、第二のＭＯＳスイッチ４０２の
Ｎｃｈ側に入力されている。インバータ４０７の出力
は、第一のＭＯＳスイッチ４０１のＮｃｈ側、第二のＭ
ＯＳスイッチ４０２のＰｃｈ側に入力されている。第一
のＭＯＳスイッチ４０１のゲート以外の端子の一方は第
一のダミーセル側接続端子４０４として、もう一方の端
子はセンスアンプ側接続端子４０５として第二のＭＯＳ
スイッチ４０２のゲート以外の端子の一方と共通として
いる。第二のＭＯＳスイッチ４０２のゲート以外の端子
のもう一方は、第二のダミーセル側接続端子として用い
る。センスアンプ１０４の中身は図１２の従来の高速化
されたセンスアンプ回路と同等で、上記ダミーセル選択
回路１０８が付加されたものである。

【００１６】次いで、本第１の実施の形態の動作を説明
する。アドレス信号により選択されるメモリセルがセン
スアンプに近い側に位置しているときには、１ビットの
アドレス信号によりダミーセル選択回路１０８によりセ
ンスアンプ内にある第一のダミーセル１０５が選択され
る。すると第一のダミーセル１０５と選択されたメモリ
セルは比較的近い位置に配置されているため、プロセス
上のバラツキの影響はほとんどなくなる。よって正常に
読み出し動作が行われる。また、アドレス信号により選
択されるメモリセルがセンスアンプと遠い側に位置して
いるときには、１ビットのアドレス信号とダミーセル選
択回路１０８によりセンスアンプ外にある第二のダミー
セル１０６が選択される。すると第二のダミーセル１０
６と選択されたメモリセルは比較的近い位置に配置され
ているため、プロセス上のバラツキの影響はほとんどな
くなる。よって正常に読み出し動作が行われる。

【００１７】上述したように、本第１の実施の形態によ
れば、ダミーセルをセンスアンプ１０４外にも持つこと
により、高速要求によりビット線振幅を抑えられる状況
においても、選択されたメモリセルと比較されるダミー
セルの特性がプロセスバラツキの影響を受けないので、
安定的に読み出し動作が行えるという効果が得られる。

【００１８】（第２の実施の形態）また、本発明の第２
の実施の形態については、上記の構成に加えて請求項２
に相当するものがある。この構成は、例えば後記図２の
第２の実施の形態に相当する。第２の実施の形態では、
メモリセル群１０１の中から任意のメモリセルを選択す
るため、ローデコーダー１０２、カラムデコーダー１０
３が形成される。読み出しはセンスアンプ１０４で行わ
れ、メモリセル群１０１をいくつかに分担するように、
前記センスアンプ１０４は複数設けられている。それぞ
れのセンスアンプ１０４が分担するメモリセル群２０１
は、第一の分割されたメモリセル群２０２と、第二の分
割されたメモリセル群２０３とに分けられ、第一の分割
されたメモリセル群２０２の内部で中心に第一のダミー
セル１０５、第二の分割されたメモリセル群２０３の内
部で中心に第二のダミーセル１０６が形成される。第一
の分割されたメモリセル群２０２と、第二の分割された
メモリセル群２０３を選択する１ビットのアドレス信号
を入力するアドレス信号入力端子１０７を持ち、各セン
スアンプ内には前記１ビットのアドレス信号に応じて、
第一のダミーセル１０５、第二のダミーセル１０６を選
択するダミーセル選択回路３０６が形成されている。こ
のダミーセル選択回路の詳細については第１の実施の形
態で示した図４の回路と同等である。

【００１９】次いで、本第２の実施の形態の動作を説明
する。アドレス信号により選択されるメモリセルが第一
の分割されたメモリセル群にあるときには、ダミーセル
選択回路１０８により第一のダミーセル１０５が選択さ
れる。すると第一のダミーセル１０５と選択されたメモ
リセルは比較的近い位置に配置されているため、プロセ
ス上のバラツキの影響はほとんどなくなる。よって正常
に読み出し動作が行われる。また、アドレス信号により
選択されるメモリセルが第二の分割されたメモリセル群
にあるときには、ダミーセル選択回路１０８により第二
のダミーセル１０６が選択される。すると第二のダミー
セル１０６と選択されたメモリセルは比較的近い位置に
配置されているため、プロセス上のバラツキの影響はほ
とんどなくなる。よって正常に読み出し動作が行われ
る。

【００２０】上述したように、本実施の形態によれば、
センスアンプ１０４が受け持つメモリセル群２０１を２
つの領域に分離し、それぞれの中心にダミーセルを設け
たことにより、選択されたメモリセルと比較されるダミ
ーセルの特性がプロセスバラツキの影響を受けなくなる
ので安定的に読み出し動作が行えるという効果が得られ
る。

【００２１】（第３の実施の形態）また、本発明の第３
の実施の形態については、上記の２つの構成に加えて請
求項２に相当する他のものがある。この構成は、例えば
後記図３の第３の実施の形態に相当する。第３の実施の
形態では、メモリセル群１０１の中から任意のメモリセ
ルを選択するため、ローデコーダー１０２、カラムデコ
ーダー１０３が形成される。読み出しはセンスアンプ１
０４で行われ、メモリセル群１０１をいくつかに分担す
るように、前記センスアンプ１０４は複数設けられてい
る。

【００２２】夫々のセンスアンプ１０４が分担するメモ
リセル群２０１は、第一の分割されたメモリセル群２０
２と、第二の分割されたメモリセル群２０３、第三の分
割されたメモリセル群３０１と、第四の分割されたメモ
リセル群３０２とに分けられ、第一の分割されたメモリ
セル群２０２の内部で中心に第一のダミーセル１０５、
第二の分割されたメモリセル群２０３の内部で中心に第
二のダミーセル１０６が形成される。同様に第三の分割
されたメモリセル群３０１の内部で中心に第三のダミー
セル３０３、第四の分割されたメモリセル群３０２の内
部で中心に第四のダミーセル３０４が形成される。第
一，第二，第三，第四の分割されたメモリセル群２０
２，２０３，３０１，３０２を選択する２ビットのアド
レス信号を入力するアドレス信号入力端子３０５を持
ち、各センスアンプ内には前記２ビットのアドレス信号
に応じて、第一，第二，第三，第四のダミーセル１０
５，１０６，３０３，３０４を選択するダミーセル選択
回路が形成されている。

【００２３】このダミーセル選択回路の詳細については
後記図５に一例を示す。２ビットのアドレス信号入力端
子５０１を持ち、該信号は２ビットデコーダー５０２に
入力される。２ビットデコーダー５０２の出力は４つの
ＮｃｈＭＯＳスイッチ５０３のゲートに入力される。４
つのＮｃｈＭＯＳスイッチ５０３のゲート以外の端子の
一方は共通で、センスアンプ側接続端子５０４として使
われ、各々のもう片方の端子はそれぞれ、第一，第二，
第三，第四のダミーセル接続端子５０４，５０５，５０
６，５０７として使われている。

【００２４】次いで、本第３も実施の形態の動作を説明
する。基本的に第２の実施の形態と同様な動作をする
が、センスアンプ１０４が受け持つメモリセル群２０１
が４つに分割されているので、アドレスは２ビットで１
／４個の選択を行っている。構成を説明した通り、それ
ぞれの領域に属するメモリセルが選択されたときに、同
じ領域に属するダミーセルが選択されるため、メモリセ
ルとダミーセルとの距離が離れていないので、特性はプ
ロセスバラツキの影響を受けない。またメモリセル群２
０１の分割数が増えたので、選択されたメモリセルと比
較に使われるダミーセルはより近い位置にくることにな
る。またメモリ容量が増大するにしたがって、この分割
数をさらに増やしていけば、同様の効果が得られるのは
当然である。

【００２５】上述したように、本実施の形態によれば、
センスアンプ１０４が受け持つメモリセル群２０１を４
つに分割し、それぞれの中心にダミーセルを設け、２ビ
ットのアドレス信号により最適なダミーセルを選択する
ようにしたことで、選択されたメモリセルと比較される
ダミーセルが近くに配置されるようにできるので、高速
化要求により、ビット線振幅が低減された場合でも、安
定的に読み出し動作を行えるという効果が得られる。ま
た分割数を増やすことにより、メモリ容量が増大したと
きにも対応できる。

【００２６】（第４の実施の形態）また、本発明の第４
の実施の形態については、上記の３つの構成に加えて請
求項２に相当する他のものがある。この構成は、例えば
後記図６の第４の実施の形態に相当する。

【００２７】第４の実施の形態では、メモリセル群１０
１の中から任意のメモリセルを選択するため、ローデコ
ーダー１０２、カラムデコーダー１０３が形成される。
読み出しはセンスアンプ１０４で行われ、メモリセル群
１０１をいくつかに分担するように、前記センスアンプ
１０４は複数設けられている。それぞれのセンスアンプ
１０４が分担するメモリセル群２０１は、第一の分割さ
れたメモリセル群２０２と、第二の分割されたメモリセ
ル群２０３、第三の分割されたメモリセル群３０１と、
第四の分割されたメモリセル群３０２とに分けられ、第
一の分割されたメモリセル群２０２の内部で中心に第一
のダミーセル１０５、第二の分割されたメモリセル群２
０３の内部で中心に第二のダミーセル１０６が形成され
る。同様に第三の分割されたメモリセル群３０１の内部
で中心に第三のダミーセル３０３、第四の分割されたメ
モリセル群３０２の内部で中心に第四のダミーセル３０
４が形成される。第一，第二，第三，第四の分割された
メモリセル群２０２，２０３，３０１，３０２を選択す
る２ビットのアドレス信号を入力するアドレス信号入力
端子３０５を持ち、各センスアンプ内には前記２ビット
のアドレス信号に応じて、第一，第二，第三，第四のダ
ミーセル１０５，１０６，３０３，３０４を選択するダ
ミーセル選択回路６０２が形成されている。

【００２８】このダミーセル選択回路の詳細については
後記図８に一例を示す。本実施の形態においてはダミー
セル選択回路内の２ビットデコーダー回路部６０１を複
数のセンスアンプ１０４で共有し、面積の低減を実現し
ている。２ビットデコーダー回路部６０１の詳細は図７
に示す。図７の２ビットデコーダー７０１は、２ビット
のアドレス信号入力端子５０１を持ち、出力はスイッチ
ングトランジスタ接続部７０２により各センスアンプ１
０４内のスイッチングトランジスタに接続される。図８
には各センスアンプ１０４内のスイッチングトランジス
タを示す。４つのＮｃｈＭＯＳスイッチ５０３のゲート
端子は図７の２ビットデコーダー７０１と接続される接
続部８０１になっていて、４つのＮｃｈＭＯＳスイッチ
５０３のゲート以外の端子の一方は共通で、センスアン
プ側接続端子５０４として使われ、各々のもう片方の端
子はそれぞれ、第一，第二，第三，第四のダミーセル接
続端子５０４，５０５，５０６，５０７として使われて
いる。

【００２９】次いで、第４の実施の形態の動作を説明す
る。第４の実施の形態は基本的には、前記第３の実施の
形態と同様な動作をする。センスアンプ１０４が受け持
つメモリセル群２０１が４つに分割されているので、ア
ドレスは２ビットで１／４個の選択を行っている。構成
を説明した通り、それぞれの領域に属するメモリセルが
選択されたときに、同じ領域に属するダミーセルが選択
されるため、メモリセルとダミーセルとの距離が離れて
いないので、特性はプロセスバラツキの影響を受けな
い。またメモリセル群２０１の分割数が増えたので、選
択されたメモリセルと比較に使われるダミーセルはより
近い位置にくることになる。またメモリ容量が増大する
にしたがって、この分割数をさらに増やしていけば、同
様の効果が得られるのは当然である。

【００３０】上述したように、本第４の実施の形態によ
れば、センスアンプ１０４が受け持つメモリセル群２０
１を４つに分割し、それぞれの中心にダミーセルを設
け、２ビットのアドレス信号により最適なダミーセルを
選択するようにしたことで、選択されたメモリセルと比
較されるダミーセルが近くに配置されるようにできるの
で、高速化要求により、ビット線振幅が低減された場合
でも、安定的に読み出し動作を行えるという効果が得ら
れる。また分割数を増やすことにより、メモリ容量が増
大したときにも対応できるという効果もある。またデコ
ーダー部分６０１は全てのセンスアンプ１０４で共用し
ているので、面積低減できるという効果もある。この効
果はメモリ容量が増大するにしたがって大きくなる。

【００３１】

【発明の効果】以上説明したように、請求項１に記載の
発明によれば、ダミーセルを複数有し、アドレス信号に
応じて最適なダミーセルが自動的に選ばれるので、高速
要求によりビット線振幅が低減された場合でも、安定的
に読み出し動作を行えるという効果を与える。

【００３２】請求項２に記載の発明によれば、ダミーセ
ルを複数有し、センスアンプが受け持つメモリセル群を
複数に分割し、それぞれの中心にダミーセルを配置する
ことにより、アドレス信号に応じて最適なダミーセルが
自動的に選ばれるので、高速要求によりビット線振幅が
低減された場合でも、安定的に読み出し動作を行えると
いう効果を与える。

【図面の簡単な説明】

【図１】本発明における半導体メモリ読み出し回路の第
１の実施の形態を示す図である。

【図２】本発明における半導体メモリ読み出し回路の第
２の実施の形態を示す図である。

【図３】本発明における半導体メモリ読み出し回路の第
３の実施の形態を示す図である。

【図４】本発明における半導体メモリ読み出し回路の第
１、第２の実施の形態におけるダミーセル選択回路図で
ある。

【図５】本発明における半導体メモリ読み出し回路の第
３の実施の形態におけるダミーセル選択回路図である。

【図６】本発明における半導体メモリ読み出し回路の第
４の実施の形態を示す図である。

【図７】本発明における半導体メモリ読み出し回路の第
４の実施の形態におけるダミーセル選択回路のうち２ビ
ットデコーダー回路図である。

【図８】本発明における半導体メモリ読み出し回路の第
４の実施の形態におけるダミーセル選択回路のうちスイ
ッチングトランジスタ回路図である。

【図９】従来の半導体メモリブロック図である。

【図１０】従来の半導体メモリ読み出し回路図である。

【図１１】従来の半導体メモリ読み出し回路例における
ビット線電位を示す図である。

【図１２】従来の高速化した半導体メモリ読み出し回路
図である。

【図１３】従来の高速化した半導体メモリ読み出し回路
例におけるビット線電位を示す図である。

【符号の説明】

１０１ メモリセル群 １０２ ローデコーダー １０３ カラムデコーダー １０４ センスアンプ １０５ 第一のダミーセル １０６ 第二のダミーセル １０７ アドレス信号入力端子 １０８，３０６ ダミーセル選択回路 ２０１ １つのセンスアンプが受け持つメモリセル群 ２０２ 第一の分割されたメモリセル群 ２０３ 第二の分割されたメモリセル群 ３０１ 第三の分割されたメモリセル群 ３０２ 第四の分割されたメモリセル群 ３０３ 第三のダミーセル ３０４ 第四のダミーセル ３０５ ２ビットのアドレス信号入力端子 ４０１ 第一のＭＯＳスイッチ ４０２ 第二のＭＯＳスイッチ ４０３ アドレス信号入力部 ４０４ 第一のダミーセル側接続端子 ４０５，５０４ センスアンプ側接続端子 ４０６ 第二のダミーセル側接続端子 ４０７ インバータ ５０１ ２ビットアドレス入力端子 ５０２，６０１，７０１ ２ビットデコーダー ５０３ ＮｃｈＭＯＳスイッチ ５０５ 第一ダミーセル接続端子 ５０６ 第二ダミーセル接続端子 ５０７ 第三ダミーセル接続端子 ５０８ 第四ダミーセル接続端子 ６０２ スイッチングトランジスタ ７０２，８０１ スイッチングトランジスタ接続部 ９０１，１００６ ダミーセル １００１，１２０６ 差動対 １００２ 差動対のメモリ側入力 １００３ メモリセル １００４ メモリ側ビット線 １００５ 差動対のダミー側入力 １００７ ダミー側ビット線 １００８，１２０５ ダミー側プルアップトランジス
タ １００９，１２０３ メモリ側プルアップトランジス
タ １０１１ メモリ側切り替えスイッチ １０１２ ダミー側切り替えスイッチのダミー １１０１ メモリ側ビット線電位 １１０２ ダミー側ビット線電位 １２０１ ビット線電位制限回路 １２０２，１２０４ トランジスタ １２０７ メモリ側差動入力をプルアップするトラン
ジスタ １２０８ ダミー側差動入力をプルアップするトラン
ジスタ １３０１ メモリセル側ビット線電位 １３０２ ダミーセル側ビット線電位

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ダミーセル出力である基準電圧と、メモ
   リセルの書き込み状態に応じた電圧とを比較して読み出
   しを行うメモリ読み出し回路において、 前記ダミーセルを複数有し、 前記メモリセルを選択するアドレス信号に応じて前記ダ
   ミーセルを選択することを特徴とする半導体メモリ読み
   出し回路。
2. 【請求項２】 請求項１に記載のメモリ読み出し回路に
   おいて、 自分が受け持つメモリセル群を複数に分割し、それぞれ
   にダミーセルを１つ配置し、 かつ、前記ダミーセルは分割された前記メモリセル群の
   中心部分に配置されたことを特徴とする半導体メモリ読
   み出し回路。