JPH1011419A - 積和演算処理方法およびその装置 - Google Patents
積和演算処理方法およびその装置Info
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Abstract
(57)【要約】
【課題】回路規模を縮小するとともに演算を高速化す
る。 【解決手段】乗算処理が、加減算選択信号Ｓの選択指示
に応じて被乗数Ｂｉに対する演算処理を変更して乗数Ａ
ｉと被乗数Ｂｉとの部分積を生成し、部分積と被加減算
数Ｃとを加算することにより、加減算専用の加算器を不
要とする。
る。 【解決手段】乗算処理が、加減算選択信号Ｓの選択指示
に応じて被乗数Ｂｉに対する演算処理を変更して乗数Ａ
ｉと被乗数Ｂｉとの部分積を生成し、部分積と被加減算
数Ｃとを加算することにより、加減算専用の加算器を不
要とする。
Description
【０００１】
【発明の属する技術分野】本発明は積和演算処理方法に
関し、特に符号付きデジタル数の乗算方法として一般的
に用いられる積和演算処理方法に関する。
関し、特に符号付きデジタル数の乗算方法として一般的
に用いられる積和演算処理方法に関する。
【０００２】
【従来の技術】積和演算は下記の数式で表される。 Ｙ＝Ｃ±（Ａｉ×Ｂｉ）………………………………………………………（１） 式１においてＡｉは乗数、Ｂｉは被乗数、Ｃは被加減算
数、Ｙは積和演算結果をそれぞれ表す。通常、加減算の
どちらか一方を選択する。
数、Ｙは積和演算結果をそれぞれ表す。通常、加減算の
どちらか一方を選択する。
【０００３】従来、上記積和演算を実現するため、乗算
を高速かつ少ない回路規模で行なうためブースコーデン
グを改良した改良ブースコーデングと呼ばれる手法を用
いている。この改良ブースコーデングは高速乗算手法と
して広く知れ渡っており、例えば飯塚肇，電子計算器
２，第３１〜３３頁，コロナ社，（平成２年）に記載さ
れている。改良ブースアルゴリズムでは乗数を偶数番目
の各桁ｉの前後ｉ＋１，ｉ，ｉ−１の３ビットづつに切
分けて３ビットの部分乗数ＰＡｉを求めその値によって
被乗数全体に対するシフト演算を行ない、上記部分乗数
と被乗数全体に対するシフト演算結果との部分積を求
め、部分積を相互に加算することにより乗算結果（Ａｉ
×Ｂｉ）を求める。
を高速かつ少ない回路規模で行なうためブースコーデン
グを改良した改良ブースコーデングと呼ばれる手法を用
いている。この改良ブースコーデングは高速乗算手法と
して広く知れ渡っており、例えば飯塚肇，電子計算器
２，第３１〜３３頁，コロナ社，（平成２年）に記載さ
れている。改良ブースアルゴリズムでは乗数を偶数番目
の各桁ｉの前後ｉ＋１，ｉ，ｉ−１の３ビットづつに切
分けて３ビットの部分乗数ＰＡｉを求めその値によって
被乗数全体に対するシフト演算を行ない、上記部分乗数
と被乗数全体に対するシフト演算結果との部分積を求
め、部分積を相互に加算することにより乗算結果（Ａｉ
×Ｂｉ）を求める。
【０００４】被乗数Ｂｉ全体に対するシフト演算の内容
を示す表１を参照すると、乗数Ａｉの任意の偶数番目桁
ｉが部分乗数ＰＡｉの中央の桁の値を、ｉ−１，ｉ＋１
がそれぞれ前後の桁の値を表しており、この部分乗数の
値により被乗数全体に対して行なうシフト演算の実行内
容を「実行計算」欄に示している。例えば乗数Ａｉから
切分けた部分乗数の値が０１１（２進数）の場合、被乗
数Ｂｉ全体に対して２倍となるようなシフト演算を行な
う。また、ｉは偶数なので、部分乗数ＰＡｉの数は乗数
Ａｉの桁数（または桁数−１：奇数の場合）の１／２と
なる。
を示す表１を参照すると、乗数Ａｉの任意の偶数番目桁
ｉが部分乗数ＰＡｉの中央の桁の値を、ｉ−１，ｉ＋１
がそれぞれ前後の桁の値を表しており、この部分乗数の
値により被乗数全体に対して行なうシフト演算の実行内
容を「実行計算」欄に示している。例えば乗数Ａｉから
切分けた部分乗数の値が０１１（２進数）の場合、被乗
数Ｂｉ全体に対して２倍となるようなシフト演算を行な
う。また、ｉは偶数なので、部分乗数ＰＡｉの数は乗数
Ａｉの桁数（または桁数−１：奇数の場合）の１／２と
なる。
【０００５】
【表１】
【０００６】上記演算を実行する従来の積和演算処理装
置をブロックで示す図４を参照すると、この従来の積和
演算処理装置は、乗数入力端子Ｔ１からの乗数Ａｉあよ
び被乗数入力端子Ｔ２からの被乗数Ｂｉの供給を受け部
分積を生成する部分積生成回路１と、上記部部分積を相
互に加算し乗算（Ａｉ×Ｂｉ）を行う加算回路２と、乗
算結果（Ａｉ×Ｂｉ）の補数を生成する補数生成回路３
と、端子Ｔ３から供給を受けた加減算選択信号Ｓの値に
応じて乗算結果（Ａｉ×Ｂｉ）に対する端子Ｔ４から供
給される被加減算数Ｃの加算または減算の選択を行ない
２つの入力を加算または減算して出力端子Ｔ５から積和
演算結果Ｙを出力する加算器４とを備える。
置をブロックで示す図４を参照すると、この従来の積和
演算処理装置は、乗数入力端子Ｔ１からの乗数Ａｉあよ
び被乗数入力端子Ｔ２からの被乗数Ｂｉの供給を受け部
分積を生成する部分積生成回路１と、上記部部分積を相
互に加算し乗算（Ａｉ×Ｂｉ）を行う加算回路２と、乗
算結果（Ａｉ×Ｂｉ）の補数を生成する補数生成回路３
と、端子Ｔ３から供給を受けた加減算選択信号Ｓの値に
応じて乗算結果（Ａｉ×Ｂｉ）に対する端子Ｔ４から供
給される被加減算数Ｃの加算または減算の選択を行ない
２つの入力を加算または減算して出力端子Ｔ５から積和
演算結果Ｙを出力する加算器４とを備える。
【０００７】部分積生成回路１の構成をブロックで示す
図５を参照すると、この部分積生成回路１は、乗数Ａｉ
の偶数番目の各桁を中心とする３ビットづつに切分けら
れた部分乗数ＰＡｉと被乗数Ｂｉとから部分積を生成す
る複数のブースデコーダ１１を備える。
図５を参照すると、この部分積生成回路１は、乗数Ａｉ
の偶数番目の各桁を中心とする３ビットづつに切分けら
れた部分乗数ＰＡｉと被乗数Ｂｉとから部分積を生成す
る複数のブースデコーダ１１を備える。
【０００８】次に、図４および図５を参照して、従来の
積和演算処理装置の動作すなわち処理方法について説明
すると、まず、まず部分積生成回路１は乗数入力端子Ｔ
１から入力された乗数Ａｉと被乗数入力端子Ｔ２から入
力された被乗数Ｂｉの供給を受け、乗数Ａｉを偶数番目
の各桁を中心とする３ビットづつに切分けて部分乗数Ｐ
Ａｉを生成しこの部分乗数の各々と被乗数Ｂｉを複数の
ブースデコーダ１１の各々に供給し、上記部分積演算手
法により部分積を求める。この部分積を加算器２に出力
する。
積和演算処理装置の動作すなわち処理方法について説明
すると、まず、まず部分積生成回路１は乗数入力端子Ｔ
１から入力された乗数Ａｉと被乗数入力端子Ｔ２から入
力された被乗数Ｂｉの供給を受け、乗数Ａｉを偶数番目
の各桁を中心とする３ビットづつに切分けて部分乗数Ｐ
Ａｉを生成しこの部分乗数の各々と被乗数Ｂｉを複数の
ブースデコーダ１１の各々に供給し、上記部分積演算手
法により部分積を求める。この部分積を加算器２に出力
する。
【０００９】次に、乗算結果（Ａｉ×Ｂｉ）に対する被
加減算Ｃの加算または減算の選択を端子Ｔ３から供給を
受けた加減算選択信号Ｓにより行なう。加減算選択信号
Ｓにより加算を選択した場合は乗算結果（Ａｉ×Ｂｉ）
をそのまま加算器４に供給する。また、減算を選択した
場合は乗算結果（Ａｉ×Ｂｉ）の補数生成回路３の出力
である乗算結果の補数（−Ａｉ×Ｂｉ）を加算器４に供
給する。以上の選択処理により、加算器４においては被
加減算数Ｃとの加減算の区別を行なう必要がなくなり、
加算器４はこれら２つの入力すなわち、乗算結果（Ａｉ
×Ｂｉ）または補数（−Ａｉ×Ｂｉ）と端子８から供給
を受けた被加減算数Ｃとの加算を行い出力端子Ｔ５から
積和演算結果Ｙを出力する。
加減算Ｃの加算または減算の選択を端子Ｔ３から供給を
受けた加減算選択信号Ｓにより行なう。加減算選択信号
Ｓにより加算を選択した場合は乗算結果（Ａｉ×Ｂｉ）
をそのまま加算器４に供給する。また、減算を選択した
場合は乗算結果（Ａｉ×Ｂｉ）の補数生成回路３の出力
である乗算結果の補数（−Ａｉ×Ｂｉ）を加算器４に供
給する。以上の選択処理により、加算器４においては被
加減算数Ｃとの加減算の区別を行なう必要がなくなり、
加算器４はこれら２つの入力すなわち、乗算結果（Ａｉ
×Ｂｉ）または補数（−Ａｉ×Ｂｉ）と端子８から供給
を受けた被加減算数Ｃとの加算を行い出力端子Ｔ５から
積和演算結果Ｙを出力する。
【００１０】従来の積和演算処理方法では、減算を選択
した場合に乗算結果の補数（−Ａｉ×Ｂｉ）を求めるた
めの補数生成回路３および被加減算数Ｃとの加減算のみ
を行う加算器４を必要とするため、回路規模が大きくな
る。
した場合に乗算結果の補数（−Ａｉ×Ｂｉ）を求めるた
めの補数生成回路３および被加減算数Ｃとの加減算のみ
を行う加算器４を必要とするため、回路規模が大きくな
る。
【００１１】乗数Ａｉ，被乗数Ｂｉをそれぞれ２４ビッ
トとし、上記の計算式をそのまま単純に回路化した場合
には、回路規模は３１６６０トランジスタとなる。この
うち、加算器と補数生成回路とを合算した加算処理回路
の回路規模は約２０９８０トランジスタを占める。
トとし、上記の計算式をそのまま単純に回路化した場合
には、回路規模は３１６６０トランジスタとなる。この
うち、加算器と補数生成回路とを合算した加算処理回路
の回路規模は約２０９８０トランジスタを占める。
【００１２】
【発明が解決しようとする課題】上述した従来の積和演
算処理方法は、減算を選択した場合に乗算結果の補数を
求めるための補数生成回路および被加減算数との加減算
のみを行う加算器を必要とするため、回路規模が大きく
なるという欠点があった。
算処理方法は、減算を選択した場合に乗算結果の補数を
求めるための補数生成回路および被加減算数との加減算
のみを行う加算器を必要とするため、回路規模が大きく
なるという欠点があった。
【００１３】本発明の目的は、補数生成回路および加減
算専用の加算器を用いることなく回路規模を縮小し、か
つ高速な演算を行う積和演算処理方法を提供することに
ある。
算専用の加算器を用いることなく回路規模を縮小し、か
つ高速な演算を行う積和演算処理方法を提供することに
ある。
【００１４】
【課題を解決するための手段】本発明の積和演算処理方
法は、入力した乗数と被乗数との乗算処理を行って乗算
結果を求め、前記乗算結果と被加減算数とに対し加減算
選択信号の選択指示に応じて選択した加算処理および減
算処理のいずれか一方を行なう積和演算処理方法におい
て、前記乗算処理が、前記選択指示に応じて前記被乗数
に対する演算処理を変更して前記乗数と前記被乗数との
部分積を生成し、前記部分積と前記被加減算数とを加算
することを特徴とするものである。
法は、入力した乗数と被乗数との乗算処理を行って乗算
結果を求め、前記乗算結果と被加減算数とに対し加減算
選択信号の選択指示に応じて選択した加算処理および減
算処理のいずれか一方を行なう積和演算処理方法におい
て、前記乗算処理が、前記選択指示に応じて前記被乗数
に対する演算処理を変更して前記乗数と前記被乗数との
部分積を生成し、前記部分積と前記被加減算数とを加算
することを特徴とするものである。
【００１５】本発明の積和演算処理装置は、乗数と被乗
数との乗算処理を行って乗算結果を出力し、前記乗算結
果と被加減算数とに対し加減算選択信号の選択指示に応
じて選択した加算処理および減算処理のいずれか一方を
行なう積和演算処理装置において、前記選択指示に応じ
て前記被乗数に対する演算処理を変更して前記乗数と前
記被乗数との部分積を生成する部分積生成手段と、前記
部分積生成用の加算処理と前記被加減算数との加算処理
とを実行する加算手段とを備えて構成されている。
数との乗算処理を行って乗算結果を出力し、前記乗算結
果と被加減算数とに対し加減算選択信号の選択指示に応
じて選択した加算処理および減算処理のいずれか一方を
行なう積和演算処理装置において、前記選択指示に応じ
て前記被乗数に対する演算処理を変更して前記乗数と前
記被乗数との部分積を生成する部分積生成手段と、前記
部分積生成用の加算処理と前記被加減算数との加算処理
とを実行する加算手段とを備えて構成されている。
【００１６】
【発明の実施の形態】次に、本発明の実施の形態を図４
と共通の構成要素には共通の参照文字／数字を付して同
様にブロックで示す図１を参照すると、この図に示す本
実施の形態の積和演算処理方法を実行する積和演算装置
は、部分積生成回路１の代りにさらに加減算選択信号Ｓ
の供給を受けこの信号Ｓの値に応じて２の補数を考慮し
た被乗数に対するシフト演算を行い部分積を生成する部
分積生成回路１Ａと、加算器２の代りに被加減算数Ｃの
供給を受けこの被加減算数Ｃを部分積に対し加算して積
和演算結果Ｙを生成し出力端子Ｔ５から出力する加算器
２Ａとを備える。
と共通の構成要素には共通の参照文字／数字を付して同
様にブロックで示す図１を参照すると、この図に示す本
実施の形態の積和演算処理方法を実行する積和演算装置
は、部分積生成回路１の代りにさらに加減算選択信号Ｓ
の供給を受けこの信号Ｓの値に応じて２の補数を考慮し
た被乗数に対するシフト演算を行い部分積を生成する部
分積生成回路１Ａと、加算器２の代りに被加減算数Ｃの
供給を受けこの被加減算数Ｃを部分積に対し加算して積
和演算結果Ｙを生成し出力端子Ｔ５から出力する加算器
２Ａとを備える。
【００１７】部分積生成回路１Ａの構成をブロックで示
す図２を参照すると、この部分積生成回路１Ａは、各々
が加減算選択信号Ｓの制御に応答して乗数Ａｉの各偶数
桁ｉを中心とする３ビットづつに切分けれた部分乗数と
被乗数Ｂｉとから部分積（以下部分部分積）を生成する
複数のブースデコーダ１１Ａを備える。
す図２を参照すると、この部分積生成回路１Ａは、各々
が加減算選択信号Ｓの制御に応答して乗数Ａｉの各偶数
桁ｉを中心とする３ビットづつに切分けれた部分乗数と
被乗数Ｂｉとから部分積（以下部分部分積）を生成する
複数のブースデコーダ１１Ａを備える。
【００１８】次に、図１，図２および本実施の形態の処
理をフローチャートで示す図３を参照して本実施の形態
の動作について説明すると、ここでは、説明の便宜上、
４ビット×４ビットの積和演算処理について説明する。
理をフローチャートで示す図３を参照して本実施の形態
の動作について説明すると、ここでは、説明の便宜上、
４ビット×４ビットの積和演算処理について説明する。
【００１９】まず、乗数入力端子Ｔ１に乗数Ａｉ，被乗
数入力端子Ｔ２に被乗数Ｂｉを入力する。部分積生成回
路１Ａは、従来と同様に、改良ブースコーデングを用い
て部分積を出力するが、その際に加減算選択信号Ｓによ
って減算が選択されている場合、２の補数を考慮した被
乗数Ｂｉに対するシフト演算を行う（ステップＳ１〜Ｓ
３）。
数入力端子Ｔ２に被乗数Ｂｉを入力する。部分積生成回
路１Ａは、従来と同様に、改良ブースコーデングを用い
て部分積を出力するが、その際に加減算選択信号Ｓによ
って減算が選択されている場合、２の補数を考慮した被
乗数Ｂｉに対するシフト演算を行う（ステップＳ１〜Ｓ
３）。
【００２０】
【表２】
【００２１】被乗数Ｂｉ全体に対する上記シフト演算の
内容を示す表２を参照すると、従来と同様、ｉが乗数Ａ
ｉの各偶数桁すなわち３ビットの部分乗数ＰＡｉの中心
桁を、ｉ−１，ｉ＋１がそれぞれ前後の桁の値を表す。
部分乗数ＰＡｉの値に対応して被乗数Ｂｉ全体に対して
行なうシフト演算のうち、加減算選択信号Ｓが加算を選
択している場合の演算の内容を「加算選択時の実行計
算」欄に示し、減算を選択している場合の演算の内容を
「減算選択時の実行計算」欄にそれぞれ示す。例えば、
部分乗数ＰＡｉの値が’１００’であった場合、通常の
改良ブースコーデングであれば、被乗数Ｂｉを−２倍す
るようにシフト演算を行うが、加減算選択信号Ｓにより
減算を選択している場合は、被乗数Ｂｉを２倍するよう
にシフト演算を行う。すなわち、部分乗数ＰＡｉの第１
ビットすなわち符号を反転した場合と同一効果となる。
加算器２Ａは、部分積生成回路１Ａが出力した部分積と
被加減算入力端子Ｔ３より入力した被加減算数Ｃの加算
を行い（ステップＳ４）、積和演算結果Ｙを生成し出力
端子Ｔ５から出力する。
内容を示す表２を参照すると、従来と同様、ｉが乗数Ａ
ｉの各偶数桁すなわち３ビットの部分乗数ＰＡｉの中心
桁を、ｉ−１，ｉ＋１がそれぞれ前後の桁の値を表す。
部分乗数ＰＡｉの値に対応して被乗数Ｂｉ全体に対して
行なうシフト演算のうち、加減算選択信号Ｓが加算を選
択している場合の演算の内容を「加算選択時の実行計
算」欄に示し、減算を選択している場合の演算の内容を
「減算選択時の実行計算」欄にそれぞれ示す。例えば、
部分乗数ＰＡｉの値が’１００’であった場合、通常の
改良ブースコーデングであれば、被乗数Ｂｉを−２倍す
るようにシフト演算を行うが、加減算選択信号Ｓにより
減算を選択している場合は、被乗数Ｂｉを２倍するよう
にシフト演算を行う。すなわち、部分乗数ＰＡｉの第１
ビットすなわち符号を反転した場合と同一効果となる。
加算器２Ａは、部分積生成回路１Ａが出力した部分積と
被加減算入力端子Ｔ３より入力した被加減算数Ｃの加算
を行い（ステップＳ４）、積和演算結果Ｙを生成し出力
端子Ｔ５から出力する。
【００２２】図２を参照して、部分生成回路１Ａの動作
について説明すると、入力された乗数Ａｉは、各偶数番
目の桁毎にその桁と前後の３ビットづつ（最下位段だけ
２ビット）に切分けられ、加減算選択信号Ｃ，被乗数Ｂ
ｉと共に被乗数Ｂｉの操作を行うブースデコーダ１１Ａ
に供給される。ここで、説明の便宜上、部分積生成回路
１Ａの動作を、乗数Ａｉとして’００１１’，被乗数Ｂ
ｉとして’０１１１’をそれぞれ入力した場合を例にし
て説明する。
について説明すると、入力された乗数Ａｉは、各偶数番
目の桁毎にその桁と前後の３ビットづつ（最下位段だけ
２ビット）に切分けられ、加減算選択信号Ｃ，被乗数Ｂ
ｉと共に被乗数Ｂｉの操作を行うブースデコーダ１１Ａ
に供給される。ここで、説明の便宜上、部分積生成回路
１Ａの動作を、乗数Ａｉとして’００１１’，被乗数Ｂ
ｉとして’０１１１’をそれぞれ入力した場合を例にし
て説明する。
【００２３】加減算選択信号Ｓが減算を選択していると
きの部分部分積は以下のようになる。乗数Ａｉの部分乗
数ＰＡｉの値が’１１０’（ｉ＋１，ｉ，ｉ−１）の段
は改良ブースコーデングのままだと被乗数を−１倍する
ので’１００１’となるが、加減算選択信号Ｓにより減
算を選択しているため、表１の換算表に示すように部分
乗数の符号を反転し、被乗数Ｂｉを１倍した値’０１１
１’になる。同様に部分乗数ＰＡｉの値が’００１’の
段の部分部分積は通常の被乗数Ｂｉの１倍に対し−１倍
した値の’１００１’になる。
きの部分部分積は以下のようになる。乗数Ａｉの部分乗
数ＰＡｉの値が’１１０’（ｉ＋１，ｉ，ｉ−１）の段
は改良ブースコーデングのままだと被乗数を−１倍する
ので’１００１’となるが、加減算選択信号Ｓにより減
算を選択しているため、表１の換算表に示すように部分
乗数の符号を反転し、被乗数Ｂｉを１倍した値’０１１
１’になる。同様に部分乗数ＰＡｉの値が’００１’の
段の部分部分積は通常の被乗数Ｂｉの１倍に対し−１倍
した値の’１００１’になる。
【００２４】このように、本実施の形態の加算器は、補
数生成回路および被加減算数との加減算専用の加算器が
不要となるため、回路規模を縮小できる。本実施の形態
の加算器２Ａの回路規模は、従来の加算器２，４の各々
より大きいが、２つの加算器２，４を合わせた回路規模
に比べると小さくなるため、全体の回路規模としては縮
小される。従来と同様に２４ビット×２４ビットの積和
演算器の場合、従来の加算器と補数生成回路とを合算し
た加算処理回路の回路規模は、上述したように、約２０
９８０トランジスタであったのに対し、本実施の形態で
は約１８４３０トランジスタの回路規模で済む。したが
って、積和演算器全体の回路規模は、従来の約３１６６
０トランジスタに対し、本実施の形態の構成では約２９
１００トランジスタとなり約８％の回路規模縮小とな
る。
数生成回路および被加減算数との加減算専用の加算器が
不要となるため、回路規模を縮小できる。本実施の形態
の加算器２Ａの回路規模は、従来の加算器２，４の各々
より大きいが、２つの加算器２，４を合わせた回路規模
に比べると小さくなるため、全体の回路規模としては縮
小される。従来と同様に２４ビット×２４ビットの積和
演算器の場合、従来の加算器と補数生成回路とを合算し
た加算処理回路の回路規模は、上述したように、約２０
９８０トランジスタであったのに対し、本実施の形態で
は約１８４３０トランジスタの回路規模で済む。したが
って、積和演算器全体の回路規模は、従来の約３１６６
０トランジスタに対し、本実施の形態の構成では約２９
１００トランジスタとなり約８％の回路規模縮小とな
る。
【００２５】さらに、補数生成回路および被加算乗数と
の加減算専用の加算器を経由するパスが不要となるた
め、演算スピードの改善が行われる。この演算スピード
の改善は約２０％程度と見込まれる。
の加減算専用の加算器を経由するパスが不要となるた
め、演算スピードの改善が行われる。この演算スピード
の改善は約２０％程度と見込まれる。
【００２６】
【発明の効果】以上説明したように、本発明の積和演算
処理方法は、乗算処理が、加減算選択指示に応じて被乗
数に対する演算処理を変更して加算または減算対応の部
分積を生成し、この部分積と被加減算数とを加算するこ
とにより、補数生成回路および被加減算数との加減算専
用の加算器が不要となるため、演算器の回路規模を縮小
できるという効果がある。
処理方法は、乗算処理が、加減算選択指示に応じて被乗
数に対する演算処理を変更して加算または減算対応の部
分積を生成し、この部分積と被加減算数とを加算するこ
とにより、補数生成回路および被加減算数との加減算専
用の加算器が不要となるため、演算器の回路規模を縮小
できるという効果がある。
【００２７】さらに、補数生成回路および被加算乗数と
の加減算専用の加算器を経由するパスが不要となるた
め、演算スピードを改善できるという効果がある。
の加減算専用の加算器を経由するパスが不要となるた
め、演算スピードを改善できるという効果がある。
【図１】本発明の積和演算処理方法の一実施の形態を示
す積和演算装置のブロック図である。
す積和演算装置のブロック図である。
【図２】図１の部分積生成回路の構成を示すブロック図
である。
である。
【図３】本実施の形態の動作の一例を示すフローチャー
トである。
トである。
【図４】従来の積和演算処理方法の一例を示すブロック
図である。
図である。
【図５】図３の部分積生成回路の構成を示すブロック図
である。
である。
１，１Ａ 部分積生成回路 ２，４，２Ａ 加算器 ３ 補数生成回路 １１，１１Ａ ブースデコーダ
Claims (6)
- 【請求項１】 入力した乗数と被乗数との乗算処理を行
って乗算結果を求め、前記乗算結果と被加減算数とに対
し加減算選択信号の選択指示に応じて選択した加算処理
および減算処理のいずれか一方を行なう積和演算処理方
法において、 前記乗算処理が、前記選択指示に応じて前記被乗数に対
する演算処理を変更して前記乗数と前記被乗数との部分
積を生成し、 前記部分積と前記被加減算数とを加算することを特徴と
する積和演算処理方法。 - 【請求項２】 前記部分積の生成処理が、前記乗数の各
偶数桁とその前後の桁とからなる複数の部分乗数を生成
しこれら複数の部分乗数の各々の値にそれぞれ対応して
前記被乗数全体に対するシフト演算を行ない前記部分乗
数と前記被乗数全体に対するシフト演算結果との部分部
分積を求め、前記部分部分積を相互に加算する改良ブー
スコーデングを用いることを特徴とする請求項１記載の
積和演算処理方法。 - 【請求項３】 前記加算手段が、前記部分積を生成する
のための加算処理と積和のための加算処理とを行なうこ
とを特徴とする請求項１記載の積和演算処理方法。 - 【請求項４】 前記選択指示に応じた前記加算処理およ
び前記減算処理の選択が、前記被乗数に対する前記部分
乗数の符号の反転により行うことを特徴とする請求項１
および２記載の積和演算処理方法。 - 【請求項５】 前記加減算選択信号の選択指示に応じて
前記被乗数に乗算する前記部分乗数の符号を選択するス
テップと、 前記被乗数と前記部分乗数とを乗算し部分部分積を生成
するステップと、 前記部分部分積を相互加算し前記乗数と前記被乗数との
乗算結果である部分積を生成するステップと、 前記部分積と前記被加減算数とを加算するステップとを
含むことを特徴とする請求項１および２記載の積和演算
処理方法。 - 【請求項６】 乗数と被乗数との乗算処理を行って乗算
結果を出力し、前記乗算結果と被加減算数とに対し加減
算選択信号の選択指示に応じて選択した加算処理および
減算処理のいずれか一方を行なう積和演算処理装置にお
いて、 前記選択指示に応じて前記被乗数に対する演算処理を変
更して前記乗数と前記被乗数との部分積を生成する部分
積生成手段と、 前記部分積生成用の加算処理と前記被加減算数との加算
処理とを実行する加算手段とを備えることを特徴とする
積和演算処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08167395A JP3130797B2 (ja) | 1996-06-27 | 1996-06-27 | 積和演算処理方法およびその装置 |
| KR1019970027202A KR980004013A (ko) | 1996-06-27 | 1997-06-25 | 곱 합 연산 처리 방법 및 장치 |
| EP97110458A EP0817005A1 (en) | 1996-06-27 | 1997-06-26 | Product sum operation processing method and apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08167395A JP3130797B2 (ja) | 1996-06-27 | 1996-06-27 | 積和演算処理方法およびその装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1011419A true JPH1011419A (ja) | 1998-01-16 |
| JP3130797B2 JP3130797B2 (ja) | 2001-01-31 |
Family
ID=15848912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08167395A Expired - Fee Related JP3130797B2 (ja) | 1996-06-27 | 1996-06-27 | 積和演算処理方法およびその装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0817005A1 (ja) |
| JP (1) | JP3130797B2 (ja) |
| KR (1) | KR980004013A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229439A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 並列乗算器 |
| JP3033212B2 (ja) * | 1991-01-31 | 2000-04-17 | 日本電気株式会社 | 乗算器 |
-
1996
- 1996-06-27 JP JP08167395A patent/JP3130797B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-25 KR KR1019970027202A patent/KR980004013A/ko not_active Application Discontinuation
- 1997-06-26 EP EP97110458A patent/EP0817005A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0817005A1 (en) | 1998-01-07 |
| JP3130797B2 (ja) | 2001-01-31 |
| KR980004013A (ko) | 1998-03-30 |
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